KR100655943B1 - 이중 전압 플래시 집적 회로 제조 방법 - Google Patents
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Abstract
Description
Claims (16)
- 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법으로서,다수의 얕은 트렌치 분리 영역들(18) 및 플로팅 게이트 구조(22)를 갖는 반도체 기판(16)을 제공하는 단계와;상기 반도체 기판(16), 상기 다수의 트렌치 분리 영역들(18) 및 상기 플로팅 게이트 구조(22) 상에 제 1 유전체층(28)을 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(26)의 일부를 제거하는 단계와;상기 제 1 유전체층(28) 및 상기 반도체 기판(16) 상에 제 2 유전체층(38)을 형성하는 단계와;상기 제 1 유전체층(28) 및 상기 반도체 기판(16) 상의 상기 제 2 유전체층(38)의 일부를 제거하는 단계와;상기 제 2 유전체층(38) 및 상기 반도체 기판(16) 상에 제 3 유전체층(58)을 형성하는 단계와; 그리고상기 제 1, 2 및 3 유전체층들(28, 38, 58)을 포함하는 플로팅 게이트 디바이스(11)와, 상기 제 1, 2 및 3 유전체층들(28, 38, 58)을 포함하는 제 1 전압 디바이스(12)와, 상기 제 2 및 3 유전체층들(38, 58)을 포함하는 제 2 전압 디바이스(13)와, 그리고 상기 제 3 유전체층(58)을 포함하는 제 3 전압 디바이스(14)를 형성하기 위하여, 상기 제 3 유전체층(58) 상에 반도체층(60)을 형성하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 1 항에 있어서,상기 제 1 유전체층(28)을 형성한 후, 상기 제 1 유전체층(28) 상에 제 1 마스크(30)를 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(28)의 일부를 노출시키도록 상기 제 1 마스크(30)를 처리하는 단계와;상기 제 1 마스크(30)를 이용하여 상기 제 1 유전체층(28)의 일부를 제거하는 단계와; 그리고상기 제 1 마스크(30)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 2 항에 있어서,상기 제 2 유전체층(38)을 형성한 후, 상기 제 2 유전체층(38) 상에 제 2 마스크(52)를 형성하는 단계와;상기 반도체 기판(16) 및 상기 제 1 유전체층(28) 상의 상기 제 2 유전체층(38)의 일부를 노출시키도록 상기 제 2 마스크(52)를 처리하는 단계와;상기 제 2 마스크(52)를 이용하여 상기 제 2 유전체층(38)의 일부를 제거하는 단계와; 그리고상기 제 2 마스크(52)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 3 항에 있어서,상기 제 1 유전체층(28)을 형성한 후, 제 2 및 3 전압 디바이스들(13, 14)을 위한 웰들을 임플란트하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 4 항에 있어서,상기 제 2 유전체층(38)을 형성한 후, 제 2 및 3 전압 디바이스들(13, 14)에 대한 채널들을 임플란트하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 5 항에 있어서, 상기 제 3 유전체층(58)을 형성하기 전에, 상기 제 2 유전체층(38)과 상기 반도체 기판(16)을 크리닝하는 단계를 더 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 6 항에 있어서, 상기 웰들을 임플란트하는 단계는:상기 제 1 유전체층(28)을 형성한 후, 상기 제 1 유전체층(28) 상에 제 3 마스크(30)를 형성하는 단계와;상기 반도체 기판(16) 상의 상기 제 1 유전체층(28)의 일부를 노출시키도록 상기 제 3 마스크(30)를 처리하는 단계와;상기 웰들을 임플란트하기 위하여 도펀트를 임플란트하는 단계와; 그리고상기 제 3 마스크(30)를 제거하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
- 제 7 항에 있어서, 상기 채널들을 임플란트하는 단계는:상기 제 2 유전체층(38)을 형성한 후, 상기 제 2 유전체층(38) 상에 제 4 마스크(40, 48)를 형성하는 단계와;상기 반도체 기판(16) 및 상기 제 2 유전체층(28) 상의 상기 제 2 유전체층(38)의 일부를 노출시키도록 상기 제 4 마스크(40, 48)를 처리하는 단계와;상기 채널들을 임플란트하기 위하여 도펀트를 임플란트하는 단계와; 그리고상기 제 4 마스크(40, 48)를 제거하는 단계를 포함하는 것을 특징으로 하는 다중 전압 플래시 메모리 집적 회로 구조를 제조하는 방법.
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