KR100653989B1 - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 시에 SAF(Shrink Assist Film)을 이용하여 ISO 패턴의 장축 방향의 공정 여유도에 관계없이 원하는 사이즈의 패턴 형성을 가능하도록한 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 기판 상에 스페이서 형성 물질층을 증착하고, 전면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트를 선택적으로 패터닝하여 제 1 크기의 스페이스 영역을 정의하는 단계와, 상기 스페이스 축소 공정으로 스페이스 영역의 크기를 제 1 크기보다 작은 제 2 크기로 축소시키는 단계와, 상기 제 2 크기의 스페이스를 갖는 포토레지스트 패턴을 마스크로 노출된 스페이서 형성 물질층을 선택적으로 1차 식각하는 단계와, 상기 스페이서 형성 물질층이 1차 식각된 결과물 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 스페이서 형성 물질층을 2차 식각하여 ISO 패턴을 형성하는 단계를 포함한다.
ISO 패턴, KrF, ArF, 세피어층
Description
도 1과 도 2는 ISO 패턴의 장축 여유도에 따른 패턴 형성시의 여유도를 나타낸 레이 아웃도이다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 레이 아웃도이다.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 패턴 형성을 나타낸 공정 단면도이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
40. 스페이서 형성 물질층 41. 표면 반사 방지층
42. 포토레지스트 43. 세피어층
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 SAF(Shrink Assist Film)을 이용하여 ISO 패턴의 장축 방향의 공정 여유도에 관계없이 원하는 사이즈의 패턴 형성을 가능하도록 한 반도체 소자의 패턴 형성 방법에 관한 것이다.
최근 지속적으로 반도체 소자가 집적화되고 디자인 룰(Design Rule)이 감소(Shrink)됨에 따라, 포토리소그래피(Photolithography) 공정으로 반도체 소자를 제조하기 위한 패턴(Pattern)을 보다 더 미세하게 형성해야 한다.
그러나 포토리소그래피 공정 기술에서 i-Line 광원을 이용하는 경우는 어느 정도까지만 패터닝이 가능하고 이 이상의 집적도 및 미세화가 이루어지는 소자의 제조에는 이용하기가 어렵다.
이러한 문제를 해결하기 위하여, 포토리소그래피 공정에서 KrF 광원을 이용하여 라인 패턴을 형성하고 있다. 하지만, KrF 광원을 사용하는 경우에도 100nm 이하의 치수를 갖는 패턴을 형성하기는 용이하지 않아 그 이하에서는 ArF 광원을 이용한 공정을 적용하는 것이 고려되고 있다.
한편, ArF 공정의 경우 그 해상 한계가 KrF 보다 월등한 것은 사실이지만 현재 대부분 반도체 공장에서의 최상위급 장비인 KrF 장비를 ArF 장비로 대체하기 위해서는 막대한 투자가 필요한 실정이다.
도 1과 도 2는 ISO 패턴의 장축 여유도에 따른 패턴 형성시의 여유도를 나타낸 레이 아웃도이다. 여기서, 도 1은 8F2 설계 레이 아웃도를 나타내고, 도 2는 6F2 설계 레이 아웃도를 나타내고 있다.
먼저, 도 1에 도시한 바와 같이, 100nm 공정의 ISO 패턴은 장축 방향으로 공정 여유가 있고 공정 제어 기술이 확보되어 있어, KrF 레이저와 다이폴(dipole) 조명계를 사용하여 단축 방향으로 해상력을 극대화시켜 공정 여유 및 균일도를 확보했다.
그러나, 도 2에 도시한 바와 같이, 패턴 치수가 100nm 이하에서의 소자 제조 공정에서는 100nm 공정과는 셀 레이 아웃도 다르고, 셀 밀도가 작아져 ISO 패턴 장축 또한 공정 여유가 없다.
다시 말해, 도 1에 도시된 8F2 설계보다 도 2에 도시된 6F2 설계는 패턴의 밀도가 높아 칩의 크기는 작게 형성할 수 있을지라도 패턴을 형성하기 위한 포토리소그래피 공정은 더욱 어렵다.
따라서, 위와 같은 방법으로는 단축 방향의 패턴은 패터닝을 할 수 있지만, 장축 방향의 스페이스를 형성할 수 없어 ArF를 사용한 패턴 형성 공정이 불가피하다.
이와 같이 종래 기술에는 장축 방향에서의 스페이스 크기가 100nm 이하가 되는 패턴의 형성이 용이하게 이루어지기 어렵다.
특히, 장축 방향의 스페이스 크기가 100nm 이하의 ISO 패턴의 경우는 KrF 장비를 사용하여 스페이스를 확보하는 것이 어렵다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하 기 위한 것으로, 반도체 소자의 제조를 위한 패턴 형성시에 SAF(Shrink Assist Film)을 이용하여 ISO 패턴의 장축 방향의 공정 여유도에 관계없이 원하는 사이즈의 패턴 형성을 가능하도록 한 반도체 소자의 패턴 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 스페이서 형성 물질층을 증착하고, 전면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트를 선택적으로 패터닝하여 제 1 크기의 스페이스 영역을 정의하는 단계와, 상기 스페이스 축소 공정으로 스페이스 영역의 크기를 제 1 크기보다 작은 제 2 크기로 축소시키는 단계와, 상기 제 2 크기의 스페이스를 갖는 포토레지스트 패턴을 마스크로 노출된 스페이서 형성 물질층을 선택적으로 1차 식각하는 단계와, 상기 스페이서 형성 물질층이 1차 식각된 결과물 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 스페이서 형성 물질층을 2차 식각하여 ISO 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
여기서, 상기 제 1 크기의 스페이스 영역을 정의하는 공정 및 스페이서 형성 물질층 2 차 식각 공정시의 포토 마스크 공정을 KrF 레이저를 사용하여 진행하는 것이 바람직하다.
또한, 상기 제 1 크기의 스페이스 영역은 130nm 이고, 스페이스 축소 공정으로 축소된 제 2 크기의 스페이스는 70nm인 것이 바람직하다.
또한, 상기 포토레지스트를 도포하기 전에 표면 반사 방지층을 먼저 형성하는 것이 바람직하다.
또한, 상기 스페이스 축소 공정으로 스페이스 영역의 크기를 제 1 크기보다 작은 제 2 크기로 축소시키기 위하여, 포토레지스트를 도포하고 제 1 크기의 스페이스를 갖는 영역을 노광하는 단계와, 프리 베이크 공정으로 상기 포토레지스트를 경화시킨 후에 현상하여 제 1 크기의 스페이스를 갖는 영역이 오픈되도록 마스크를 형성하는 단계와, 상기 제 1 크기의 스페이스 영역이 모두 매립되도록 스페이스 크기를 축소시키기 위한 세피어층을 형성하는 단계와, 상기 스페이스 크기를 축소시키기 위한 베이크(shrink bake) 공정을 진행하여 포토레지스트 및 세피어층을 제 2 크기의 스페이스를 갖도록 축소시키는 단계를 포함하여 이루어지는 것이 바람직하다.
또한, 상기 베이크 공정 후에 제 1 크기보다 축소된 제 2 크기의 스페이스 영역이 정의된 포토레지스트 패턴층을 형성하기 위하여, DI 워터를 사용한 린스 공정으로 세피어층을 제거하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였 다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 레이 아웃도이다.
본 발명은 1st 스페이스 마스크와 2nd 라인 스페이스 마스크 적용과 SAFIER(Shrink Assist Film for Enhanced Resolution supplied by TOK(Tokyo Ohka Kogya)) 공정을 적용하여 KrF 장비를 사용하여 100nm 이하의 스페이스가 확보되는 ISO 패턴을 형성할 수 있도록한 것이다.
본 발명에 따른 ISO 패턴 형성 공정의 진행은 먼저, 도 3a에 도시한 바와 같이, ISO 포토 공정을 진행하기 전에 반도체 기판 상에 나이트라이드를 이용하여 스페이서 형성 물질층을 증착하고, 전면에 포토레지스트(31)를 도포하고 KrF를 적용한 1st 포토 마스크 공정으로 대략 130nm 정도의 제 1 크기의 스페이스를 형성한다.
그리고, 도 3b에 도시한 바와 같이, SAFIER 공정으로 스페이스를 70nm 수준으로 작게 줄여 제 2 크기의 스페이스를 형성한다.
이와 같은 SAFIER 공정에 대한 상세 설명은 후술한다.
이어, 도 3c에 도시한 바와 같이, 상기 제 2 크기의 스페이스를 갖는 포토레지스트(31) 패턴을 마스크로 노출된 스페이서 형성 물질층(32)을 선택적으로 식각한다.
그리고 스페이서 형성 물질층(32)의 식각 공정시에 마스크로 사용된 포토레지스트(31) 패턴층을 제거한 후의 단면 구조는 도 3d에서와 같다.
이어, 도 3e에 도시한 바와 같이, 상기 도 3d의 반도체 기판 상에 포토레지스트를 도포하고, KrF를 적용하여 패터닝 하기 쉬운 굴곡형 라인과 스페이스 패턴 형태를 다이폴 X 조명계를 적용하여 포토레지스트(34) 패턴을 형성한다.
이와 같이 2nd 마스크 노광시에 Dipole X 조명계를 사용하면 1차광을 극대화시켜 균일도를 높일 수 있다.
여기서, 스페이서 형성 물질층(32)의 단차에 의해 패턴 형성이 이상해질 수 있고 기판 표면이 두 번 노출되는 식각 영역이 손상될 수 있지만, 이것은 평판 타입의 표면 반사 방지층(BARC)을 적용함으로써 해결될 수 있다.
그리고 도 3f에 도시한 바와 같이, 굴곡형 라인과 스페이스 패턴 형태를 갖는 포토레지스트(34) 패턴을 이용하여 스페이서 형성 물질층(32)을 선택적으로 식각하고 포토레지스트(34) 패턴을 제거하여 100nm 이하의 스페이스 크기를 갖는 ISO 패턴을 형성한다.
이와 같은 공정으로 형성된 ISO 패턴 즉, 두 번의 포토 마스크 형성 공정과 SAFIER 공정에 의해 패터닝된 스페이서 형성 물질층(32)을 이용하여 ISO 식각 공정(도시하지 않음)으로 ISO의 기본적인 구조를 형성할 수 있으며 단축과 장축의 균일도 또한 극대화시킬 수 있다.
이하에서, 도 3b에서 적용된 SAFIER 공정에 관하여 보다 상세히 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 패턴 형성을 나타낸 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이, 반도체 기판 상에 형성된 스페이서 형성 물질층(40)상에 ISO 패턴 형성 및 ISO 식각 공정시에 단차에 의한 패턴 프로파일 불균일을 막기 위하여 표면반사 방지층(41)을 형성한다.
그리고 도 4b에 도시한 바와 같이, 표면반사 방지층(41)상에 포토레지스트(42)를 도포하고, 도 4c에 도시한 바와 같이, 제 1 크기의 스페이스를 갖는 영역을 노광한다.
이어, 도 4d에 도시한 바와 같이, 프리 베이크 공정으로 제 1 크기의 스페이스를 갖는 노광 영역을 갖는 포토레지스트(42)를 경화시키고, 도 4e에 도시한 바와 같이, 상기 경화된 포토레지스트(42)를 현상하여 제 1 크기의 스페이스를 갖는 영역이 오픈되도록 마스크를 형성한다.
그리고 도 4f에 도시한 바와 같이, 상기 제 1 크기의 스페이스 영역이 모두 매립되도록 스페이스 크기를 축소시키기 위한 세피어(SAFIER)층(43)을 형성한다.
이어, 도 4g에 도시한 바와 같이, 스페이스 크기를 축소시키기 위한 베이크(shrink bake) 공정을 진행하여, 포토레지스트(42a)를 확장시키는 한편 세피어층(43a)을 축소시킨다. 그 결과, 스페이스 영역의 크기가 제 2 크기로 축소된다.
그리고 도 4h에 도시한 바와 같이, DI 워터를 사용한 린스 공정으로 세피어층(43a)을 제거하여 제 1 크기보다 축소된 제 2 크기의 스페이스 영역이 정의된 포토레지스트(42a) 패턴층을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 ISO 패턴 형성 공정은 1st 스페이스 마스크와 2nd 라인 스페이스 마스크 적용과 SAFIER(Shrink Assist Film for Enhanced Resolution supplied by TOK(Tokyo Ohka Kogya)) 공정을 적용하여 KrF 장비를 사용하여 100nm 이하의 스페이스가 확보되는 ISO 패턴을 형성할 수 있도록한 것이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 본 발명에 따른 반도체 소자의 패턴 형성 방법은 다음과 같은 효과가 있다.
첫째, 1st 스페이스 마스크와 2nd 라인 스페이스 마스크 적용과 SAFIER 공정을 적용하는 것에 의해 현재 사용되는 KrF 레이저를 적용하여 sub 100nm 크기의 ISO 패턴을 형성할 수 있다.
이는 새로운 ArF 장비의 도입을 필요로 하지 않으므로 양상 적용시의 비용 측면에서 유리한 효과를 갖는다.
둘째, 패턴 형성시에 스페이스 크기의 제한을 받지 않으므로 공정 제어가 용이하여 패턴 균일도 및 공정 여유도를 극대화시킬 수 있다.
Claims (7)
- 반도체 기판 상에 스페이서 형성 물질층을 증착하고, 전면에 포토레지스트를 도포하는 단계와,상기 포토레지스트를 선택적으로 패터닝하여 제 1 크기의 스페이스 영역을 정의하는 단계와,상기 스페이스 축소 공정으로 스페이스 영역의 크기를 제 1 크기보다 작은 제 2 크기로 축소시키는 단계와,상기 제 2 크기의 스페이스를 갖는 포토레지스트 패턴을 마스크로 노출된 스페이서 형성 물질층을 선택적으로 1차 식각하는 단계와,상기 스페이서 형성 물질층이 1차 식각된 결과물 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 스페이서 형성 물질층을 2차 식각하여 ISO 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서,상기 제 1 크기의 스페이스 영역을 정의하는 공정 및 스페이서 형성 물질층 2 차 식각 공정시의 포토 마스크 공정을 KrF 레이저를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서,상기 제 1 크기의 스페이스 영역은 130nm 이고, 스페이스 축소 공정으로 축소된 제 2 크기의 스페이스는 70nm인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서,상기 포토레지스트를 도포하기 전에 표면 반사 방지층을 먼저 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서,상기 스페이스 축소 공정으로 스페이스 영역의 크기를 제 1 크기보다 작은 제 2 크기로 축소시키기 위하여, 포토레지스트를 도포하고 제 1 크기의 스페이스를 갖는 영역을 노광하는 단계와, 프리 베이크 공정으로 상기 포토레지스트를 경화시킨 후에 현상하여 제 1 크기의 스페이스를 갖는 영역이 오픈되도록 마스크를 형성하는 단계와, 상기 제 1 크기의 스페이스 영역이 모두 매립되도록 스페이스 크기를 축소시키기 위한 세피어층을 형성하는 단계와, 상기 스페이스 크기를 축소시키기 위한 베이크 공정을 진행하여 상기 스페이스 영역을 제 2 크기로 축소시키는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
- 제5항에 있어서,상기 베이크 공정 후에 제 1 크기보다 축소된 제 2 크기의 스페이스 영역이 정의된 포토레지스트 패턴층을 형성하기 위하여, DI 워터를 사용한 린스 공정으로 세피어층을 제거하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서,상기 스페이서 형성 물질층은 나이트라이드를 이용하여 형성하는 반도체 소자의 패턴 형성 방법.
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