KR100653543B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 기판 위에 게이트 산화막을 형성하는 단계, 게이트 산화막이 형성된 기판에 9 내지 11% 농도의 질소를 이용한 플라즈마에 의해 상기 게이트 산화막 표면에 질화막을 형성하는 단계를 포함하는 것이 바람직하다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 플라즈마 질화막 형성법을 사용함으로써 pMOS에서의 붕소 침투 현상을 억제하면서 nMOS에서의 전하 이동도의 감소를 최소화 할 수 있다.
플라즈마, 질화막
Description
도 1a는 열 질화막 형성법을 개략적으로 나타낸 도면이고, 도 1b는 플라즈마 질화막 형성법을 개략적으로 나타낸 도면이고,
도 2a 내지 도 2c는 XPS를 이용하여 측정한 질화막 내부의 질소 농도에 따른 질소의 화학 반응 상태의 도면이고,
도 3은 열 질화막 형성법과 플라즈마 질화막 형성법 각각의 질소 깊이 프로파일을 SIMS를 이용하여 측정한 결과의 도면이고,
도 4는 플라즈마 질화막 형성법과 열 질화막 형성법의 EOT 차이를 나타낸 도면이고,
도 5는 C-V법에 의해 얻은 nMOS 산화막 두께와 EOT를 비교한 결과를 도시한 도면이고,
도 6a는 플라즈마 질화막 형성법에서 질화막 형성 후 후처리 유무에 따른 전하량의 차이를 나타낸 도면이고, 도 6b는 질화막 형성법에 따른 경계면에서의 전체 전하량 차이를 나타낸 도면이고,
도 7a 내지 도 7c는 nMOS에서 베이스 산화막 별 누설 전류를 측정한 결과의 도면이고,
도 8a 및 도 8b는 베이스 산화막이 20Å인 경우의 길이 별 문턱 전압(Vth)의 도면이고,
도 9a 및 도 9b는 베이스 산화막이 16Å인 경우의 길이별 문턱 전압의 도면이고,
도 10a 및 도 10b는 베이스 산화막이 20Å인 경우 nMOSFET 및 pMOSFET의 온 전류(Ion) 및 오프 전류(Ioff)의 특성을 나타낸 도면이고,
도 11a 및 도 11b는 베이스 산화막이 16Å인 경우 nMOSFET 및 pMOSFET의 온 전류(Ion) 및 오프 전류(Ioff)의 특성을 나타낸 도면이고,
그림 12a 내지 도 13b는 베이스 산화막 형성법과 질화막 형성법에 따른 온 전류(Ion) 및 오프 전류(Ioff)의 특성을 비교한 그래프이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 MOSFET의 게이트 절연막(gate insulator)으로서 실리콘 산화막(Silicon dioxide)이 사용되어 왔으나, 반도체 소자 제조 공정의 고집적화 및 속도 향상을 위해 게이트 절연막의 두께가 점점 작아져서 게이트 전극(gate electrode)으로부터 붕소(boron, B)가 실리콘 기판(si substrate)으로 이동하는 문제가 발생하였다. 따라서, 0.18㎛ 기술이하에서부터는 실리콘 산화막에 질소(nitrogen)를 주입함으로써 게이트 전극(gate electrode)으로부터 붕소(boron, B)가 실리콘 기판(si substrate)으로 이동하는 것을 방지하고자 하였다.
즉, P+ 폴리 실리콘(poly silicon)으로부터 붕소가 채널(channel)쪽으로 이동하면 반도체 소자는 문턱 전압(Vth) 변화, 전하 트랩 영역(charge trap site) 증가, 전하 이동도(mobility) 감소, 폴리 결핍(poly depletion)으로 전류 감소를 가져온다.
이를 방지하기 위해 사용되는 질화 산화막(nitrided oxide)은 순수한 산화막(pure oxide)에 비하여 붕소 차단(boron blocking) 능력, 핫 캐리어 감소(hot carrier degradation) 억제, 게이트 누설(gate leakage) 억제 능력을 갖고 있다.
그러나, 질화 산화막(nitrided oxide)은 pMOS에서는 상당한 장점을 갖고 있으나, nMOS에서 전하 이동도를 감소시켜 Idsat(포화 전류)를 감소시키는 역할을 한다. 이는 기판과 산화막 사이의 계면에 질소가 적층되어 전하 이동도를 감소시키기 때문이다.
이를 방지하기 위해 질소의 프로파일(profile)이 중요한 요소가 되어 새로운 질화막 형성 방법들이 고안되었다.
130nm 이하 기술의 반도체 소자까지는 열 질화막의 사용으로 질소 프로파일(nitrogen profile)이 실리콘 기판(Si)과 산화막(SiO2) 계면에 모여있다.
그러나, 이와 같은 열 질화막으로는 90nm 이하 기술의 반도체 소자에서 요구하는 트랜지스터(transistor) 성능을 충족시킬 수는 없다는 문제점이 있다.
본 발명의 기술적 과제는 pMOS에서의 붕소 침투 현상을 억제하며, nMOS에서 의 전하 이동도의 감소를 최소화 할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 기판 위에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막이 형성된 기판에 N2 플라즈마를 이용하여 질화막을 형성하는 단계를 포함하고, 상기 질화막은 상기 게이트 산화막 표면에 형성되는 것이 바람직하다.
또한, 상기 N2 플라즈마의 질소의 농도는 9 내지 11%인 것이 바람직하다.
또한, 상기 질화막 형성 단계는 6 내지 8 Pa의 압력 조건에서 플라즈마 공정을 진행하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a에는 산화막 형성법과 열 질화막 형성법을 도시하였고, 도 1b에는 산화막 형성법과 플라즈마 질화막 형성법을 도시하였다.
질화막 형성법(Nitridation)은 열(thermal) 질화막 형성법과 플라즈마 (plasma) 질화막 형성법으로 구분된다.
그리고, 게이트 산화막(Gate oxide) 형성법은 스팀(H2O) 발생 방법을 기준으로 토치(torch)법과, 아주 얇은 산화막을 형성하는데 바람직한 수증기 발생기(Water Vapor Generator, WVG)법으로 구분된다. 이 경우, 토치(torch)법은 불꽃 반응으로 스팀(H2O)을 만들고, WVG 법은 촉매 반응을 이용하여 스팀(H2O)을 만든다.
동일 온도에서 토치(torch)법은 스팀(H2O)의 생성량을 조절할 수가 없고, WVG법은 스팀(H2O)의 생성량을 조절할 수가 있다. 즉, WVG법은 반응 한계가 반응물이나, 토치법은 반응한계가 온도이다.
도 1a에 도시한 바와 같이, 우선 기판(100) 위에 WVG 법으로 베이스 산화막(base oxide)(110)을 형성한다. 기판(100)은 p-type(p형) HAI 웨이퍼(wafer)인 것이 바람직하다. 그리고, 750℃의 온도 및 2% 미만 농도의 NO 가스 조건 하에서 질화막(Si3N4)(120)을 형성한다. 이 경우 질화막(120)은 기판(100)과 베이스 산화막(110) 사이에 형성된다.
본 발명의 일 실시예에 따른 플라즈마 질화막 형성법은 도 1b에 도시한 바와 같이, 기판(100) 위에 WVG 법으로 베이스 산화막(110)을 형성한다. 그리고, N2 플라즈마를 이용하여 베이스 산화막(110) 위에 질화막(Si3N4)(120)을 형성한다.
도 2a 내지 도 2c에는 XPS(X-ray Photo-emission Spectroscopy)를 이용하여 측정한 질화막 내부의 질소 농도에 따른 질소(nitrogen)의 화학 반응 상태를 도시 하였다.
여기에는 질화막 형성 시 질소의 농도가 각각 6%, 8% 및 10%인 경우의 질화막의 결합 에너지에 따른 강도가 도시되어 있습니다.
도 2a에는 Si-N의 결합 정도가 도시되어 있고, 도 2b에는 Si-O의 결합 정도가 도시되어 있다.
도 2a와 도 2b에 도시한 바와 같이, 질소의 농도가 10%인 경우는 Si-N의 결합 세기가 가장 크나, 질소의 농도가 6%인 경우는 Si-O의 결합 세기가 가장 크다.
이와 같이, Si-N 결합과 Si-O 결합이 서로 상반된 결과를 나타내므로 SiO2 결합에서 질소는 실리콘(Si)보다는 산소(oxygen)와 치환되어 질화막(Si3N4)(120)을 형성함을 알 수 있다.
그러나, 도 2c에 도시한 바와 같이, 각각의 질소의 농도마다 실리콘(silicon)의 피크(peak)가 약간씩의 차이를 보이는 것으로 보아, 질소가 실리콘과 전혀 치환되지 않는 것은 아니다.
질소와 치환된 산소는 외부로 배기되거나, 하부의 실리콘과 결합하여 재산화(re-oxidation)된다. 여기에 가장 큰 영향을 주는 인자는 압력으로서, 산소의 레지던스 타임(residence time)이 높을수록 재산화(re-oxidation)의 가능성이 높아진다. 재산화가 발생하면 산화막(110)의 두께의 증가 원인이 됨으로 이를 방지하기 위해 플라즈마 조건은 가장 최적인 7 Pa의 압력 하에서 진행하는 것이 바람직하다.
도 3에는 열 질화막 형성법과 플라즈마 질화막 형성법 각각의 질소 깊이 프 로파일(nitrogen depth profile)을 SIMS(Secondary Ion Mass Spectroscopy)를 이용하여 측정한 결과를 도시하였다.
도 3에 도시한 바와 같이, 열 질화막 형성법의 경우에는 실리콘과 산화막 경계면에 질소가 많이 모여 질화막을 형성하고 있고, 플라즈마 질화막 형성법의 경우에는 산화막 표면에 질소가 많이 모여 질화막을 형성하고 있다.
이는 열 질화막 형성법이 nMOS 전하 이동도 감소를 시키는 직접적인 원인임을 보여준다. 그러나, 플라즈마 질화막 형성법의 경우는 실리콘과 산화막의 경계면에는 질소 프로파일이 최소이므로 nMOS 전하 이동도는 유지되며, pMOS 붕소 침투 현상도 억제할 수가 있다.
도 4에는 플라즈마 질화막 형성법과 열 질화막 형성법의 EOT(Equivalent Oxide Thickness) 차이를 나타내었다.
도 4에 도시한 바와 같이, 베이스 산화막(110)의 두께가 16Å일 때와 20Å일 때 모두 열 질화막 형성법이 두꺼운 EOT를 나타내고 있으며, 이는 질소의 농도가 플라즈마 질화막 형성법에 비해 작기 때문에 생기는 현상이다.
플라즈마 질화막 형성법에 의한 경우의 농도별 차이를 보면, 광 두께(optical thickness)는 질소 농도가 높은 경우가 크지만, EOT는 질소 농도가 높은 경우가 더 작다.
이는 질소의 k(흡수계수, absorption coefficient)값이 산소의 k값보다 높으나 산소의 k값으로 광 두께를 측정하기 때문이다.
도 5에는 C-V법에 의해 얻은 nMOS 산화막 두께와 EOT를 비교한 결과를 도시 하였다.
도 5에 도시한 바와 같이, 베이스 산화막(110)의 두께가 크면 질소 농도에 민감하게 반응하여 두께가 변화하였다.
도 6a에는 플라즈마 질화막 형성법에서 질화막 형성 후 후처리 유무에 따른 전하량의 차이를 나타내었고, 도 6b에는 질화막 형성법에 따른 경계면에서의 전체 전하량 차이를 나타내었다.
도 6b에 도시한 바와 같이, 열 질화막 형성법의 경우는 플라즈마 질화막 형성법보다 작은 전하량이 검출되었으며, 이는 열 질화막 형성법은 경계면에서 결합하지 않고 단독적으로 존재하는 질소량이 플라즈마 질화막 형성법에 비하여 적기 때문이다.
그리고 플라즈마 질화막 형성법의 경우 후처리(post treatment)를 하면 플라즈마 질화막 형성법만 하였을 때에 비해 전하량이 상당히 줄어들었다. 이는 플라즈마 질화막 형성법의 경우 질소를 주입시키고 비 결합 상태로 남아 있는 질소가 상당수 있는 것으로 파악되며, 후처리(post treatment)(N2, 1000℃, 5sec)를 진행하게 되면 상당량의 질소가 결합 또는 아웃 디퓨젼(out diffusion)되기 때문이다.
도 7a 내지 도 7c에는 nMOS에서 베이스 산화막 별 누설 전류(leakage current)를 측정한 결과가 도시되어 있다.
패턴 크기가 큼으로 인하여 경계면에 존재하는 전하량보다는 벌크에 존재하는 전하량에 훨씬 민감하나, 각 농도별로 간접적인 비교는 가능하다.
베이스 산화막 20Å과 16Å의 경우는 열 질화막 형성법이 5% 이내에서 누설 전류가 크다. 그리고 플라즈마 질화막 형성법을 농도별로 분리해서 보면 베이스 산화막이 20Å인 경우는 농도 낮은 경우가 누설 전류가 작고, 베이스 산화막이 16Å인 경우는 농도별로 차이가 없고, 베이스 산화막이 12Å인 경우는 농도가 작으면 누설 전류가 커졌다. 이는 누설 전류 모델이 두께별로 변하는 것으로 판단된다. 즉, 베이스 산화막이 20Å이상인 경우에는 경계면 상태에 보다 크게 영향을 받고, 16Å인 경우에는 질소 농도에 따른 산화막의 두께 변화와 경계면 파괴(interface degradation)간에 서로 상호 반대의 작용을 한다.
그리고 12Å인 경우에는 벌크의 누설 전류가 더 큰 영향을 주므로 질소 농도가 증가할수록 누설 전류를 줄이는 효과가 있다.
즉, 베이스 산화막이 16Å 근처인 경우에는 누설 전류에 영향을 주는 가장 큰 인자가 경계면 특성에서 벌크 두께(Direct tunneling)로 변하는 변곡점에 놓여 있다.
그리고, 도 6a 및 도 6b와 비교할 경우, 열 질화막 형성법이 경계면 트랩 전하는 더 작고, 누설 전류는 큰 것은 경계면에 집중되어 있는 질소가 경계면에 손상을 준 것으로 평가된다.
열 질화막 형성법의 질소는 경계면에서 비록 특정 물질과 결합은 하고 있지만 실제로 경계면 상태를 불안전하게 하여 누설 전류의 원인으로 작용한다.
도 8a 및 도 8b에는 베이스 산화막이 20Å인 경우의 길이 별 문턱 전압(Vth)이 도시되어 있다.
도 8a에 도시한 바와 같이, nMOSFET에서 질소의 농도가 높아질수록 문턱 전 압(Vth)은 떨어졌다. 그리고 숏 채널 효과(short channel effect, SCE)측면에서 열 질화막 형성법을 사용한 경우와 플라즈마 질화막 형성법을 사용한 경우가 큰 차이는 없다.
도 8b에 도시한 바와 같이, pMOSFET에서 질소의 농도가 높을수록 문턱 전압은 높아져서 nMOSFET과는 반대의 경향을 나타낸다. nMOSFET 및 pMOSFET에서의 반대 경향은 pMOSFET은 질소가 붕소 침투를 억제하고, nMOSFET은 질소에 의한 전하 이동도 감소가 나타남을 보여주고 있다
그리고, pMOSFET의 경우는 SCE보다는 RSCE(Reverse Short Channel Effect)가 나타나고 있어 질소가 붕소를 아주 잘 차단하고 있음을 알 수 있다.
도 9a 및 도 9b에는 베이스 산화막이 16Å인 경우의 길이별 문턱 전압이 도시되어 있다.
베이스 산화막이 16Å인 경우 nMOSFET은 열 질화막 형성법에서 SCE가 20Å보다 심하게 발생하였다. 이는 열 질화막 형성법의 질소 프로파일이 게이트 산화막과 실리콘 기판간의 경계면에 몰려 있음으로 상대적으로 길이가 작은 곳에서 더 크게 작용하기 때문이다.
도 10a 및 도 10b에는 베이스 산화막이 20Å인 경우 nMOSFET 및 pMOSFET의 온 전류(Ion) 및 오프 전류(Ioff)의 특성이 도시되어 있다.
nMOSFET 및 pMOSFET에서의 경향은 문턱 전압(Vth)과 동일하게 질소의 농도가 높아지면 오프 전류(off leakage, Ioff)는 증가하고, 온 전류(on current, Idsat)는 동일한 수준을 나타낸다.
그러나 pMOSFET는 질소가 증가하면 오프 전류는 감소하고, 온 전류는 질소 농도 5%는 10%와 15%에 비하여 약 15 내지 20% 정도 작게 나왔다. 이는 플라즈마 질화막 형성법의 경우 질소 농도 5%는 붕소 침투 현상을 차단할 수 없음을 나타낸다.
그리고 도 5에 도시한 바와 같이, 역 산화막 두께(inversion Tox)를 기준으로 평가하면 플라즈마 질화막 형성법의 질소 농도 10%인 경우는 열 질화막 형성법보다 3Å정도 작다. 즉, 동일한 두께라고 가정하면 오프 전류는 열 질화막 형성법보다 훨씬 작다.
도 11a 및 도 11b에는 베이스 산화막이 16Å인 경우 nMOSFET 및 pMOSFET의 온 전류(Ion) 및 오프 전류(Ioff)의 특성이 도시되어 있다.
20Å과 동일한 경향을 나타내고 있으며, pMOSFET의 경우는 열 질화막 형성법에 비하여 플라즈마 질화막 형성법의 질소 농도 10% 경우가 약 10 내지 15%의 성능향상을 나타낸다.
그림 12a 내지 도 13b에는 베이스 산화막 형성법과 질화막 형성법에 따른 온 전류(Ion) 및 오프 전류(Ioff)의 특성을 비교한 그래프가 도시되어 있다.
플라즈마 질화막 형성법이 열 질화막 형성법보다 20%정도 향상된 결과를 나타낸다.
상기한 바와 같이, 게이트 산화막 내에 분포하는 질소 깊이 프로파일에 따라 박막 트랜지스터의 성능이 달라지며, 질화막 형성법에 따라서 질소 깊이 프로파일이 변함을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 플라즈마 질화막 형성법을 사용함으로써 pMOS에서의 붕소 침투 현상을 억제하면서 nMOS에서의 전하 이동도의 감소를 최소화 할 수 있다.
Claims (2)
- 기판 위에 게이트 산화막을 형성하는 단계,상기 게이트 산화막이 형성된 기판에 6 내지 8 Pa의 압력 조건에서 9 내지 11% 농도의 질소를 이용한 플라즈마에 의해 상기 게이트 산화막 표면에 질화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
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