KR100652690B1 - 이동 통신 단말기의 멀티 프로세서 장치 - Google Patents

이동 통신 단말기의 멀티 프로세서 장치 Download PDF

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Abstract

본 발명은 이동 통신 단말기의 내부 프로세서 간의 직접 메모리 접근을 가능하게 하는 멀티 프로세서 장치에 관한 것이다.
본 발명은 이동 통신 단말기의 멀티 프로세서 장치(메인 프로세서, 응용 프로세서)에 있어서, 상기 프로세서 동작신호(/Wait 혹은 /Busy)를 멀티 프로세서 상호간 알 수 있도록 래치(Latch)하는 플립플롭과; 상기 메인 프로세서의 라이트 데이터를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에 상기 데이터를 라이트 하는 라이트 타이밍 생성부와; 상기 메인 프로세서의 리드 어드레스를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에서 상기 어드레스의 데이터를 리드하여 메인 프로세서에 전달하는 리드 타이밍 생성부를 포함하여 구성함으로써 달성할 수 있다.

Description

이동 통신 단말기의 멀티 프로세서 장치{MULTI PROCESSOR APPARATUS FOR MOBILE COMMUNICATION DEVICE}
도 1은 종래 간접 액세스 방식으로 구성한 멀티 프로세서 장치를 보인 블록도.
도 2는 종래의 직접 액세스 방식으로 구성한 멀티 프로세서 장치를 보인 블록도.
도 3은 메인 프로세서에서 응용 프로세서의 내부 메모리에 데이터를 라이트 할 경우의 신호 흐름을 보인 블록도.
도 4는 메인 프로세서에서 응용 프로세서의 내부 메모리에 데이터를 리드 할 경우의 신호 흐름을 보인 블록도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 메인 프로세서 200 : 글루로직
201 : 플립플롭 202 : 라이트 타이밍 생성부
203 : 리드 타이밍 생성부 300 : 응용 프로세서
본 발명은 이동 통신 단말기의 멀티 프로세서 장치에 관한 것으로, 특히 이동 통신 단말기의 내부 프로세서 간의 직접 메모리 접근을 가능하게 하는 멀티 프로세서 장치에 관한 것이다.
현재의 이동 통신 단말기는 단순한 통신 기능뿐만 아니라 전자수첩, 디지털 카메라, MP3, 3D게임 등의 다양한 기능을 제공하며, 무선 환경 접속을 통해 이동 환경에서의 멀티미디어 서비스를 제공한다.
상기와 같은 다양한 기능 및 서비스를 무리 없이 제공하기 위해 이동 통신 단말기에 멀티 프로세서의 도입이 필요하게 되었다. 상기 멀티 프로세서란 단일보드 내에 두 개 이상의 프로세서가 결합된 것으로, 대게 메인 프로세서와 응용 프로세서로 구성된다.
일반적으로, 종래의 멀티 프로세서 장치에서는 메인 프로세서 내에 프로세서의 동작을 나타내는 신호(/Wait, /Busy)를 처리하지 못하는 경우, 간접 액세스(Indirect Access Mode) 방식으로 장치를 구성하였다.
도1은 종래 간접 액세스 방식으로 구성한 멀티 프로세서 장치를 보인 블록도로서, 이에 도시된 바와 같이 간접 액세스 방식에서는 어드레스 단자 하나와 데이터 버스를 이용하여 구성하며, 메인 프로세서는 메인 프로세서 이외의 응용 프로세서의 상태 레지스터를 항상 폴링(Polling)하여, 액세스 가능한지를 판단하여 응용 프로세서가 공용 메모리에 접근하지 않을 때, 상기 어드레스 단자를 통해 실제 어드레스와 데이터를 구분하여 전송시키는 방식을 이용하였다.
즉, 종래의 간접 액세스 방식은 하나의 어드레스 단자로 실제 어드레스와 데이터를 구분하여 전송함으로써, 즉, 어드레스가 '로우'일 경우 데이터는 어드레스를 나타내며, 어드레스가 '하이'일 경우 데이터는 실제 전송하려고 하는 데이터를 나타내게 된다.
그런데, 상기의 경우 메인 프로세서가 응용 프로세서의 내용을 읽거나 쓰려고 하면, 어드레싱(Addressing) 하는 사이클(Cycle) 및 데이터를 수수(授受)하려는 사이클이 각각 따로 존재하기 때문에 원하는 성능을 발휘 할 수 없을 뿐 아니라, 메인 프로세서에서 응용 프로세서 내부의 레지스터 혹은 내부 메모리를 관리하는데 있어 메모리를 효율적으로 관리하기가 어려운 문제점이 있었다.
예컨대, 이동 통신 단말기와 같이 저가형 메인 프로세서(MSM 칩)를 사용하여 멀티 프로세서 장치를 구성할 경우, 메인 프로세서 내에서 프로세서의 동작을 나타내는 신호(/Wait, /Busy)를 처리하지 못하기 때문에, 간접 액세스 방식으로 장치를 구성하게 되고, 결국 응용 프로세서와의 빠른 데이터 처리를 수행할 수 없게 되는 문제점이 발생하는 것이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 단일 보드 내에 메모리 사용신호를 출력하지 않는 메인 프로세서 이외의 프로세서(응용 프로세서)가 결합되어지는 경우, 상호간에 충돌 없이 공용 메모리에 빠르게 접근하여 데이터를 읽고 쓸 수 있도록 하는 이동 통신 단말기의 멀티 프로세서 장치를 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 멀티 프로세서 장치(메인 프로세서, 응용 프로세서)에 있어서, 상기 프로세서 동작신호(/Wait 혹은 /Busy)를 멀티 프로세서 상호간 알 수 있도록 래치(Latch)하는 플립플롭과; 상기 메인 프로세서의 라이트 데이터를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에 상기 데이터를 라이트 하는 라이트 타이밍 생성부와; 상기 메인 프로세서의 리드 어드레스를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에서 상기 어드레스의 데이터를 리드하여 메인 프로세서에 전달하는 리드 타이밍 생성부를 포함하여 구성한 것을 특징으로 한다.
본 발명은 멀티 프로세서 장치 특히 메인 프로세서가 프로세서 동작신호(/Wait 혹은 /Busy)를 인지하지 못하는 경우(프로토콜(/Wait, /Busy)을 처리하는 하드웨어적인 핀들이 존재하지 않는 경우), 상기 프로세서 동작신호(/Wait 혹은 /Busy)를 처리할 수 있는 글루 로직(Glue Logic)을 부가하여, 프로세서간 고속의 데이터 처리가 가능하도록 하는 이동 통신 단말기의 멀티 프로세서 장치의 제공을 요지로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
우선, 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있으며, 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다.
그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
통상적으로, 직접 액세스 방식은 도2에 도시된 바와 같이 메인 프로세서에서 프로세서 동작신호(/Wait 혹은 /Busy)를 처리할 수 있는 경우에 가능한 방법이다.
여기서, 상기 프로세서 동작신호(/Wait 혹은 /Busy)는 메인 프로세서와 응용 프로세서간에 하나의 메모리를 공유해서 사용할 경우, 어느 일측 프로세서가 메모리 읽기/쓰기를 수행하고 있는 동안에, 다른 프로세서가 같은 메모리에 접근하려고 하면, 현재 메모리를 사용중인 프로세서가 다른 프로세서에게 현재 자신이 메모리에 어떠한 행동을 하고 있다고 알려주는 역할을 하는 신호이다.
따라서, 프로세서 동작신호(/Wait 혹은 /Busy)가 메인 프로세서 내부에서 처리할 수 있어야만 직접 액세스 방식이 가능하게 되는 것이다.
그런데, 실제 멀티 프로세서 개념이 도입되면 상기 메인 프로세서 역할을 담당하는 프로세서가 프로세서 동작신호(/Wait 혹은 /Busy)를 받아들일 수 없는 구조로 되어 있는 경우가 빈번히 존재하게 되고, 이러한 경우 도1에 도시된 바와 같은 간접 액세스 방식으로 구성되며, 이러한 간접 접근 방식은 시스템 성능을 저해하는 요소로 작용하게 되는 것이다.
따라서, 본 발명에서는 메인 프로세서가 프로세서 동작신호(/Wait 혹은 /Busy)를 처리할 수 없는 경우라도, 메인 프로세서와 응용 프로세서 사이에 EPLD 또는 FPGA 등으로 구성한 글루 로직(Glue Logic)을 구비함으로써, 직접 액세스 방식의 적용이 가능하도록 함을 특징으로 한다.
상기 글루 로직을 구성하는 EPLD 또는 FPGA의 구조는 메모리 역할도 하고, 컨트롤 로직도 만들 수 있는 소자인데, 보통 어떠한 칩셋을 만들 때 ASIC을 하기 전에 상기와 같은 EPLD를 이용해서 검증 후 ASIC 작업을 하게 되는 것이다.
따라서, 본 발명에서는 응용 프로세서가 자기 자신의 내장 메모리(SRAM 혹은 SDRAM)를 액세스할 때 /Busy 신호를 활성화시키게 되는데, 그 신호를 상기 글루로직의 내부 플립플롭에 저장하여 메인 프로세서에서 참조할 수 있도록 하는 것이다.
도3과 도4는 본 발명에 따른 이동 통신 단말기의 멀티 프로세서 장치의 구성을 보인 블록도로서, 도3은 메인 프로세서에서 응용 프로세서의 내부 메모리에 데이터를 라이트 할 경우의 신호 흐름을 보인 블록도이고, 도4는 메인 프로세서에서 응용 프로세서의 내부 메모리에 데이터를 리드 할 경우의 신호 흐름을 보인 블록도이다.
우선, 도3을 참조하면, 글루로직(200)은 응용 프로세서(300) 및 메인 프로세서(100)의 동작신호(/Wait 혹은 /Busy)를 상대 프로세서가 알 수 있도록 래치(Latch)하는 플립플롭(201)과, 상기 메인 프로세서의 라이트 데이터를 임시 저장하고 있다가, 상기 플립플롭(201)의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에 상기 데이터를 라이트 하는 라이트 타이밍 생성부(202)를 포함하여 구성한다.
이때, 메인 프로세서(100)는 데이터를 쓰기전에 상기 글루로직(200)의 플립플롭(201) 상태를 폴링할 수 있고, 플립플롭의 세트와 리셋 동작에 의해 동작신호(/Wait 혹은 /Busy)를 대신할 수 있다.
따라서, 메인 프로세서(100)가 응용 프로세서(300)에 데이터를 라이트할 경우, /Busy 신호가 저장되어 있는 플립플롭(레지스터)의 상태를 폴링(Polling)하여 활성화되어 있으면(응용 프로세서가 현재 자신의 메모리를 사용하고 있으면), 비 활성화 될 때까지(응용 프로세서가 메모리를 사용하지 않을 때까지) 계속 폴링을 하고 비 활성화가 이루어지면, 이번에는 메인 프로세서가 글루로직(200) 내부의 플립플롭(201)을 활성화시켜서, 응용 프로세서(300)에게 메인 프로세서(100)가 응용 프로세서 내부의 메모리를 액세스하려고 한다는 것을 알려줌으로써, 응용 프로세서가 자신의 메모리를 사용하지 못하게 한다.
그리고, 라이트 명령이 내려지면 글루로직(200)의 라이트 타이밍 생성부(202)에서 타이밍을 적절히 변경한 후 응용 프로세서(300)에 전달하고, 라이트 명령이 다 이루어지면 플립플롭(201)을 비 활성화 시켜서 응용 프로세서가 자유롭게 내부 메모리를 사용하도록 한다. 물론, 메인 프로세서(100)가 연속 쓰기일 경우에는 플립플롭(201)을 계속 활성화시켜서 /Busy 신호를 계속해서 유지하도록 한다.
다음, 도4를 참조하면, 글루로직(200)은 응용 프로세서(300) 및 메인 프로세서(100)의 동작신호(/Wait 혹은 /Busy)를 상대 프로세서가 알 수 있도록 래치(Latch)하는 플립플롭(201)과, 상기 메인 프로세서의 리드 어드레스를 임시 저장하고 있다가, 상기 플립플롭(201)의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에서 상기 어드레스의 데이터를 리드하여 메인 프로세서에 전달하는 리드 타이밍 생성부(203)를 포함하여 구성한다.
이때, 메인 프로세서(100)는 데이터를 리드하기 전에 상기 글루로직(200)의 플립플롭(201) 상태를 폴링할 수 있고, 플립플롭의 세트와 리셋 동작에 의해 동작신호(/Wait 혹은 /Busy)를 대신할 수 있다.
따라서, 메인 프로세서가 응용 프로세서에 데이터를 리드할 경우, 상기 라이트의 경우와 마찬가지로 /Busy 신호가 저장되어 있는 플립플롭(레지스터)의 상태를 폴링(Polling)하여 활성화되어 있으면, 비 활성화 될 때까지 계속 폴링을 하고 비 활성화가 이루어지면, 이번에는 메인 프로세서가 글루로직 내부의 플립플롭을 활성화시켜서, 응용 프로세서에게 메인 프로세서가 응용 프로세서 내부의 메모리를 액세스하려고 한다는 것을 알려줌으로써, 응용 프로세서가 자신의 메모리를 사용하지 못하게 한다.
그리고, 리드 명령이 내려지면 글루로직의 리드 타이밍 생성부(203)에서 타이밍을 적절히 변경한 후 응용 프로세서(300)에 전달하고, 리드 명령이 다 이루어지면 플립플롭(201)을 비 활성화 시켜서 응용 프로세서가 자유롭게 내부 메모리를 사용하도록 한다. 물론, 메인 프로세서(100)가 연속 읽기일 경우에는 플립플롭(201)을 계속 활성화시켜서 /Busy 신호를 계속해서 유지하도록 한다.
이상에서 설명한 바와 같이 본 발명 이동 통신 단말기의 멀티 프로세서 장치는 단일 보드 내에 메모리 사용신호를 출력하지 않는 메인 프로세서 이외의 프로세서(응용 프로세서)가 결합되어지는 경우, 상호간에 충돌 없이 공용 메모리에 빠르게 접근하여 데이터를 읽고 쓸 수 있도록 하는 효과가 있다.

Claims (5)

  1. 이동 통신 단말기의 멀티 프로세서 장치(메인 프로세서, 응용 프로세서)에 있어서,
    상기 프로세서 동작신호(/Wait 혹은 /Busy)를 멀티 프로세서 상호간 알 수 있도록 래치(Latch)하는 플립플롭과;
    상기 메인 프로세서의 라이트 데이터를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에 상기 데이터를 라이트 하는 라이트 타이밍 생성부와;
    상기 메인 프로세서의 리드 어드레스를 임시 저장하고 있다가, 상기 플립플롭의 설정 상태에 따라 인에이블 되어, 응용 프로세서 내부의 메모리에서 상기 어드레스의 데이터를 리드하여 메인 프로세서에 전달하는 리드 타이밍 생성부를 포함하여 구성한 것을 특징으로 하는 이동 통신 단말기의 멀티 프로세서 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 메인 프로세서는,
    데이터를 리드하기 전에 상기 플립플롭 상태를 폴링할 수 있고, 플립플롭의 세트와 리셋 동작에 의해 동작신호(/Wait 혹은 /Busy)를 대신하는 것을 특징으로 하는 이동 통신 단말기의 멀티 프로세서 장치.
  4. 제1항에 있어서, 상기 메인 프로세서가 응용 프로세서에 데이터를 라이트하거나 리드할 경우, 동작신호(/Wait 혹은 /Busy)가 저장되어 있는 플립플롭(레지스터)의 상태를 폴링(Polling)하고,
    플립플롭이 활성화되어 있으면 비 활성화 될 때까지 계속 폴링을 하고,
    플립플롭이 비 활성화되면 메인 프로세서에서 플립플롭을 활성화시킨 후, 라이트 타이밍 생성부를 통해 데이터를 라이트하거나, 리드 타이밍 생성부를 통해 데이터를 리드하도록 구성한 것을 특징으로 하는 이동 통신 단말기의 멀티 프로세서 장치.
  5. 제1항에 있어서, 상기 메인 프로세서는 라이트 및 리드 동작이 완료되면 플립플롭을 비 활성화시키는 것을 특징으로 하는 이동 통신 단말기의 멀티 프로세서 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246466B (zh) * 2007-11-29 2012-06-20 华为技术有限公司 多核***中共享内存的管理方法和装置
CN102103420B (zh) * 2009-12-16 2014-10-22 赛恩倍吉科技顾问（深圳）有限公司 触控笔
KR101369430B1 (ko) * 2012-09-06 2014-03-06 주식회사 팬택 행 현상 관리 장치 및 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4400771A (en) * 1975-12-04 1983-08-23 Tokyo Shibaura Electric Co., Ltd. Multi-processor system with programmable memory-access priority control
IT1206331B (it) * 1983-10-25 1989-04-14 Honeywell Inf Systems Architettura di sistema di elaborazione dati.
AU6452396A (en) * 1995-07-27 1997-02-26 Intel Corporation Protocol for arbitrating access to a shared memory area using historical state information
GB9724028D0 (en) * 1997-11-13 1998-01-14 Advanced Telecommunications Mo Shared memory access controller
GB2346291B (en) * 1999-01-26 2004-01-21 Ericsson Telefon Ab L M Handling menu information
US7187663B2 (en) * 2001-10-09 2007-03-06 Schmidt Dominik J Flexible processing system

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