KR100651395B1 - 송신 장치의 전력 증폭기 - Google Patents

Abstract

본 발명에 따른 송신기의 전력 증폭기는 서로 다른 타입이 교대로 직렬 연결되는 CMOS 증폭기들과, 상기 직렬 연결되는 CMOS 증폭기들 사이의 정합을 위한 정합 회로들을 포함한다.

벌룬, 의사 차동 증폭기

Description

송신 장치의 전력 증폭기{Power amplifier of a transmitter}

도 1은 종래 기술에 따른 COMS로 구현된 전력 증폭기의 구성을 나타낸 도면,

도 2는 본 발명의 실시 예에 따른 송신기의 전력 증폭기의 구성을 나타낸 도면,

도 3은 본 발명의 실시예에 따른 전력 증폭기를 구성하는 각 단의 증폭기의 구성을 나타낸 도면,

도 4는 본 발명의 실시예에 따른 전력 증폭기에서의 전압 스윙을 설명하기 위한 도면,

도 5는 본 발명의 실시예에 따른 전력 증폭기의 출력에 연결된 증폭기의 구성을 나타낸 도면.

도 6은 본 발명의 실시예에 따른 전력 증폭기가 2.5V DC에서 동작하는 경우의 성능을 나타낸 도면,

도 7은 본 발명의 일실시예에 따른 전력 증폭기가 3.3V DC에서 동작하는 경우의 성능을 나타낸 도면.

본 발명은 이동 통신 시스템의 단말기에 관한 것으로서, 특히 이동 통신 단말기의 송신기의 전력 증폭기에 관한 것이다.

이동 통신 단말기의 송신기는 전력 증폭기(PA; power amplifier)를 구비하고 있다. 전력 증폭기는 CMOS 공정을 이용하여, 온칩(on-chip) 집적을 가능하게 되었다. 이 온칩 집적화는 BOM(Build on Materials) 및 장비 설치 면적(footprint)를 최소화한다. 또한, 전력 증폭기의 온칩 집적화는 Fully differential (pseudo) 구조를 채택함으로써 substrate 및 common mode 잡음을 제거 할 수 있는 한편, PAPR(peak to average power ratio)을 반감(voltage 3dB, power 6dB)하며, PAPR의 영향을 동일 전압(소모전력) 하에서 비선형성(non-linearity)을 최소화할 수 있는 기술이다.

이러한 온칩 집적화 기술에 더하여 전력 증폭기에 대해 안테나 인터페이스(antenna interface)를 위한 온칩 벌룬 변환기(on-chip balun transformer)를 사용함으로써 통상 외부에 별도의(discrete) 소자를 사용하는 방식보다 손실을 줄일 수 있다.

한편, 종래의 전력 증폭기는 CMOS 기술(technology)로 구현하기 어려웠다. 낮은 이동도(mobility) 때문에 이득을 얻기 위하여 많은 전류가 필요하였다. 그러나 최근, 채널 길이(channel length)의 감소로 기존 ωc(gm/Cgs)가 대폭 증가하여, 무선 랜 및 이동 통신용(고주파)으로의 사용이 점차 증가하는 추세이다. 기존 GaAs(MESFET), InPGaAs는 CMOS에 비하여 상대적으로 적은 전류를 사용하지만, 수율이 낮아 가격이 비싸다. 아울러, 실리콘이 아닌 물질로 제조되므로 Si system-on-chip으로 가는데 걸림돌이 되며, 채택된 differential 구조는 외부에 벌룬(balun)을 사용하여, footprint 및 손실을 발생 시킨다.

전술한 바와 같이 기존 GaAs, InP 전력 증폭기는 재료비와 수율이 좋지 않다. CMOS로 구현된 전력 증폭기는 동일 전류하에서 필요로 하는 이득을 얻기가 힘들고(low trans-conductance), square-law device 임에도 불구하고 상당한 spurs(harmonics 및 Intermodulation)를 발생 시킨다. 또한, 기존의 전력 증폭기(PA)는 single-ended(antenna interface) 구조로 고정된 전원 전압에서 충분한 voltage swing을 갖지 못하여, 최종 출력 load에 효율적으로 전력을 발생 시키지 못하였다. CMOS 기술의 channel 간격이 줄어들면서, 가용 주파수 영역이 증가 하고 이에 따라, 충분한 전류를 공급할 수 있게 되면서(0.35um 이하), CMOS 공정을 채용한 PA 설계의 가능성을 열었다.

도 1은 종래 기술에 따른 COMS로 구현된 전력 증폭기의 구성을 나타낸 도면이다. 종래 기술에 따른 CMOS로 구현된 전력 증폭기는 하나 이상의 동일한 타입의 차동 증폭기(20-23)로 구성된다. 이 차동 증폭기(20-23)의 동작은 기존 차동 증폭기와 같다. 기존의 전력 증폭기는 출력에 반드시 변압기(transformer)(10-13)를 설치하여야 한다. 특히, 종래 COMS 전력 증폭기는 변압기(10-13)를 사용하여 커패시 터(30-33)에 축적된 전압을 스택(stack)함으로써 요구되는 출력 레벨을 생성하는 경우, 적어도 네 개의 차동 증폭기(20-23)가 필요하다. 도 1에 도시된 바와 같이, 종래 전력 증폭기는 통상적인 cascading stage 대신에 각 차동 증폭기의 각 출력(전류)을 변압기(transformer)(differential to single ended)(10~13)를 사용하여 전압으로 변환 한 후 stacked된 인덕터(변압기의 일부)의 전압을 합친다.

그러나, 기존 CMOS 전력 증폭기는 그 출력면에서 아직 기존 이동 통신에서 필요로 하는 설계 스펙(spec)을 만족시키지 못하고 있다. Single-in/out 형태의 전력 증폭기가 주류를 이루는 가운데, 입력단 트랜시버(transceiver)(IC) 출력에 그대로 적용 할 수 있는 differential 형태는 voltage swing이 반감되어 포화 전압 역시 반감될 수 있는 문제점이 있다.

따라서, 본 발명의 목적은 상기 종래 문제점을 해소한 CMOS 전력 증폭기를 제공함에 있다.

상술한 목적들을 달성하기 위한 본 발명에 따른 송신기의 전력 증폭기는 서로 다른 타입이 교대로 직렬 연결되는 CMOS 증폭기들과, 상기 직렬 연결되는 CMOS 증폭기들 사이의 정합을 위한 정합 회로들을 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 송신기의 전력 증폭기는 제1 스테이지의 NMOS 증폭기, 제2 스테이지의 PMOS 증폭기 및 제3 스테이지의 NMOS 증폭기를 포함하여 상기 각 스테이지가 순서대로 직렬 연결되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2는 본 발명의 실시 예에 따른 송신기의 전력 증폭기의 구성을 나타낸 도면이다. 도 3은 송신기의 전력 증폭기를 구성하는 각 단의 증폭기의 구성을 나타낸 도면이다.

본 발명은 Si-CMOS pseudo-differential 구조를 갖는 전력 증폭기를 제공한다. 도 2를 참조하면, 본 발명의 실시 예에 따른 전력 증폭기는 3개의 의사 차동(pseudo-differential) 증폭기(110,120,130)에 의해 구성된다. 이 3개의 의사 차동 증폭기(100,110,120)는 각각 NMOS 증폭기(100), PMOS 증폭기(110) 및 NMOS 증폭기(120)이며 연동 즉, 캐스캐이딩되어(cascaded) 있다. 도 3에 이러한 각 CMOS 증폭기의 구성이 도시되어 있다. 도 3을 참조하면, 첫 번째와 세 번째 스테이지의 NMOS 증폭기들(100,120)의 극성과 두 번째 스테이지의 PMOS 증폭기(110)의 극성이 반대임을 알 수 있다. 이와 같이, 전력 증폭기를 구성하는데 있어서 PMOS 증폭기(110)와 NMOS 증폭기들(100,120)의 교차 사용은 전압 스윙이 각 단을 진행하면서 증폭될 때 전원 전압(0-3V DC)의 한쪽으로 치우치지 않도록 하기 위함이며, 이는 왜곡(distortion)을 최소화한다.

이러한 본 발명에 따른 전력 증폭기에서의 전압 스윙을 도 4를 참조하여 설명한다. 도 4(a)는 종래 전력 증폭기의 전압 스윙을 나타내고 도 4(b)는 본 발명의 전력 증폭기의 전압 스윙을 나타낸다. 종래 전력 증폭기는 도 1에 도시된 바와 같이 모두 동일한 타입의 NMOS 증폭기(20-23)를 사용하기 때문에, 입력 신호가 각 NMOS 증폭기를 통과할 때 마다 NMOS 증폭기의 트랜지스터에 기본적으로 걸리는 임계 전압만큼 왜곡이 발생한다. 도 4(a)를 참조하면, 종래의 전력 증폭기를 이루는 복수의 MOS 증폭기(20-23)가 동일한 타입이기 때문에 출력 신호에서 동일한 부분에서 계속 왜곡이 발생한다.

반면 본 발명의 실시예에 따른 전력 증폭기는 서로 다른 타입의 MOS 증폭기가 교차하도록 설계되어 있다. 따라서 두 번째 스테이지의 PMOS 증폭기(110)와 세 번째 스테이지의 NMOS 증폭기(120)의 극성이 반대이기 때문에 입력 신호는 두 번째 스테이지의 PMOS 증폭기(110)와 세 번째 스테이지의 NMOS 증폭기(120)를 통과할 때 도 4(b)에 도시된 바와 같이 입력 신호의 포지티브 부분과 네가티브 부분에 동일하게 왜곡이 발생한다.

도 4에서는 전력 증폭기의 입력 신호와 출력 신호 사이의 관계를 상수적으로 표현하였지만, 실제적으로 전력 증폭기의 입력 신호는 각 스테이지를 통과함으로써 증폭될 때마다 트랜지스터의 임계 전압에 의한 영향 이외에도 Intermodulation 및 harmonics에 의하여 입력 신호는 더욱 왜곡된다. 그러므로, 본 발명에 따라 전력 증폭기가 이러한 반대 극성의 stage를 교차하여 갖는 것은 왜곡을 줄이는데 결정적인 기여를 한다. 따라서, 본 발명에 따른 전력 증폭기의 출력 신호는 기존 전력 증폭기의 출력 신호에 비하여 왜곡이 덜 발생한다.

다시 도 2를 참조하면 본 발명의 실시예에 따른 전력 증폭기는 입력부와 NMOS 증폭기(100) 간에 정합 회로(matching circuits)(90)를 구비하며 NMOS 증폭기(120)와 출력부 간에 정합 회로(130)를 구비한다. 또한, 본 발명에 따른 전력 증폭기는 연동 증폭기(100,110,120) 간에도 정합 회로(102,112)를 갖는다. 각 CMOS 증폭기(100,110,120)는 전원부(210)로부터 전원을 입력받는다. 또한, 각 COMS 증폭기(100,110,120)는 포지티브 전원을 제공하는 하나 이상의 DC 전원부(220)로부터 포지티브 입력을 각각 제공받고, 네가티브 전원을 제공하는 하나 이상의 DC 전원부(230)로부터 네가티브 입력을 각각 제공받는다. 그리고 본 발명의 실시예에 따라 전력 증폭기의 세 번째 스테이지의 NMOS 증폭기(120)는 일반적으로 송신기에 구비되는 벌룬의 필요성을 제거하도록 구성된다. 이러한 세 번째 스테이지의 NMOS 증폭기의 구성은 도 5에 도시되어 있다.

도 5를 참조하면, 세 번째 스테이지의 NMOS 증폭기(120)는 도시된 바와 같이, 커패시터와 인덕터로 이루어진 회로를 포함한다.

NMOS 증폭기(120)의 부하(Load)에 흐르는 전류는 ip+in이며, 그 값은 다음 수학식 1과 같다.

그리고 이 전체 전류 출력을 최대화하기 위한 조건은 다음 수학식 2와 같다.

상기 수학식 2로부터 원하는 출력 예컨대, 2.35 GHz에서 공진하는 인덕터의 값과 커패시터의 값은 구하고, 이 값의 절반에 해당하는 LC 곱(product) 값을 구한다. 이때, 커패시터 값은 최소화되도록 하면 최대화된 전류 출력(ip+in)이 구해진다. 이와 같이, 본 발명의 실시예에 따라 마지막 단의 증폭기는 요구되는 출력을 생성하도록 커패시터와 인덕터를 포함하여 구성됨으로써 벌룬의 필요성을 제거할 수 있다.

상기 실시예를 위해 사용된, CMOS 공정(process)은 TSMC(대만 파우드리 전문업체) 0.25um, 1-poly 5-metal 기술이며, 전력 증폭기는 2.5V DC에서 동작할 수 있다. 도 6은 본 발명의 실시예에 따른 전력 증폭기가 2.5V DC에서 동작하는 경우의 성능을 나타낸 도면이다. 2.5V DC로 동작하는 경우, 2.35GHz, 21.5dBm 출력을 얻기 위한 전류는 227mA이다. 따라서, 24%의 전력효율(PAE; Power added efficiency)를 갖는다. 이때 IM(Intermodulation)3은 -21dBc의 선형성을 갖는다. PAPR(Peak to Average Power Ratio) 10dB(differential, 4dB)를 만족시키는 P_1dB는 8dBm(4dBm 기준입력)이나, 2dB 낮은 구간, 즉 6dBm이 모의실험 결과이며, 가용한 전원 전압을 3.3VDC(thick oxide)로 사용할 경우 PAPR로 인한 문제는 해결된다. 도 7은 본 발명의 실시예에 따른 전력 증폭기가 3.3V DC에서 동작하는 경우의 성능을 나타낸 도면이다. 도 7을 참조하면 전력 증폭기는 2.5V DC에서 동작하는 경우보다 361mA으로 대략 120mA의 전류를 더 사용하나 Psat이 기준 입력보다 4dB 정도에서 일어나 규격을 만족하여 출력이 25 dBm 정도에서 IM3가 -20 dBc에 이른다.

상기와 같이 구성된 전력 증폭기는 고정된 전원 전압(DC 2.5~3.6V, 이동통신단말기의 통상적인 공급 전압)하에서 충분한 전압 스윙(voltage swing)을 보장하고, OFDM 시스템이 갖는 PAPR(peak to average power ratio) 문제에 대응하여(differential 구조-차동, 3dB(6dB) less voltage(power) swing), ACLR(Adjacent Channel Leakage Ratio, 인접 채널 누설비)(WCDMA은 ACLR을 PA 선형성의 표준 규격으로 정의) 문제를 해결하는 한편 차동 구조로 인한 출력의 differential-to-single-ended 전환을 위한 외부 벌룬(balun)을 간소화하여 온칩(on-chip)화함으로써 손실을 최소화한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 특허청구 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

전술한 본 발명에 따른 전력 증폭기는 PAPR(peak to average power ratio)이 높은 신호에 대하여 차동 구조 및 N-P-N 구조로 인하여 선형성을 유지하는 한편, 온칩화 할 수 있는 벌룬의 사용으로 외부 소자의 수를 최대한 줄일 수 있다.

Claims (10)

1. 송신기의 전력 증폭기에 있어서,

   서로 다른 타입이 교대로 직렬 연결되는 CMOS 증폭기들과,

   상기 직렬 연결되는 CMOS 증폭기들 사이의 정합을 위한 정합 회로들을 포함하는 것을 특징으로 하는 전력 증폭기.
2. 제1항에 있어서,

   상기 CMOS 증폭기들은 의사 차동(pseudo-differential) 증폭기인 것을 특징으로 하는 전력 증폭기.
3. 삭제
4. 제2항에 있어서,

   상기 CMOS 증폭기는 NMOS 증폭기 또는 PMOS 증폭기 중 어느 하나임을 특징으로 하는 전력 증폭기.
5. 제1항에 있어서,

   상기 전력 증폭기는 3개의 증폭 스테이지로 이루어진 것을 특징으로 하는 전력 증폭기.
6. 제1 스테이지의 NMOS 증폭기,

   제2 스테이지의 PMOS 증폭기 및

   제3 스테이지의 NMOS 증폭기를 포함하고,

   상기 각 스테이지가 순서대로 직렬 연결되는 것을 특징으로 하는 전력 증폭기.
7. 제6항에 있어서,

   상기 NMOS 및 PMOS 증폭기는 의사 차동 증폭기인 것을 특징으로 하는 전력 증폭기.
8. 제6항에 있어서,

   상기 제3 스테이지의 NMOS 증폭기는 커패시터와 인덕터로 구성되는 벌룬(Balun)을 포함하는 것을 특징으로 하는 전력 증폭기.
9. 제1항에 있어서,

   상기 교대로 직렬 연결되는 CMOS 증폭기들 중에서 마지막 CMOS 증폭기는 상기 전력 증폭기의 출력으로서 요구되는 전압을 생성하도록 커패시터와 인덕터로 구성되는 벌룬(Balun)을 포함하는 것을 특징으로 하는 전력 증폭기.
10. 제5항에 있어서,

    상기 3개의 증폭 스테이지 중에서 마지막 증폭 스테이지는 NMOS 증폭 스테이지인 것을 특징으로 하는 전력 증폭기.

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