KR100650981B1 - a method of fabricating the array substrate for TFT type liquid crystal display device - Google Patents

a method of fabricating the array substrate for TFT type liquid crystal display device Download PDF

Info

Publication number
KR100650981B1
KR100650981B1 KR1019990059599A KR19990059599A KR100650981B1 KR 100650981 B1 KR100650981 B1 KR 100650981B1 KR 1019990059599 A KR1019990059599 A KR 1019990059599A KR 19990059599 A KR19990059599 A KR 19990059599A KR 100650981 B1 KR100650981 B1 KR 100650981B1
Authority
KR
South Korea
Prior art keywords
gate
active
layer
data line
line
Prior art date
Application number
KR1019990059599A
Other languages
Korean (ko)
Other versions
KR20010065036A (en
Inventor
김혜영
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1019990059599A priority Critical patent/KR100650981B1/en
Publication of KR20010065036A publication Critical patent/KR20010065036A/en
Application granted granted Critical
Publication of KR100650981B1 publication Critical patent/KR100650981B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor

Abstract

본 발명은 액정표시장치의 어레이기판에 관한 것으로, 특히 어레이기판에 포함되는 데이터배선과, 소스전극및 드레인전극을 형성하기 전에, 상기 데이터배선과 상기 소스전극과 평면적으로 겹쳐지는 반도체층을 형성함에 있어서, 게이트배선과 교차하는 부분의 상기 반도체층의 면적을 크게 하여, 상기 반도체층 상에 형성되는 데이터배선이 상기 게이트배선의 단차에 의해 단선되는 것을 방지하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate of a liquid crystal display device, and more particularly to forming a semiconductor layer overlapping the data line and the source electrode before forming the data wiring and the source electrode and the drain electrode included in the array substrate. In this case, an area of the semiconductor layer at a portion that intersects the gate wiring is increased to prevent the data wiring formed on the semiconductor layer from being disconnected due to the step difference of the gate wiring.

Description

박막트랜지스터 액정표시장치용 어레이기판 제조방법{a method of fabricating the array substrate for TFT type liquid crystal display device} A method of fabricating the array substrate for TFT type liquid crystal display device}             

도 1은 종래의 액정표시장치 어레이기판의 일부를 도시한 평면도이고,1 is a plan view showing a part of a conventional liquid crystal display array substrate;

도 2a 내지 도 2e는 도 1의 Ⅱ-Ⅱ와 Ⅲ-Ⅲ을 따라 절단하여 도시한 공정단면도이고,2A to 2E are process cross-sectional views cut along the lines II-II and III-III of FIG. 1,

도 3은 본 발명의 제 1 실시예에 따른 액정표시장치 어레이기판의 일부를 도시한 평면도이고,3 is a plan view showing a portion of a liquid crystal display array substrate according to the first embodiment of the present invention;

도 4a 내지 도 4b는 각각 도 3의 A를 확대한 확대 단면도이다. 4A to 4B are enlarged cross-sectional views each illustrating A of FIG. 3.

<도면의 주요부분에 대한 간단한 설명> <Brief description of the main parts of the drawing>

110 : 게이트전극 113 : 데이터배선110: gate electrode 113: data wiring

116 : 액티브채널층 117 : 소스전극116 active channel layer 117 source electrode

118 : 드레인전극 119 : 게이트배선118: drain electrode 119: gate wiring

128 : 액티브라인 128: active line

본 발명은 박막트랜지스터형 액정표시장치(TFT-LCD)에 관한 것으로, 더 상세하게는 데이터배선(data line)과 게이트배선(gate line)을 포함하는 액정표시장치용 어레이기판의 제조방법에 관한 것이다.The present invention relates to a thin film transistor type liquid crystal display (TFT-LCD), and more particularly, to a method for manufacturing an array substrate for a liquid crystal display device including a data line and a gate line. .

일반적으로, 액정표시장치는 크게 표시부(display part)와 패드부(pad part)로 나눌 수 있다.In general, a liquid crystal display may be largely divided into a display part and a pad part.

상기 표시부는 액정패널(LC Panel)로서 액정을 사이에 둔 두 개의 투명기판으로 구성되며, 이러한 액정패널의 한쪽 기판에는 공통전극(common electrode)이 형성되고, 다른 쪽 기판은 어레이기판으로서, 복수개의 화소(Pixel)에 대응하여 각 화소를 구동하는 다수의 박막트랜지스터가 형성된다.The display unit is a liquid crystal panel (LC panel) and consists of two transparent substrates interposed between liquid crystals. A common electrode is formed on one substrate of the liquid crystal panel, and the other substrate is an array substrate. A plurality of thin film transistors that drive each pixel is formed corresponding to the pixel Pixel.

상기 패드부는 상기 게이트배선에 신호전압(signal voltage)을 인가하는 게이트패드(gate pad)와 상기 소스배선에 데이타전압(data voltage)을 인가하는 소스패드(source pad)로 구성된다. 일반적으로, 상기 게이트패드는 상기 표시부의 양측에 접하여 각각 구성되고, 소스패드는 상기 게이트패드와 마주보지 않는 일 측에 접하여 구성된다.The pad part includes a gate pad for applying a signal voltage to the gate wiring and a source pad for applying a data voltage to the source wiring. In general, the gate pads are configured to be in contact with both sides of the display unit, and the source pads are configured to be in contact with one side not facing the gate pad.

전술한 어레이기판을 형성하기 위해서는 공정별로 증착(deposition), 포토리소그라피(photolithography), 식각(etching) 등을 반복하면서 각각의 요소들을 형성하게 된다.In order to form the above-described array substrate, each element is formed while repeating deposition, photolithography, and etching for each process.

도 1은 종래의 액정표시장치용 어레이기판의 일부를 도시한 평면도이다.1 is a plan view showing a part of a conventional array substrate for a liquid crystal display device.

도시한 바와 같이, 액정표시장치용 어레이기판은 화소(P)와 상기 화소에 주사신호를 전달하는 게이트배선(13)과 상기 화소영역(P) 상에 위치한 화소전극(35)에 데이터신호를 전달하는 데이터배선(19)으로 이루어지며, 상기 게이트배선(13)과 데이터배선(19)의 교차지점에 스위칭 소자(A)가 형성되어 있다. 상기 스위칭 소자는 여러 물질이 증착되고 패터닝되어 복합적으로 구성된 소자이며, 일반적으로 박막트랜지스터를 스위칭소자로 사용한다.As shown in the drawing, the array substrate for a liquid crystal display device transmits a data signal to the pixel P, the gate wiring 13 which transmits a scanning signal to the pixel, and the pixel electrode 35 positioned on the pixel region P. And a switching element A formed at the intersection of the gate wiring 13 and the data wiring 19. The switching device is a device composed of a composite material by depositing and patterning a plurality of materials, generally using a thin film transistor as the switching device.

상기 게이트배선(13)의 일 끝단에는 소정면적의 게이트패드(11)가 형성되어 있다. 또한, 상기 데이터배선(13)의 일 끝단에는 소정면적의 데이터패드(15a)(15b)가 형성되어 있다. A gate pad 11 having a predetermined area is formed at one end of the gate wiring 13. In addition, data pads 15a and 15b having a predetermined area are formed at one end of the data line 13.

상기 박막트랜지스터는 상기 게이트배선(13)과 연결된 게이트전극(10)과 상기 데이터배선(19)의 일부에서 돌출 연장되어 형성된 소스전극(17)과 상기 소스전극(17)과 평면적으로 소정간격 이격된 드레인전극(18)으로 형성된다.The thin film transistor is planarly spaced apart from the source electrode 17 and the source electrode 17 which protrude and extend from a portion of the gate electrode 10 connected to the gate line 13 and the data line 19. The drain electrode 18 is formed.

또한, 상기 소스전극(17)과 드레인전극(18)과 게이트전극(10)에 중첩되어 채널의 역할을 하는 액티브 채널층(16)이 형성되고, 상기 액티브 채널층(16)은 상기 데이터배선(19)의 하부로 연장되어 상기 데이터배선 보다는 작은 폭으로 상기 데이터배선(19)과 겹쳐지고, 이를 액티브라인(28)이라 한다.In addition, an active channel layer 16 overlapping the source electrode 17, the drain electrode 18, and the gate electrode 10 to serve as a channel is formed, and the active channel layer 16 includes the data wiring ( It extends below 19 and overlaps the data line 19 with a width smaller than that of the data line, which is referred to as an active line 28.

이 때, 상기 게이트배선과 교차되는 부분(F)중 상기 액티브라인이 패터닝 되지 않은 부분의 데이터배선은 상기 식각된 액티브라인(28) 높이와 게이트배선의 측면 단차에 의한 영향으로 포토리소그라피 과정에서 패턴된 포토레지스트 부분 중 상기 F부분에서 들뜸 현상이 발생하고, 결국에는 그 하부로 식각액이 침투하여 그 하부의 데이터배선금속층(19)을 과잉 식각 하게되고 이는 상기 데이터배선(19)의 패턴불량을 유발한다.In this case, the data wiring of the portion F where the active line is not patterned among the portions F intersecting with the gate wiring is patterned in the photolithography process due to the height of the etched active line 28 and the side step difference of the gate wiring. Among the photoresist portions, a floating phenomenon occurs in the F portion, and eventually, an etchant penetrates into the lower portion of the photoresist to overetch the lower portion of the data wiring metal layer 19, which causes a pattern defect of the data wiring 19. do.

이와 같은 구성을 갖는 어레이기판의 제조공정을 이하 도 2a 내지 도 2e를 참조하여 설명한다.A manufacturing process of the array substrate having such a configuration will be described below with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 도 1의 Ⅱ-Ⅱ와 Ⅲ-Ⅲ를 따라 각각 절단하여 공정순서에 따라 나타낸 공정 단면도이다.2A to 2E are cross-sectional views illustrating the process steps of cutting along the lines II-II and III-III of FIG. 1, respectively.

먼저, 유리기판(11) 상에 알루미늄(Al) 또는 알루미늄 합금과 몰리브덴 (Mo), 탄탈 (Ta), 텅스텐 (W) 또는 안티몬 (Sb)등과 같은 도전성금속을 증착하여 제 1 도전성 금속층을 형성한다. First, a first conductive metal layer is formed on the glass substrate 11 by depositing aluminum (Al) or an aluminum alloy and a conductive metal such as molybdenum (Mo), tantalum (Ta), tungsten (W), or antimony (Sb). .

다음으로, 도 2a에 도시한 바와 같이, 상기 제 1 도전성 금속층을 제 1 마스크 공정으로 패터닝하여, 게이트배선(13)과, 상기 게이트배선(13)에서 일 방향으로 소정면적으로 돌출 형성된 게이트전극(10)을 형성한다.Next, as shown in FIG. 2A, the first conductive metal layer is patterned by a first mask process to form a gate electrode 13 and a gate electrode protruding from the gate wiring 13 in a predetermined area in one direction. 10) form.

다음으로, 상기 게이트전극(10)과 게이트배선(13)이 형성된 기판(11)의 전면에 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)과 같은 무기 절연막을 증착하거나 경우에 따라서는 BCB (BenzoCycloButene) 또는 아크릴 (Acryl) 계 수지와 같은 유기 절연물질을 도포하여 제 1 절연층(12)을 형성한다. Next, an inorganic insulating film such as silicon nitride (SiNx) or silicon oxide (SiO x ) is deposited on the entire surface of the substrate 11 on which the gate electrode 10 and the gate wiring 13 are formed, or in some cases BCB (BenzoCycloButene) ) Or an organic insulating material such as an acrylic resin is applied to form the first insulating layer 12.

다음으로, 상기 제 1 절연층(12) 상에 순수 아몰퍼스실리콘(n+ a-Si)과 같은 반도체물질과 불순물이 첨가된 아몰퍼스실리콘을 연속으로 증착하여 반도체층과 불 순물 반도체층을 형성한다.Next, a semiconductor material such as pure amorphous silicon (n + a-Si) and amorphous silicon to which impurities are added are sequentially deposited on the first insulating layer 12 to form a semiconductor layer and an impurity semiconductor layer.

다음으로 도 2b에 도시한 바와 같이, 상기 불순물 반도체층과 액티브층을 제 2 마스크공정으로 패턴하여, 상기 게이트전극의 상부에 형성되는 채널층과 상기 채널층에서 일 방향으로 연장되고 상기 게이트배선과 수직으로 교차하는 액티브라인(28)을 형성한다.Next, as shown in FIG. 2B, the impurity semiconductor layer and the active layer are patterned by a second mask process to extend in one direction from the channel layer and the channel layer formed on the gate electrode and the gate wiring. An active line 28 is formed to intersect vertically.

상기 액티브라인(28)은 상기 제 1 절연층(12)과 추후에 형성될 데이터배선과의 불안정한 계면상태를 완화하기 버퍼층으로서, 상기 제 1 절연층과 추후에 형성될 데이터배선(19) 사이에 개재되어 형성된다.The active line 28 is a buffer layer to mitigate an unstable interface state between the first insulating layer 12 and a data line to be formed later, and between the first insulating layer and a data line 19 to be formed later. It is formed interposed.

상기 불순물반도체층과 그 하부의 반도체층을 패터닝하여, 액티브층채널층(16)과 상기 액티브라인(28)과 평면적으로 겹쳐진 옴익콘택층(16a)을 형성한다. The impurity semiconductor layer and the underlying semiconductor layer are patterned to form an ohmic contact layer 16a planarly overlapping the active layer channel layer 16 and the active line 28.

다음으로, 상기 액티브 채널층(16)이 형성된 기판의 전면에 크롬(Cr) 또는 크롬합금과 같은 금속을 증착하여 제 2 도전성 금속층을 형성한다.Next, a second conductive metal layer is formed by depositing a metal such as chromium (Cr) or chromium alloy on the entire surface of the substrate on which the active channel layer 16 is formed.

다음으로, 도 2c에 도시한 바와 같이, 상기 제 2 도전성 금속층을 제 3 마스크공정으로 패터닝하여 상기 액티브 채널층(16) 상부에 소정간격 이격된 소스전극(17) 및 드레인전극(18)과, 상기 소스전극에서 연장되어 상기 일 방향으로 형성된 액티브라인(28)과 겹쳐 형성되는 동시에, 상기 게이트배선(13)과 교차하여 화소영역(P)을 정의하는 데이타배선(19)을 형성한다.Next, as shown in FIG. 2C, the second conductive metal layer is patterned by a third mask process, and the source electrode 17 and the drain electrode 18 spaced apart from each other by a predetermined distance on the active channel layer 16. The data line 19 extends from the source electrode and overlaps the active line 28 formed in the one direction, and crosses the gate line 13 to form a data line 19 defining the pixel region P.

다음으로, 상기 데이터배선과 소스전극이 형성된 기판의 전면에 전술한 실리 콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)등과 같은 무기 절연막을 증착하거나 경우에 따라서는 BCB(BenzoCycloButene) 또는 아크릴 (Acryl)계 수지와 같은 유기 절연물질을 도포하여 제 2 절연층인 보호층(31)을 형성한다. Next, an inorganic insulating film such as silicon nitride film (SiNx) or silicon oxide film (SiO 2 ) or the like is deposited on the entire surface of the substrate on which the data line and the source electrode are formed, or in some cases BCB (BenzoCycloButene) or acrylic (Acryl) The protective layer 31 which is a 2nd insulating layer is formed by apply | coating an organic insulating material like system resin.

다음으로 도 2d에 도시한 바와 같이, 상기 보호층(31)을 제 4 마스크공정으로 패터닝하여 상기 드레인전극(18) 상부에 드레인콘택홀(33)을 형성한다.Next, as shown in FIG. 2D, the protective layer 31 is patterned by a fourth mask process to form a drain contact hole 33 on the drain electrode 18.

다음으로, 도 2e에 도시한 바와 같이, 상기 드레인콘택홀(33)이 형성된 기판의 전면에 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 인듐-징크-옥사이드(indium-zinc-oxide : IZO)와 같은 투명도전성 금속을 증착하고 제 5 마스크 공정으로 패턴하여, 상기 드레인콘택홀(33)을 통해 상기 드레인전극(18)과 접촉하고 상기 화소영역 상에 위치한 화소전극(35)을 형성한다.Next, as shown in FIG. 2E, indium-tin-oxide (ITO) and indium-zinc-oxide are formed on the entire surface of the substrate on which the drain contact hole 33 is formed. : Deposit a transparent conductive metal such as IZO and pattern it in a fifth mask process to form a pixel electrode 35 in contact with the drain electrode 18 through the drain contact hole 33 and positioned on the pixel region. do.

이 때, 상기 액티브라인(28)의 선폭은 상기 데이터배선(19)의 선폭(line width)에 비해 좁게 형성된다. 따라서, 상기 게이트배선과의 교차부(F)를 지나가는 데이터배선은 상기 옴익콘택층을 포함한 액티브라인(28)의 높이와 상기 게이트배선(13)의 높이를 합한 높이의 단차의 영향을 받게 된다.At this time, the line width of the active line 28 is formed to be narrower than the line width of the data line 19. Accordingly, the data line passing through the intersection portion F with the gate line is affected by the step difference between the height of the active line 28 including the ohmic contact layer and the height of the gate line 13.

즉, 도 1 에 설명한 바와 같이, 상기 교차부(F)의 데이터배선(19)은 상기 식각된 액티브라인(28) 높이와 게이트배선(13)의 측면 단차에 의한 영향으로 포토리소그라피공정에서 패턴화된 포토리레지스트 부분 중 상기 교차부(F)에서 들뜸 현상이 발생하고, 결국에는 그 하부로 식각액이 침투하여 그 하부의 데이터배선 금속층(19)의 과잉식각에 의한 상기 데이터배선(19)의 패턴불량 이 발생하는 문제 가 발생할 수 있다.That is, as described with reference to FIG. 1, the data line 19 of the intersection portion F is patterned in the photolithography process under the influence of the height of the etched active line 28 and the side step difference of the gate line 13. Lifting phenomenon occurs at the intersection portion F of the photoresist portion, and the etching solution penetrates into the lower portion of the photoresist, and the pattern of the data wiring 19 due to the excessive etching of the data wiring metal layer 19 thereunder. The problem may arise that a defect occurs.

따라서, 본 발명은 상기 게이트배선과 교차하는 교차부에서 발생하는 데이터배선의 단선을 방지하기 위한 액정표시장치용 어레이기판의 제조방법을 제안하는데 그 목적이 있다.
Accordingly, an object of the present invention is to propose a method of manufacturing an array substrate for a liquid crystal display device for preventing disconnection of data lines occurring at intersections intersecting the gate lines.

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판 제조방법은 기판과; 상기 기판 상에 복수개의 게이트배선과; 상기 게이트배선 상부의 제 1 절연층과; 상기 제 1 절연층 상에 상기 게이트배선과는 교차하여 일 방향으로 연장되고 상기 게이트배선과 교차하는 부분의 면적을 넓게 형성한 액티브층과 상기 액티브층에서 상기 게이트전극 상부로 돌출 형성된 액티브 채널층과; 상기 액티브층 상에 상기 액티브층과 평면적으로 겹쳐진 데이터배선과, 상기 데이터배선에서 상기 액티브채널 상부로 돌출 연장된 소스전극과 이와는 소정간격 이격된 드레인전극를 포함한다.According to an aspect of the present invention, a method for manufacturing an array substrate for a liquid crystal display device includes: a substrate; A plurality of gate wirings on the substrate; A first insulating layer on the gate wiring; An active layer which extends in one direction on the first insulating layer and extends in one direction and has a large area of the portion intersecting the gate wiring, and an active channel layer protruding from the active layer on the gate electrode; ; And a data line overlapping the active layer planarly on the active layer, a source electrode protruding from the data line above the active channel, and a drain electrode spaced apart from the predetermined distance.

바람직하게는 상기 게이트배선과 교차하는 액티브층 중 상기 게이트배선 일 측과 타측 상부에서 각각 액티브층의 면적을 크게 하여 형성한 것을 특징으로 한다.Preferably, the active layer is formed by increasing the area of the active layer on one side of the gate line and the other side of the active layer crossing the gate line.

바람직하게는 상기 액티브층은 상기 게이트배선과 교차하는 부분에서 상기 게이트배선의 일 측과 타측 상부에서 각각 분기하여 형성되는 것을 특징으로 한다.Preferably, the active layer is formed by branching from one side and the other upper portion of the gate line at a portion crossing the gate line.

바람직하게는 상기 액티브층은 반도체 물질인 것을 특징으로 한다.Preferably, the active layer is characterized in that the semiconductor material.

본 발명은 상기 데이터배선과 게이트배선의 교차부에서 상기 데이터배선 하부의 액티브라인의 면적을 넓혀 전술한 종래의 문제점을 해결하고자 한다. The present invention is to solve the above-mentioned problems by increasing the area of the active line below the data line at the intersection of the data line and the gate line.

본 발명의 제조공정은 전술한 도 2a 내지 도 2e의 공정순서와 동일하므로 생략하고 이하 평면도를 참조하여 본 발명에 따른 바람직한 실시예를 설명하도록 한다.Since the manufacturing process of the present invention is the same as the above-described process sequence of Figures 2a to 2e will be omitted and will be described a preferred embodiment according to the present invention with reference to the plan view below.

도 3은 본 발명에 따른 액정표시장치용 어레이기판에 형성되는 게이트배선과 데이터배선의 교차부를 나타낸 평면도이다.3 is a plan view illustrating an intersection of a gate wiring and a data wiring formed on the array substrate for a liquid crystal display according to the present invention.

도시한 바와 같이, 액티브라인(128)과 평면적으로 겹쳐진 데이터배선(119)과 게이트배선(113)이 교차하는 지점에 게이트전극(110)과 액티브 채널층(116)과 소스전극(117) 및 드레인전극(118)을 포함한 박막트랜지스터가 구성된다.As shown, the gate electrode 110, the active channel layer 116, the source electrode 117, and the drain at the intersection of the data line 119 and the gate line 113 overlapping the active line 128 planarly. The thin film transistor including the electrode 118 is configured.

이때, 상기 액티브 채널층(116)에서 일 방향으로 연장되고, 상기 게이트배선(113)과 교차하는 부분(D)의 액티브라인(128)의 너비를 상기 데이터배선(119)의 너비보다 크게 형성함으로써, 상기 게이트배선(113) 양측(B)(C)의 단차를 최대한 줄여 상기 데이터배선의 단선을 방지하는 역할을 하도록 한다.In this case, the width of the active line 128 of the portion D extending in one direction from the active channel layer 116 and intersecting the gate line 113 is greater than the width of the data line 119. In addition, the gate wiring 113 serves to prevent disconnection of the data line by reducing the step difference between both sides B and C as much as possible.

상기 게이트배선과 교차하는 액티브라인의 형상은 다양하게 변형될 수 있다.The shape of the active line crossing the gate line may be variously modified.

상기 다양한 변형 예를 이하 도 4a 및 4b를 참조하여 설명한다.The various modifications will be described below with reference to FIGS. 4A and 4B.

도 4a 와 도 4b는 도 3의 D를 확대한 확대도 이다.4A and 4B are enlarged views illustrating D of FIG. 3.

도 4a에 도시한 바와 같이, 상기 게이트배선(113)과 데이터배선(119)이 교차 하는 부분 중 상기 게이트배선(113)의 양측(B)(C)의 단차부를 지나가는 상기 액티브라인(128) 면적만 넓게 형성할 수 있다. As shown in FIG. 4A, an area of the active line 128 passing through the stepped portions of both sides B and C of the gate wiring 113 among the intersections of the gate wiring 113 and the data wiring 119. Only can form wide.

다른 방법으로, 도 4b에 도시한 바와 같이, 상기 게이트배선(113)과 데이터배선(119)이 교차하는 부분의 액티브라인(128)을 상기 게이트배선(113)의 양 단차를 지나는 부분에서 분기하여 형성할 수 있다.Alternatively, as shown in FIG. 4B, the active line 128 at the portion where the gate line 113 and the data line 119 cross each other is branched from the portion passing through the step of the gate line 113. Can be formed.

이러한 다양한 변형 예를 사용하여 종래의 데이터배선 단선 문제를 해결할 수 있다.By using these various modifications, the conventional data wiring disconnection problem can be solved.

따라서, 전술한 바와 같이 본 발명에 따른 액정표시장치용 어레이기판은 게이트배선과 데이터배선이 교차하는 부분의 액티브라인의 면적을 상기 액티브라인과 평면적으로 겹쳐 형성되는 데이터배선의 면적보다 크게 형성하여, 상기 게이트배선과 교차하는 부분의 상기 데이터배선의 단선을 방지함으로써 공정불량을 줄여 제품의 수율을 향상시키는 효과가 있다.





Therefore, as described above, in the liquid crystal display array substrate according to the present invention, the area of the active line where the gate line and the data line intersect is formed to be larger than the area of the data line formed to overlap the active line in plan view. By preventing the disconnection of the data line at the intersection with the gate line, there is an effect of reducing the process defect and improving the yield of the product.





Claims (4)

기판과;A substrate; 상기 기판 상에 복수개의 게이트배선과, 상기 게이트배선과 연결된 게이트전극과;A plurality of gate wirings on the substrate and a gate electrode connected to the gate wirings; 상기 게이트배선 상부의 제 1 절연층과;A first insulating layer on the gate wiring; 상기 제 1 절연층 상에 상기 게이트배선과 교차하는 액티브층과, 상기 액티브층에서 상기 게이트전극 상부로 돌출 형성된 액티브 채널층과;An active layer intersecting the gate wiring on the first insulating layer, and an active channel layer protruding from the active layer on the gate electrode; 상기 액티브층 상에 상기 액티브층과 평면적으로 겹쳐진 데이터배선과, 상기 데이터배선에서 상기 액티브채널 상부로 돌출 연장된 소스전극과 이와는 소정간격 이격된 드레인전극을 포함하고,A data line overlapping the active layer planarly on the active layer, a source electrode protruding from the data line above the active channel, and a drain electrode spaced a predetermined distance from the data line; 상기 게이트배선의 일측과 타측 상부에서만 액티브층이 데이터배선에 비해 넓은 너비를 갖는 액정표시장치용 어레이기판.An array substrate for an LCD device having an active layer having a wider width than that of the data line only on one side and the other side of the gate line. 삭제delete 기판과;A substrate; 상기 기판 상에 복수개의 게이트배선과, 상기 게이트배선과 연결된 게이트전극과;A plurality of gate wirings on the substrate and a gate electrode connected to the gate wirings; 상기 게이트배선 상부의 제 1 절연층과;A first insulating layer on the gate wiring; 상기 제 1 절연층 상에 상기 게이트배선과 교차하는 액티브층과, 상기 액티브층에서 상기 게이트전극 상부로 돌출 형성된 액티브 채널층과;An active layer intersecting the gate wiring on the first insulating layer, and an active channel layer protruding from the active layer on the gate electrode; 상기 액티브층 상에 상기 액티브층과 평면적으로 겹쳐진 데이터배선과, 상기 데이터배선에서 상기 액티브채널 상부로 돌출 연장된 소스전극과 이와는 소정간격 이격된 드레인전극을 포함하고,A data line overlapping the active layer planarly on the active layer, a source electrode protruding from the data line above the active channel, and a drain electrode spaced a predetermined distance from the data line; 상기 액티브층은 상기 게이트배선의 일측과 타측 상부에서 분기된 액정표시장치용 어레이기판.And the active layer is branched on one side and the other side of the gate line. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 액티브층은 반도체 물질인 것을 특징으로 하는 액정표시장치용 어레이기판.And the active layer is a semiconductor material.
KR1019990059599A 1999-12-21 1999-12-21 a method of fabricating the array substrate for TFT type liquid crystal display device KR100650981B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990059599A KR100650981B1 (en) 1999-12-21 1999-12-21 a method of fabricating the array substrate for TFT type liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990059599A KR100650981B1 (en) 1999-12-21 1999-12-21 a method of fabricating the array substrate for TFT type liquid crystal display device

Publications (2)

Publication Number Publication Date
KR20010065036A KR20010065036A (en) 2001-07-11
KR100650981B1 true KR100650981B1 (en) 2006-11-28

Family

ID=19627451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990059599A KR100650981B1 (en) 1999-12-21 1999-12-21 a method of fabricating the array substrate for TFT type liquid crystal display device

Country Status (1)

Country Link
KR (1) KR100650981B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020000457A (en) * 2000-06-26 2002-01-05 윤기임 Pepper sauce having form of powder
KR100756251B1 (en) * 2001-08-27 2007-09-06 엘지.필립스 엘시디 주식회사 method for fabricating liquid crystal display device
KR100756250B1 (en) * 2001-08-27 2007-09-06 엘지.필립스 엘시디 주식회사 The array substrate for a liquid crystal display device
KR100835971B1 (en) * 2001-12-24 2008-06-09 엘지디스플레이 주식회사 An array substrate for In-Plane switching mode LCD and the method for fabricating the same
KR100653264B1 (en) * 2002-10-16 2006-12-01 엘지.필립스 엘시디 주식회사 The substrate with poly-TFT for LCD and method for fabricating the same
KR100909053B1 (en) * 2002-12-31 2009-07-23 엘지디스플레이 주식회사 Thin film transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100198543B1 (en) * 1995-12-27 1999-06-15 구자홍 Liquid crystal display device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100198543B1 (en) * 1995-12-27 1999-06-15 구자홍 Liquid crystal display device

Also Published As

Publication number Publication date
KR20010065036A (en) 2001-07-11

Similar Documents

Publication Publication Date Title
KR100333273B1 (en) The array substrate of TFT type liquid crystal display device and a method of fabricating the same
KR100497569B1 (en) An array substrate for In-Plane switching mode LCD
US8497507B2 (en) Array substrate for liquid crystal display device and method of fabricating the same
KR101234138B1 (en) A substrate for LCD and method for fabricating of the same
US6576925B2 (en) Thin film transistor, liquid crystal display panel, and manufacturing method of thin film transistor
KR20030057230A (en) An array substrate for In-Plane switching mode LCD and the method for fabricating the same
US6529258B2 (en) Liquid crystal display device having wiring layer and semiconductor layer crossing each other
US6683660B1 (en) Active matrix liquid crystal display and method of making the same
KR100650981B1 (en) a method of fabricating the array substrate for TFT type liquid crystal display device
KR0181781B1 (en) An array substrate for lcd and method for abrication method
KR101197221B1 (en) An array substrate for fringe field switching mode LCD and method of fabricating of the same
KR100660809B1 (en) Liquid crystal display device and method for fabricating the same
KR20030054433A (en) An array substrate for In-Plane switching mode LCD and the method for fabricating the same
KR100684580B1 (en) A method for fabricating array substrate for liquid crystal display device and the same
KR100303440B1 (en) Liquid crystal display of in-plane switching mode
KR100488338B1 (en) Array substrate for TFT type liquid crystal display device and method of manufacturing the same
KR100844003B1 (en) An array substrate for In-Plane switching mode LCD and method for fabricating the same
KR100629685B1 (en) The array substrate of TFT type liquid crystal display device and the method of fabricating the same
KR100863727B1 (en) An array substrate for In-Plane switching mode LCD and the method for fabricating the same
KR100918279B1 (en) Array substrate for LCD and method for fabricating of the same
KR100475837B1 (en) The substrate for LCD with a repair line and method for fabricating the same
KR100443538B1 (en) A array substrate for Liquid crystal display and method for fabricating the same
KR100835973B1 (en) An array substrate for In-Plane switching mode LCD and the method for fabricating the same
KR101102425B1 (en) An array substrate for fringe field switching mode LCD and method of fabricating of the same
KR100496556B1 (en) Active matrix liquid crystal display and method of making the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151028

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161012

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171016

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 13