KR100649320B1 - Flash memory cell and method for manufacturing the same - Google Patents

Flash memory cell and method for manufacturing the same Download PDF

Info

Publication number
KR100649320B1
KR100649320B1 KR1020040117423A KR20040117423A KR100649320B1 KR 100649320 B1 KR100649320 B1 KR 100649320B1 KR 1020040117423 A KR1020040117423 A KR 1020040117423A KR 20040117423 A KR20040117423 A KR 20040117423A KR 100649320 B1 KR100649320 B1 KR 100649320B1
Authority
KR
South Korea
Prior art keywords
source region
common source
trench
region
oxide film
Prior art date
Application number
KR1020040117423A
Other languages
Korean (ko)
Other versions
KR20060078851A (en
Inventor
김점수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117423A priority Critical patent/KR100649320B1/en
Publication of KR20060078851A publication Critical patent/KR20060078851A/en
Application granted granted Critical
Publication of KR100649320B1 publication Critical patent/KR100649320B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

반도체 기판에 예비 공통 소스 영역 및 트렌치 영역을 형성하는 단계, 트렌치 영역 및 예비 공통 소스 영역에 절연 물질을 채워 소자 분리막을 형성하는 단계, 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계, 제2 다결정 실리콘, 제2 산화막, 제1 다결정 실리콘, 그리고 제1 산화막을 패터닝하여 복수개의 게이트 라인을 형성하는 단계, 예비 공통 소스 영역의 측면과 게이트 배선 측면 사이에 형성되어 있는 부분을 식각하여 공통 소스 영역을 형성하는 단계, SAS 마스크를 이용하여 이온 주입을 진행하는 단계를 포함하는 플래시 메모리 셀의 제조 방법.Forming a preliminary common source region and a trench region in the semiconductor substrate, forming an isolation layer by filling an insulating material in the trench region and the preliminary common source region, a first oxide film on the semiconductor substrate, a second oxide film on the first polycrystalline silicon, and Forming a second polycrystalline silicon, patterning a second polycrystalline silicon, a second oxide film, a first polycrystalline silicon, and a first oxide film to form a plurality of gate lines, between a side of the preliminary common source region and a side of the gate wiring Forming a common source region by etching the portion formed in the substrate; and performing ion implantation using a SAS mask.

플래시메모리, 자기정렬소스, 공통소스Flash memory, self-aligned source, common source

Description

플래시 메모리 셀 및 그 제조 방법{FLASH MEMORY CELL AND METHOD FOR MANUFACTURING THE SAME}Flash memory cell and manufacturing method therefor {FLASH MEMORY CELL AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 1 is a layout view of a flash memory cell according to an embodiment of the present invention,

도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이고, FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1;

도 3 및 도 7은 본 발명에 따른 메모리 셀의 제조 방법에서 공통 소스 라인을 형성하는 단계를 공정 순서에 따라 도시한 단면도이다. 3 and 7 are cross-sectional views illustrating a process of forming a common source line in the method of manufacturing a memory cell according to the present invention.

본 발명은 플래시 메모리 셀 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory cell and a method of manufacturing the same.

일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.In general, a flash memory device is manufactured by taking advantage of EPROM having programming and erasing characteristics and EEPROM having electrical programming and erasing characteristics. Such a flash memory device includes a tunnel oxide film of a thin film formed on a silicon substrate, a floating gate and a control gate stacked under an insulating film, and a source and drain region formed in an exposed substrate portion. Realize the storage state, and also program and erase electrically.

이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 각 단위 셀의 소스에 콘택을 형성하여 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않다. 따라서 소자의 고집적화를 실현하기 위해 최근에는 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)을 많이 적용하고 있다. Such a flash memory device has a source connection layer connecting a source of each unit cell to form a source line. Such a source connection layer may be formed using a metal contact method of forming and connecting a contact to a source of each unit cell, but this method is not suitable for highly integrated devices because the contact margin must be considered. not. Therefore, in order to realize high integration of devices, a common source line including a dopant diffusion layer has been frequently applied through a self aligned source (SAS) process.

구체적으로, 상기 SAS 공정이란 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다. 이러한 SAS 기술은 비트 라인(BL) 방향으로 셀(Cell)의 크기를 감소(Shrink)시키게 되는데, 게이트와 소스 사이의 간격(Gate to Source Space) 부분을 감소시킬 수 있기 때문에 0.25㎛급 기술에서는 필수적인 공정이다. 이러한 SAS 기술의 도입으로 인해 셀 크기를 약 20% 정도 감소시킬 수 있게 된다. 그러나, 이러한 SAS 기술을 적용한 메모리 셀에서 공통 소스 라인은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접촉 저항이 급격하게 증가하는 단점이 있다. 이와 같이 공통 소스 라인의 저항이 커지는 이유는 정션 저항이 트렌치 영역의 표면 모양을 따라 형성되므로, 실제적인 면저항의 길이가 길어지기 때문이고, 트렌치 영역의 측벽 비저항 자체가 커지기 때문이다. 즉, 이온 주입 시 트렌치 영역의 측벽에는 상대적으로 적은 량의 이온이 주 입되어 저항이 매우 높아지기 때문이다.Specifically, in the SAS process, a field oxide layer is formed in order to form a common source line with an adjacent cell after opening a source region of a cell using a separate SAS mask in a state in which a gate electrode having a stacked structure is formed. Refers to the process of performing anisotropic etching to remove. This SAS technology reduces the size of the cell in the direction of the bit line BL, which is essential for the 0.25-micron technology because it can reduce the gate-to-source space portion. It is a process. The introduction of this SAS technology can reduce cell size by about 20%. However, since the common source line is formed along the trench profile in the memory cell to which the SAS technology is applied, the contact resistance of the source per cell is rapidly increased. The reason why the resistance of the common source line increases in this way is that since the junction resistance is formed along the surface shape of the trench region, the actual sheet resistance length becomes longer, and the sidewall resistivity itself of the trench region increases. In other words, a relatively small amount of ions are injected into the sidewalls of the trench region during ion implantation, resulting in very high resistance.

특히, 0.25㎛ 혹은 0.18㎛ 급 이하에서 대부분의 메모리 셀에서는 격리 기술로서 얕은 트렌치 격리(Shallow Trench Isolation : STI) 기술을 사용하고 있는데, STI 격리 기술은 워드 라인(WL) 방향으로, SAS 기술은 비트 라인(BL) 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.In particular, most of the memory cells below 0.25 mu m or 0.18 mu m use a shallow trench isolation (STI) technique as an isolation technique. The STI isolation technique is a word line (WL) direction and a SAS technique is a bit. It is an essential technique for reducing the cell size in the direction of the line BL. When the two techniques are applied at the same time, there is a problem in that the source resistance is greatly increased.

플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 공통 소스 라인의 길이가 증가하여 소스 저항에 불리하게 작용하며, 임베디드 플래쉬(embedded flash)의 경우에는 프로그램 특성 및 읽기 속도가 저하되는 등 제품에 치명적인 악영향을 미친다.Flash memory uses an internal high voltage, which reduces the cell size and deepens the trench depth, increasing the length of the common source line, adversely affecting the source resistance, and in the case of embedded flash It has a serious adverse effect on the product, such as deterioration of program characteristics and reading speed.

본 발명의 기술적 과제는 SAS 기술 적용 시 발생하는 공통 소스 라인의 접촉 저항을 최소화할 수 있는 플래시 메모리 셀 및 그의 제조 방법을 제공하는 것이다. An object of the present invention is to provide a flash memory cell and a method of manufacturing the same, which can minimize the contact resistance of a common source line generated when SAS technology is applied.

본 발명에 따른 플래시 메모리 셀은 반도체 기판에 예비 공통 소스 영역 및 트렌치 영역을 형성하는 단계, 상기 트렌치 영역 및 상기 예비 공통 소스 영역에 절연 물질을 채워 소자 분리막을 형성하는 단계, 상기 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계, 상기 제2 다결정 실리콘, 제2 산화막, 제1 다결정 실리콘, 그리고 제1 산화막을 패터닝하여 복수개의 게이트 라인을 형성하는 단계, 상기 예비 공통 소스 영역의 측 면과 상기 게이트 배선 측면 사이에 형성되어 있는 부분을 식각하여 공통 소스 영역을 형성하는 단계, 상기 SAS 마스크를 이용하여 이온 주입을 진행하는 단계를 포함한다.A flash memory cell according to the present invention may include forming a preliminary common source region and a trench region in a semiconductor substrate, forming an isolation layer by filling an insulating material in the trench region and the preliminary common source region, and forming a device isolation layer on the semiconductor substrate Forming a second oxide film and a second polycrystalline silicon on the oxide film, the first polycrystalline silicon, and patterning the second polycrystalline silicon, the second oxide film, the first polycrystalline silicon, and the first oxide film to form a plurality of gate lines And forming a common source region by etching a portion formed between the side surface of the preliminary common source region and the gate wiring side, and performing ion implantation using the SAS mask.

상기 예비 공통 소스 영역의 폭은 상기 공통 소스 영역의 폭의 30~70%로 형성할 수 있다.The width of the preliminary common source region may be 30 to 70% of the width of the common source region.

상기 예비 공통 소스 영역은 상기 트렌치 영역 형성시 사용하는 마스크로 식각하여 형성할 수 있다.The preliminary common source region may be formed by etching with a mask used to form the trench region.

상기 이온 주입에 의해 상기 공통 소스 영역이 포함하는 소스 영역과 상기 트렌치 영역의 표면에 이온이 주입될 수 있다.By the ion implantation, ions may be implanted into the surface of the source region and the trench region included in the common source region.

상기 예비 공통 소스 영역의 측면과 상기 게이트 배선 측면 사이에 형성되어 있는 부분을 식각하여 공통 소스 영역을 형성하는 단계에서 식각은 폴리머를 이용한 슬롭 식각으로 할 수 있다.In the forming of the common source region by etching a portion formed between the side surface of the preliminary common source region and the sidewall of the gate wiring, the etching may be performed by a slop etching using a polymer.

상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행할 수 있다. The trench line may be parallel to the bit line direction, and the gate line may be parallel to the word line direction.

상기 SAS 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출할 수 있다.The SAS mask may expose a portion of the gate line and a gate line adjacent to each other.

상기 예비 공통 소스 영역 및 상기 트렌치 영역은 하나의 마스크를 사용하여 형성할 수 있다.The preliminary common source region and the trench region may be formed using one mask.

액티브 영역 및 트렌치 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘이 형성되어 있는 플래시 메 모리 셀에 있어서, 평행하게 형성되어 있는 복수개의 트렌치 라인, 상기 트렌치 라인과 수직한 방향으로 형성되어 있는 복수개의 게이트 라인, 상기 게이트 라인 사이에 형성되어 있으며, 상기 게이트 라인과 평행한 방향으로 액티브 영역 및 트렌치 영역의 표면에 이온 주입되어 있는 공통 소스 영역을 포함하고, 상기 공통 소스 영역은 상기 트렌치 영역과 동일한 깊이로 형성된다.A plurality of trench lines which are formed in parallel in a flash memory cell in which a first oxide film, a first polycrystalline silicon, a second oxide film, and a second polycrystalline silicon are formed on a semiconductor substrate on which an active region and a trench region are formed, A plurality of gate lines formed in a direction perpendicular to the trench lines, and a common source region formed between the gate lines and ion-implanted on the surfaces of the active region and the trench region in a direction parallel to the gate lines. The common source region is formed to have the same depth as the trench region.

상기 액티브 영역은 소스 영역일 수 있다.The active region may be a source region.

상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행할 수 있다.The trench line may be parallel to the bit line direction, and the gate line may be parallel to the word line direction.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 플래시 메모리 셀 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A flash memory cell and a method of manufacturing the same according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이고, 도 2는 도 1의 II-II' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a flash memory cell according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1.

도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되 어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서, 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.1 and 2, in the flash memory cell according to the exemplary embodiment, trench lines 19 corresponding to device isolation regions are formed on the semiconductor substrate 100, and a plurality of trench lines ( 19 is formed parallel to the bit line BL direction. Here, the dotted line represents the boundary of the side wall inclined surface of the trench line 19.

그리고, 반도체 기판(100)의 표면 아래에는 워드 라인(WL) 방향으로 불순물이온 주입되어 이루어진 공통 소스 영역(12)이 형성되어 있다.A common source region 12 formed by implanting impurity ions in the word line WL direction is formed under the surface of the semiconductor substrate 100.

그리고, 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13)을 기준으로 공통 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역의 일부에는 드레인 콘택(17)이 형성되어 있다.The plurality of gate lines 13 are formed in a direction perpendicular to the trench line 19, that is, in a direction parallel to the word line WL. A drain region 15 is formed in a region opposite to the common source region 12 based on the gate line 13, and a drain contact 17 is formed in part of the drain region.

도 1에 도시한 바와 같이, SAS 마스크(200)는 게이트 라인(13)의 일부 및 서로 이웃하는 게이트 라인(13)사이를 노출하며, SAS 마스크(200)의 노출부 경계선은 게이트 라인(13) 상부에서 게이트 라인(13)과 나란하게 정렬되어 있다. As shown in FIG. 1, the SAS mask 200 exposes a portion of the gate line 13 and the neighboring gate lines 13, and an exposed boundary line of the SAS mask 200 is a gate line 13. It is aligned with the gate line 13 at the top.

도 2에 도시한 바와 같이, 이러한 SAS 마스크(200)를 이용하여 형성된 공통 소스 영역(12)에는 트렌치 영역(53)의 표면에 주입된 이온(72)이 위치하고, 소스 영역(51)에는 소스 영역(51)의 표면에 주입된 이온(61)이 위치한다. 따라서, 공통 소스 영역(12)의 공통 소스 라인(80)이 트렌치 영역(53)의 표면 및 소스 영역(51)의 표면을 따라 거의 일직선 형태로 형성되므로 공통 소스 라인(80)의 저항은 감소된다.As shown in FIG. 2, ions 72 implanted into the surface of the trench region 53 are positioned in the common source region 12 formed using the SAS mask 200, and the source region 51 is located in the source region 51. Ions 61 implanted on the surface of 51 are located. Therefore, the resistance of the common source line 80 is reduced because the common source line 80 of the common source region 12 is formed almost in a straight line along the surface of the trench region 53 and the surface of the source region 51. .

그러면, 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.Next, a method of manufacturing a flash memory cell according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 7은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방 법을 공정 단계별로 나타낸 단면도이다.3 through 7 are cross-sectional views illustrating a method of manufacturing a flash memory cell according to an exemplary embodiment of the present invention.

본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 3에 도시한 바와 같이, 반도체 기판(100) 위에 패드 산화막(50)과 패드 질화막(51)을 증착한다. In the method of manufacturing a flash memory cell according to an embodiment of the present invention, first, as shown in FIG. 3, a pad oxide film 50 and a pad nitride film 51 are deposited on a semiconductor substrate 100.

그런 다음, 도 4에 도시한 바와 같이, 패드 산화막(50) 및 패드 질화막(51)을 패터닝하고, 이것을 마스크로 삼아 반도체 기판(100)을 식각하여 트렌치 영역(53) 및 예비 공통 소스 영역(81)을 형성한다. 이에 따라, 도 2의 A부분이 제거되어 트렌치 영역(53)과 공통 소스 영역(12) 사이의 단차가 없어지게 된다.4, the pad oxide film 50 and the pad nitride film 51 are patterned, and the semiconductor substrate 100 is etched using the pad oxide film 50 and the pad nitride film 51 as a mask to form the trench region 53 and the preliminary common source region 81. ). As a result, the portion A of FIG. 2 is removed to eliminate the step difference between the trench region 53 and the common source region 12.

예비 공통 소스 영역(81)의 폭은 후술할 공통 소스 영역(12)의 폭의 30~70% 정도이다.The width of the preliminary common source region 81 is about 30 to 70% of the width of the common source region 12 described later.

다음, 도 5에 도시한 바와 같이, 트렌치 영역(53)과 예비 공통 소스 영역(81)에 절연 물질을 채워 소자 분리막(60)을 형성한다. 이러한 트렌치 영역(53)은 도 1의 트렌치 라인(19)에 대응한다. 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성된다. 그리고, 트렌치 라인(19)과 예비 공통 소스 영역(81)을 제외한 반도체 기판(100) 상에 제1 산화막(110)을 형성한다. 그리고, 반도체 기판(100) 및 제1 산화막(110) 위에 제1 다결정 실리콘(120), 제2 산화막(115) 및 제2 다결정 실리콘(125)을 순차적으로 증착한다.Next, as shown in FIG. 5, the isolation layer 60 is formed by filling an insulating material in the trench region 53 and the preliminary common source region 81. This trench region 53 corresponds to the trench line 19 of FIG. 1. The plurality of trench lines 19 are formed parallel to the bit line BL direction. The first oxide film 110 is formed on the semiconductor substrate 100 except for the trench line 19 and the preliminary common source region 81. The first polycrystalline silicon 120, the second oxide film 115, and the second polycrystalline silicon 125 are sequentially deposited on the semiconductor substrate 100 and the first oxide film 110.

그 다음, 도 6에 도시한 바와 같이, 사진 식각 공정으로 제2 다결정 실리콘(125), 제2 산화막(115), 제1 다결정 실리콘(120), 그리고 제1 산화막(110)을 식각한다. Next, as shown in FIG. 6, the second polycrystalline silicon 125, the second oxide film 115, the first polycrystalline silicon 120, and the first oxide film 110 are etched by a photolithography process.

이와 같은 공정을 통하여 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성된다. Through this process, a plurality of gate lines 13 are formed in a direction perpendicular to the trench line 19, that is, in a direction parallel to the word line WL.

이어, 도 7에 도시한 바와 같이, 게이트 배선(13) 사이에 있는 부분(B)을 폴리머(polymer)를 이용하여 슬롭(slop) 식각하여 공통 소스 영역(12)을 형성한다.  Subsequently, as illustrated in FIG. 7, the portion B between the gate lines 13 is slop-etched using a polymer to form a common source region 12.

다음으로, 공통 소스 라인(80)을 형성하기 위하여 서로 이웃하는 게이트 라인(13) 사이를 노출하는 SAS 마스크(200)를 이용하여 공통 소스 영역(12)을 채우고 있는 소자 분리막(60)을 제거한다. 그리고, 공통 소스 영역(12)과 드레인 영역(15)에 이온 주입 공정을 진행한다. Next, in order to form the common source line 80, the device isolation layer 60 filling the common source region 12 is removed using the SAS mask 200 exposing the neighboring gate lines 13. . Then, an ion implantation process is performed on the common source region 12 and the drain region 15.

이때, 도 2를 예로 전술한 바와 같이, 소스 영역(51) 및 트렌치 영역(53)에 이온(61, 72)이 주입되어 공통 소스 라인(80)을 형성한다.In this case, as described above with reference to FIG. 2, the ions 61 and 72 are implanted into the source region 51 and the trench region 53 to form a common source line 80.

본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 트렌치 영역 형성시 사용하는 마스크를 이용하여 액티브 영역의 일부를 제거함으로써 트렌치 영역의 깊이와 동일한 예비 공통 소스 영역을 형성한다. 이로 인해, 트렌치 영역과 공통 소스 영역간의 단차가 없어져 소스 라인이 일직선의 형태가 된다.The flash memory cell and the method of manufacturing the same according to the present invention form a preliminary common source region equal to the depth of the trench region by removing a portion of the active region using a mask used to form the trench region. This eliminates the step between the trench region and the common source region, resulting in a straight line of the source line.

따라서, IR 전압 강하를 현격히 줄일 수 있고 이로 인하여 읽기(Read) 및 프로그래밍 효율(Programing efficiency)을 향상시켜 플래시 메모리 셀의 특성을 향상시킬 수 있다. Therefore, the IR voltage drop can be significantly reduced, thereby improving the read and programming efficiency, thereby improving the characteristics of the flash memory cell.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실 시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although a preferred embodiment of the present invention has been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

Claims (11)

반도체 기판의 부분 식각을 통해 상호 단차가 없는 예비 공통 소스 영역 및 트렌치 영역을 형성하는 단계,Forming a preliminary common source region and a trench region without mutual step through partial etching of the semiconductor substrate, 상기 트렌치 영역 및 상기 예비 공통 소스 영역에 절연 물질을 채워 소자 분리막을 형성하는 단계,Forming an isolation layer by filling an insulating material in the trench region and the preliminary common source region; 상기 반도체 기판 위에 제1 산화막을 형성하고, 그 결과물 위에 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계, Forming a first oxide film on the semiconductor substrate , and forming a first polycrystalline silicon, a second oxide film, and a second polycrystalline silicon on the resultant , 상기 제2 다결정 실리콘, 제2 산화막, 제1 다결정 실리콘, 그리고 제1 산화막을 패터닝하여 복수개의 막대 형상의 게이트 라인을 형성하는 단계, Patterning the second polycrystalline silicon, the second oxide film, the first polycrystalline silicon, and the first oxide film to form a plurality of rod-shaped gate lines; 상기 예비 공통 소스 영역의 측면과 상기 게이트 라인 측면 사이에 형성되어 있는 부분을 식각하여 공통 소스 영역을 형성하는 단계,Etching a portion formed between the side of the preliminary common source region and the side of the gate line to form a common source region; SAS 마스크를 이용하여 이온 주입을 진행하는 단계 Performing Ion Implantation Using a SAS Mask 를 포함하는 플래시 메모리 셀의 제조 방법.Method of manufacturing a flash memory cell comprising a. 제1항에서,In claim 1, 상기 예비 공통 소스 영역의 폭은 상기 공통 소스 영역의 폭의 30~70%로 형성하는 플래시 메모리 셀의 제조 방법.And a width of the preliminary common source region is 30 to 70% of a width of the common source region. 제2항에서,In claim 2, 상기 예비 공통 소스 영역은 상기 트렌치 영역 형성시 사용하는 마스크로 식 각하여 형성하는 플래시 메모리 셀의 제조 방법.And forming the preliminary common source region by etching with a mask used to form the trench region. 제1항에서, In claim 1 , 상기 이온 주입에 의해 상기 공통 소스 영역이 포함하는 소스 영역과 상기 트렌치 영역의 표면에 이온이 주입되는 플래시 메모리 셀의 제조 방법.And implanting ions into a surface of the source region and the trench region included in the common source region by the ion implantation. 제1항에서,In claim 1, 상기 예비 공통 소스 영역의 측면과 상기 게이트 배선 측면 사이에 형성되어 있는 부분을 식각하여 공통 소스 영역을 형성하는 단계에서 식각은 폴리머를 이용한 슬롭 식각으로 하는 플래시 메모리 셀의 제조 방법.And etching the portion formed between the side surface of the preliminary common source region and the side surface of the gate wiring to form a common source region. 제1항에서, In claim 1, 상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행한 플래시 메모리 셀의 제조 방법.And the trench line is parallel to the bit line direction and the gate line is parallel to the word line direction. 제1항에서, In claim 1, 상기 SAS 마스크는 게이트 라인의 일부 및 서로 이웃하는 게이트 라인사이를 노출하는 플래시 메모리 셀의 제조 방법.And the SAS mask exposes a portion of the gate line and between neighboring gate lines. 제1항에서,In claim 1, 상기 예비 공통 소스 영역 및 상기 트렌치 영역은 하나의 마스크를 사용하여 형성하는 플래시 메모리 셀의 제조 방법.And the preliminary common source region and the trench region are formed using one mask. 소스 영역 및 트렌치 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘이 형성되어 있는 플래시 메모리 셀에 있어서,A flash memory cell in which a first oxide film, a first polycrystalline silicon, a second oxide film, and a second polycrystalline silicon are formed on a semiconductor substrate on which a source region and a trench region are formed, 평행하게 형성되어 있는 복수개의 트렌치 라인,A plurality of trench lines formed in parallel, 상기 트렌치 라인과 수직한 방향으로 형성되어 있는 복수개의 막대 형상의 게이트 라인,A plurality of rod-shaped gate lines formed in a direction perpendicular to the trench lines, 상기 게이트 라인 사이에 형성되어 있으며, 상기 게이트 라인과 평행한 방향으로 상기 소스 영역 및 상기 트렌치 영역의 표면 및 측면에 이온 주입되어 있는 공통 소스 영역A common source region formed between the gate lines and ion-implanted on the surfaces and sides of the source region and the trench region in a direction parallel to the gate line 을 포함하고, Including, 상기 소스 영역은 상기 트렌치 영역과 동일한 깊이로 형성하는 플래시 메모리 셀.And the source region is formed to the same depth as the trench region. 삭제delete 제9항에서,In claim 9, 상기 트렌치 라인은 비트 라인 방향에 평행하고, 상기 게이트 라인은 워드 라인 방향에 평행한 플래시 메모리 셀.And the trench line is parallel to the bit line direction and the gate line is parallel to the word line direction.
KR1020040117423A 2004-12-30 2004-12-30 Flash memory cell and method for manufacturing the same KR100649320B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117423A KR100649320B1 (en) 2004-12-30 2004-12-30 Flash memory cell and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117423A KR100649320B1 (en) 2004-12-30 2004-12-30 Flash memory cell and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060078851A KR20060078851A (en) 2006-07-05
KR100649320B1 true KR100649320B1 (en) 2006-11-24

Family

ID=37170682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117423A KR100649320B1 (en) 2004-12-30 2004-12-30 Flash memory cell and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR100649320B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510480B1 (en) * 2008-12-24 2015-04-08 주식회사 동부하이텍 Flash memory device and manufacturing method the same

Also Published As

Publication number Publication date
KR20060078851A (en) 2006-07-05

Similar Documents

Publication Publication Date Title
JP4109460B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US7611941B1 (en) Method for manufacturing a memory cell arrangement
US20160211363A1 (en) Nonvolatile memory devices having single-layered gates and methods of fabricating the same
US20020167043A1 (en) Semiconductor memory device and method for manufacturing the same
US7253056B2 (en) Flash memory cell and method for manufacturing the same
KR20120108560A (en) Non-volatile memory device and method of forming the same
US8952536B2 (en) Semiconductor device and method of fabrication
KR100654559B1 (en) Nor-type flash memory cell array and manufacturing method thereof
KR100500456B1 (en) Method of fabricating flash memory device and flash memory device fabricated thereby
US20020050609A1 (en) Non-volatile memory device and fabrication method thereof
US7394696B2 (en) NAND type non-volatile memory device and method of forming the same
KR100650899B1 (en) Method of manufacturing flash memory cell
KR100275735B1 (en) Method for manufacturing nor-type flash memory device
US7355243B2 (en) Flash memory device and method for fabricating the same
KR100673017B1 (en) Nonvalitile memory device and method for fabricating the same
US20080099821A1 (en) Flash memory device and method of manufacturing the same
US8034681B2 (en) Method of forming flash memory device having inter-gate plug
KR100649320B1 (en) Flash memory cell and method for manufacturing the same
KR100661230B1 (en) Flash memory cell and method for manufacturing the same
KR100871982B1 (en) Flash memory cell and method for manufacturing the same
KR100642383B1 (en) Flash memory device having improved erase efficiency and method of fabricating the same
US7456060B2 (en) Nonvolatile memory device and method for fabricating the same
JP2004356428A (en) Nonvolatile semiconductor memory device and method for manufacturing the same
KR100850425B1 (en) Flash memory cell and manufacturing method thereof
KR20050069597A (en) Flash memory cell and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee