KR100649224B1 - Light emitting display apparatus and driving device and method thereof - Google Patents

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Abstract

전류 기입 방식의 유기 전계발광 표시 장치에서, 제1 주사선에 연결된 제1 화소에 데이터를 기입하기 전에 프리차지 전류로 데이터선을 프리차지한다. 데이터가 기입될 제1 화소 이외에 다른 제2 주사선에 연결된 복수의 제2 화소에 프리차지 전류가 분배되어 전달되어 데이터선이 프리차지되며, 프리차지 동작은 프리차지 펄스가 제1 주사선과 제2 주사선에 전달될 때 수행된다. 다음 제1 주사선에 선택 펄스가 유지되어 데이터 기입 동작이 수행된다. 여기서, 제1 주사선에 인가되는 선택 신호는 소정 개수의 프리차지 펄스와 선택 펄스를 가진다. 그리고 프리차지 펄스는 소정 개수의 하이 레벨 펄스를 가지는 출력 신호가 하이 레벨 펄스의 폭만큼 시프트되어 순차적으로 출력될 때, 이 출력 신호 중 프리차지 펄스의 주기에 대응하는 간격으로 시프트되어 출력되는 출력 신호가 선택되어 프리차지 펄스가 생성된다.In a current write type organic electroluminescent display, the data line is precharged with a precharge current before data is written to the first pixel connected to the first scan line. A precharge current is distributed and transferred to a plurality of second pixels connected to second scan lines other than the first pixel to which data is to be written, and the data lines are precharged, and the precharge operation is performed by precharging pulses of the first scan line and the second scan line. Is performed when passed to A selection pulse is held on the next first scan line to perform a data write operation. Here, the selection signal applied to the first scan line has a predetermined number of precharge pulses and selection pulses. The precharge pulse is an output signal that is shifted at an interval corresponding to the period of the precharge pulse among the output signals when the output signal having a predetermined number of high level pulses is shifted by the width of the high level pulse and sequentially output. Is selected to generate a precharge pulse.

유기 EL, 발광, 프리차지, 전류 기입, 시프트 레지스터, 플립플롭Organic EL, Light Emitting, Precharge, Current Write, Shift Register, Flip-Flop

Description

발광 표시 장치와 그 구동 장치 및 구동 방법 {LIGHT EMITTING DISPLAY APPARATUS AND DRIVING DEVICE AND METHOD THEREOF}LIGHT EMITTING DISPLAY APPARATUS AND DRIVING DEVICE AND METHOD THEREOF}

도 1은 종래의 발광 표시 장치에서의 계조별 데이터 기입 시간 변화를 나타낸 그래프이다. 1 is a graph illustrating a change in data writing time for each gray level in a conventional light emitting display device.

도 2는 본 발명의 제1 실시예에 따른 발광 표시 장치의 개략적인 평면도이다. 2 is a schematic plan view of a light emitting display device according to a first embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 발광 표시 장치의 화소의 회로도이다. 3 is a circuit diagram of a pixel of a light emitting display device according to a first embodiment of the present invention.

도 4는 본 발명의 제1 실시예에 따른 발광 표시 장치의 구동 타이밍도이다. 4 is a driving timing diagram of a light emitting display device according to a first embodiment of the present invention.

도 5a는 프리차지 단계에서 전류가 공급되는 상태를 나타내는 도면이다. 5A is a diagram illustrating a state in which a current is supplied in a precharge step.

도 5b는 데이터 기입 단계에서 전류가 공급되는 상태를 나타내는 도면이다. 5B is a diagram illustrating a state in which a current is supplied in the data writing step.

도 6은 본 발명의 제2 실시예에 따른 발광 표시 장치에서 주사 구동부를 나타내는 도면이다. 6 is a diagram illustrating a scan driver in a light emitting display device according to a second embodiment of the present invention.

도 7은 본 발명의 제3 실시예에 따른 주사 구동부의 신호 타이밍도이다.7 is a signal timing diagram of a scan driver in accordance with a third embodiment of the present invention.

도 8a는 도 6의 주사 구동부에서 첫 번째 시프트 레지스터의 개략적인 회로도이다. 8A is a schematic circuit diagram of a first shift register in the scan driver of FIG. 6.

도 8b는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. FIG. 8B is a schematic diagram of a flip-flop used in the shift register of FIG. 8A.

도 9는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 출력 신호 및 NOR 게이트의 출력 신호의 타이밍도다. 9 is a timing diagram of an output signal of a flip-flop and an output signal of a NOR gate used in the shift register of FIG. 8A.

도 10은 도 6의 주사 구동부에서 두 번째 시프트 레지스터의 개략적인 회로도이다. FIG. 10 is a schematic circuit diagram of a second shift register in the scan driver of FIG. 6.

도 11은 본 발명의 제3 실시예에 따른 주사 구동부에서 첫 번째 시프트 레지스터의 개략적인 회로도이다. 11 is a schematic circuit diagram of a first shift register in a scan driver according to a third embodiment of the present invention.

도 12는 본 발명의 제3 실시예에 따른 주사 구동부의 신호 타이밍도이다. 12 is a signal timing diagram of a scan driver in accordance with a third embodiment of the present invention.

도 13a 및 도 13b는 각각 도 11의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. 13A and 13B are schematic diagrams of flip-flops used in the shift register of FIG. 11, respectively.

본 발명은 발광 표시 장치와 그 구동 장치 및 구동 방법에 관한 것으로, 특히 유기 물질의 전계발광(이하, "유기 EL"이라 함)을 이용한 발광 표시 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting display device, a driving device and a driving method thereof, and more particularly, to a light emitting display device using electroluminescence (hereinafter, referred to as "organic EL") of an organic material.

일반적으로, 유기 EL 표시 장치는 형광성 유기 화합물을 전기적으로 여기시켜 발광시키는 표시 장치로서, 복수의 유기 발광셀들을 전압 구동 혹은 전류 구동하여 영상을 표현할 수 있도록 되어 있다. 이러한 유기 발광셀은 애노드, 유기 박막, 캐소드 레이어의 구조를 가지고 있다. 유기 박막은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emission layer, EML), 전자 수송층(electron transport layer, ETL) 및 정공 수송층(hole transport layer, HTL)을 포함한 다층 구조로 이루어지고, 또한 별도의 전자 주입층(electron injection layer, EIL)과 정공 주입층(hole injection layer, HIL)을 포함할 수 있다. In general, an organic EL display device is a display device for electrically exciting a fluorescent organic compound to emit light, and is capable of displaying an image by driving a plurality of organic light emitting cells by voltage driving or current driving. The organic light emitting cell has a structure of an anode, an organic thin film, and a cathode layer. The organic thin film has a multilayer structure including an emission layer (EML), an electron transport layer (ETL), and a hole transport layer (HTL) in order to improve the emission efficiency by improving the balance between electrons and holes. It may also include a separate electron injection layer (EIL) and a hole injection layer (HIL).

이와 같이 이루어지는 유기 발광셀을 구동하는 방식에는 단순 매트릭스 방식과 박막 트랜지스터를 이용한 능동 구동 방식이 있다. 단순 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 구동 방식은 박막 트랜지스터를 각 화소 전극에 접속하고 박막 트랜지스터의 게이트에 접속된 커패시터의 용량에 의해 유지된 전압에 따라 구동하는 방식이다. 이때, 커패시터에 전압을 설정하기 위해 인가되는 신호의 형태에 따라 능동 구동 방식은 전압 기입 방식과 전류 기입 방식으로 나누어진다.As such a method of driving the organic light emitting cell, there is a simple matrix method and an active driving method using a thin film transistor. In the simple matrix method, the anode and the cathode are orthogonal and the line is selected and driven, whereas the active driving method is a thin film transistor connected to each pixel electrode, and the voltage maintained by the capacitor of the capacitor connected to the gate of the thin film transistor. It is a way to drive. At this time, the active driving method is divided into a voltage writing method and a current writing method according to the type of signal applied to set the voltage to the capacitor.

종래의 전압 기입 방식의 화소 회로에서는 제조 공정의 불균일성에 의해 생기는 박막 트랜지스터의 문턱 전압 및 캐리어의 이동도의 편차로 인해 고계조를 얻기 어렵다는 문제점이 있다. 예를 들어, 3V로 화소의 박막 트랜지스터를 구동하는 경우 8비트(256) 계조를 표현하기 위해서는 12mV(=3V/256) 이하의 간격으로 박막 트랜지스터의 게이트에 전압을 인가해야 하는데, 만일 제조 공정의 불균일로 인한 박막 트랜지스터의 문턱 전압의 편차가 100㎷인 경우에는 고계조를 표현하기 어려워진다.In the conventional voltage write type pixel circuit, there is a problem in that it is difficult to obtain a high gradation due to variation in the threshold voltage of the thin film transistor and the mobility of the carrier caused by the nonuniformity of the manufacturing process. For example, when driving a thin film transistor of a pixel at 3 V, a voltage must be applied to a gate of the thin film transistor at intervals of 12 mV (= 3 V / 256) or less in order to express an 8-bit 256 gray level. When the variation in the threshold voltage of the thin film transistor due to unevenness is 100 Hz, it is difficult to express high gray scale.

이에 반해 전류 기입 방식의 화소 회로는 화소 회로에 전류를 공급하는 전류원이 패널 전체를 통해 균일하다고 하면 각 화소내의 구동 트랜지스터가 불균일한 전압-전류 특성을 갖는다 하더라도 균일한 디스플레이 특성을 얻을 수 있다.On the contrary, in the pixel circuit of the current write method, if the current source for supplying the current to the pixel circuit is uniform through the panel, even if the driving transistors in each pixel have non-uniform voltage-current characteristics, uniform display characteristics can be obtained.

그러나 전류 기입 방식의 화소 회로에서는 데이터선에 존재하는 기생 커패시턴스 때문에 데이터 기입 시간이 오래 걸리는 문제점이 있다. 구체적으로, 이전 화소 라인의 데이터에 따른 데이터선의 전압 상태에 의하여 현재 화소 라인에 데이터를 기입하는 시간(데이터 기입 시간)이 영향을 받으며, 특히, 데이터선이 목표 전압(현재 데이터에 해당하는 전압)과 차이가 큰 전압으로 충전되어 있는 경우에 데이터 기입 시간이 더 길어진다. 이러한 현상은 계조 레벨이 낮을수록(블랙 근처) 더욱 크게 나타난다. 도 1에 종래의 발광 표시 장치에서의 계조별 데이터 기입 시간 변화를 나타낸 그래프가 도시되어 있다. 첨부한 도 1에서 시간(t1∼t7)은 데이터 기입 시간을 나타내며, 그래프의 오른쪽에 있는 범례는 이전 화소 라인에 연결된 화소 회로에 기입한 데이터의 계조 레벨을 나타낸다. However, in the current write type pixel circuit, the data write time is long because of the parasitic capacitance present in the data line. Specifically, the time (data writing time) for writing data to the current pixel line is affected by the voltage state of the data line according to the data of the previous pixel line, and in particular, the data line is a target voltage (voltage corresponding to the current data). The data writing time becomes longer when the difference is charged with a large voltage. This phenomenon appears larger as the gray level is lower (near black). 1 is a graph illustrating a change in data writing time for each gray level in a conventional light emitting display device. 1, time t1 to t7 represent the data writing time, and the legend on the right side of the graph represents the gradation level of data written to the pixel circuit connected to the previous pixel line.

예를 들어, 이전 화소 라인에 연결된 화소 회로에 기입한 데이터의 계조 레벨이 "8"인 경우, 현재 화소 라인에 연결된 화소 회로에 기입할 데이터의 계조 레벨이 8(곡선이 가로축과 맞닿는 점)이면, 데이터선의 전압 상태가 목표 전압과 차이가 없으므로, 데이터 기입에 필요한 시간이 거의 "0"이 된다. For example, when the gradation level of the data written in the pixel circuit connected to the previous pixel line is "8", when the gradation level of the data to be written in the pixel circuit connected to the current pixel line is 8 (the point where the curve is in contact with the horizontal axis). Since the voltage state of the data line does not differ from the target voltage, the time required for data writing becomes almost " 0 ".

그러나 현재 기입하고자 하는 데이터의 계조 레벨이 8로부터 멀어질수록 데이터선의 전압 상태가 목표 전압과 차이가 커지므로, 데이터 기입에 필요한 시간이 증가하게 된다. 한편, 데이터 기입에 필요한 시간은 데이터선을 구동하는 데이터 전류의 크기에 반비례한다. 따라서, 계조 레벨이 낮아지면 데이터선을 구동하는 데이터 전류도 작아지므로, 데이터 기입시간이 급격하게 증가한다. 즉, 도 1에서 알 수 있듯이, 계조 레벨이 낮은 레벨(블랙 레벨 근처)일수록, 낮은 전류로 데이터선 전압을 큰 전압 범위로 변화시키기 때문에, 데이터 기입 시간이 증가한다. However, as the gradation level of the data to be written currently becomes farther from 8, the voltage state of the data line becomes larger than the target voltage, so that the time required for data writing increases. On the other hand, the time required for data writing is inversely proportional to the magnitude of the data current driving the data line. Therefore, when the gradation level is lowered, the data current for driving the data line also becomes smaller, so that the data writing time increases rapidly. That is, as shown in Fig. 1, the lower the gradation level (near the black level), the higher the data write time is because the data line voltage is changed to a larger voltage range at a lower current.

본 발명이 이루고자 하는 기술적 과제는 전류 기입 방식의 발광 표시 장치에서 데이터 기입 시간을 감소시키는 것이다. An object of the present invention is to reduce the data write time in the light emitting display device of the current write method.

본 발명의 한 특징에 따르면, 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 장치가 제공된다. 여기서, 선택 신호는 제1 정수 개의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가진다. 본 발명의 구동 장치는 적어도 하나의 제3 펄스를 가지는 제1 신호를 제1 간격만큼 시프트하면서 순차적으로 출력하는 제1 구동부, 상기 제1 구동부에서 순차적으로 출력되는 제1 신호 중 하나의 제1 신호에 대해서 상기 제1 간격의 제2 정수 배인 제2 간격만큼 순차적으로 시프트된 제1 신호를 제2 신호로서 선택하는 제2 구동부, 그리고 상기 제2 신호의 상기 제3 펄스에 응답하여 상기 선택 신호의 상기 제1 펄스를 생성하는 제3 구동부를 포함한다. According to an aspect of the present invention, there is provided a device for driving a light emitting display device extending in one direction and including a plurality of scan lines for transmitting a selection signal. Here, the selection signal has a first pulse of a first integer number of first levels and a second pulse of the first level. The driving apparatus of the present invention includes a first driver for sequentially outputting a first signal having at least one third pulse by a first interval, and a first signal of one of the first signals sequentially output from the first driver. A second driver which selects, as a second signal, a first signal sequentially shifted by a second interval that is a second integer multiple of the first interval with respect to the second signal; and in response to the third pulse of the second signal, And a third driver generating the first pulse.

본 발명의 한 실시예에 따르면, 상기 제3 펄스의 폭이 상기 제1 펄스의 폭과 실질적으로 동일하다.According to an embodiment of the present invention, the width of the third pulse is substantially equal to the width of the first pulse.

본 발명의 다른 실시예에 따르면, 상기 제2 간격은 상기 제3 펄스의 폭의 제3 정수 배이다. According to another embodiment of the present invention, the second interval is a third integer multiple of the width of the third pulse.

본 발명의 또다른 실시예에 따르면, 본 발명의 구동 장치는 상기 제2 펄스에 대응하는 제4 펄스를 가지는 제3 신호를 제3 간격만큼 시프트하면서 순차적으로 출력하는 제4 구동부를 더 포함하며, 상기 제4 구동부는 상기 제2 신호의 상기 제3 펄스와 상기 제3 신호의 상기 제4 펄스에 응답하여 상기 선택 신호를 출력한다.According to another embodiment of the present invention, the driving device of the present invention further includes a fourth driving unit for sequentially outputting a third signal having a fourth pulse corresponding to the second pulse by a third interval, The fourth driver outputs the selection signal in response to the third pulse of the second signal and the fourth pulse of the third signal.

본 발명의 또다른 실시예에 따르면, 상기 제3 신호의 상기 제4 펄스의 시작 시점은 상기 제2 신호의 상기 제3 펄스의 시작 시점에 대해 상기 제2 간격의 상기 제1 정수 배만큼 이동된 발광 표시 장치의 구동 장치. According to another embodiment of the present invention, the start time point of the fourth pulse of the third signal is shifted by the first integer multiple of the second interval with respect to the start time point of the third pulse of the second signal. A driving device of a light emitting display device.

본 발명의 또다른 실시예에 따르면, 상기 제2 간격은 상기 제3 펄스의 주기와 동일하다.According to another embodiment of the present invention, the second interval is equal to the period of the third pulse.

본 발명의 또다른 실시예에 따르면, 상기 제3 간격은 상기 제2 간격과 동일하다.According to another embodiment of the present invention, the third interval is equal to the second interval.

본 발명의 또다른 실시예에 따르면, 상기 제1 구동부는 상기 제1 신호를 순차적으로 출력하는 시프트 레지스터를 포함하며, 상기 제2 구동부는 상기 시프트 레지스터에서 순차적으로 출력되는 복수의 제1 신호 중 상기 제2 정수 간격으로 상기 제1 신호를 선택한다.According to another embodiment of the present invention, the first driver includes a shift register for sequentially outputting the first signal, and the second driver includes the shift register among the plurality of first signals sequentially output from the shift register. The first signal is selected at a second integer interval.

본 발명의 다른 특징에 따르면, 표시 영역과 주사 구동부를 포함하는 발광 표시 장치가 제공된다. 표시 영역은 일 방향으로 뻗어 있으며 데이터 신호를 전달하는 복수의 데이터선, 상기 데이터선과 교차하는 방향으로 뻗어 있는 복수의 주사선 및 상기 데이터선과 상기 주사선에 각각 연결되는 복수의 화소를 포함한다. 그리고 주사 구동부는 상기 복수의 주사선에 소정 개수의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지는 선택 신호를 순차적으로 인가하며, 적어도 하나 의 제3 펄스를 가지며 제1 간격으로 순차적으로 출력되는 복수의 제1 신호를 생성하고, 상기 복수의 제1 신호 중 상기 제1 간격의 정수 배인 제2 간격으로 순차적으로 시프트된 복수의 제2 신호를 선택하고 상기 선택된 제2 신호에 대응시켜 상기 선택 신호를 생성한다. According to another feature of the present invention, there is provided a light emitting display device including a display area and a scan driver. The display area includes a plurality of data lines extending in one direction and transmitting data signals, a plurality of scanning lines extending in a direction crossing the data lines, and a plurality of pixels connected to the data lines and the scanning lines, respectively. The scan driver sequentially applies a selection signal having a predetermined number of first pulses and a first pulse of the first level to the plurality of scan lines, and has at least one third pulse at a first interval. Generate a plurality of first signals sequentially output, select a plurality of second signals sequentially shifted at a second interval that is an integer multiple of the first interval, and correspond to the selected second signals. To generate the selection signal.

본 발명의 또다른 특징에 따르면, 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 방법이 제공된다. 본 발명의 구동 방법은 적어도 하나의 제1 레벨의 제1 펄스를 가지는 제1 신호를 제1 간격만큼 시프트하면서 순차적으로 출력하는 단계, 상기 순차적으로 출력되는 제1 신호 중 상기 제1 간격의 정수 배인 제2 간격만큼 순차적으로 시프트된 제1 신호를 제2 신호로서 선택하는 단계, 상기 제2 신호의 상기 제1 펄스에 대응하는 제3 펄스를 가지는 제3 신호를 출력하는 단계, 그리고 상기 제3 신호의 상기 적어도 하나의 제3 펄스에 응답하여 적어도 하나의 제4 펄스를 생성하고, 상기 적어도 하나의 제4 펄스를 가지는 상기 선택 신호를 출력하는 단계를 포함한다.According to still another aspect of the present invention, a method of driving a light emitting display device including a plurality of scan lines extending in one direction and transmitting a selection signal is provided. The driving method of the present invention sequentially outputs a first signal having a first pulse of at least one first level while shifting the first signal by a first interval, and is an integer multiple of the first interval of the sequentially outputted first signals. Selecting a first signal sequentially shifted by a second interval as a second signal, outputting a third signal having a third pulse corresponding to the first pulse of the second signal, and the third signal Generating at least one fourth pulse in response to the at least one third pulse of, and outputting the selection signal having the at least one fourth pulse.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification. When a part is connected to another part, this includes not only a direct connection but also an indirect connection between other elements in between.

이제 본 발명의 실시예에 따른 발광 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. 본 발명의 실시예에서는 발광 표시 장치로서 유기 EL 표시 장치를 예로 들어 설명하지만, 본 발명은 이에 한정되지 않는다. A light emitting display device and a driving method thereof according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings. In the embodiment of the present invention, the organic EL display device is described as an example of the light emitting display device, but the present invention is not limited thereto.

먼저, 도 2를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치에 대하여 상세하게 설명한다. 도 2는 본 발명의 제1 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.First, a light emitting display device according to a first exemplary embodiment of the present invention will be described in detail with reference to FIG. 2. 2 is a schematic plan view of a light emitting display device according to a first embodiment of the present invention.

도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 발광 표시 장치는 표시 패널(100), 데이터 구동부(200), 주사 구동부(300) 및 발광 제어 구동부(400)를 포함한다. As shown in FIG. 2, the light emitting display device according to the first embodiment of the present invention includes a display panel 100, a data driver 200, a scan driver 300, and a light emission control driver 400.

표시 패널(100)은 세로 방향으로 뻗어 있는 복수의 데이터선(Y1∼Yn), 가로 방향으로 뻗어 있는 복수의 선택 신호선(X1∼Xm)과 복수의 발광 주사선(Z1 ∼Zm) 및 복수의 화소 회로(110)를 포함한다. 선택 주사선(X1∼Xm)은 화소를 선택하기 위한 선택 신호를 전달하며, 발광 주사선(Z1∼Zm)은 유기 EL 소자의 발광 기간을 제어하기 위한 발광 신호를 전달한다. 그리고 데이터선(Y1∼Yn)과 선택 주사선(X1 ∼Xm)에 의해 정의되는 화소 영역에 화소 회로(110)가 형성되어 있다. The display panel 100 includes a plurality of data lines Y 1 to Y n extending in the vertical direction, a plurality of selection signal lines X 1 to X m extending in the horizontal direction, and a plurality of light emitting scan lines Z 1 to Z m. ) And a plurality of pixel circuits 110. The selection scan lines X 1 to X m transmit a selection signal for selecting pixels, and the emission scan lines Z 1 to Z m transmit a light emission signal for controlling the light emission period of the organic EL element. The pixel circuit 110 is formed in the pixel region defined by the data lines Y 1 to Y n and the selection scan lines X 1 to X m .

데이터 구동부(200)는 데이터선(Y1∼Yn)에 데이터 전류(IDATA)를 인가하며, 또 한 데이터 전류(IDATA)를 인가하기 전에 데이터선(Y1∼Yn)을 프리차지하기 위해서 데이터 전류(IDATA)보다 N배 큰 프리차지 전류(NIDATA)를 데이터선(Y1∼Y n)에 인가한다. 이를 위하여, 데이터 구동부(200)는 데이터 전류(IDATA) 생성을 위한 전류원과 프리차지 전류(NIDATA) 생성을 위한 전류원을 포함한다. 프리차지 전류(NIDATA)는 전류 미러 회로 등을 통하여 데이터 전류(IDATA)로부터 생성될 수 있으며, 이러한 전류 생성 과정은 당업자에게 자명한 기술임으로 상세한 설명을 생략한다. 한편, 이러한 데이터 구동부(200)는 외부의 제어부(도시하지 않음)로부터 인가되는 제어 신호에 따라 프리차지 전류(NIDATA)와 데이터 전류(IDATA)를 선택적으로 데이터선(Y1 ∼Yn)으로 공급한다. The data driver 200 includes a data line (Y 1 ~Y n) pre-data lines (Y 1 ~Y n) before it is applied to, and applying a data current (I DATA), yet the data current (I DATA) to take up To do this, the precharge current NI DATA that is N times larger than the data current I DATA is applied to the data lines Y 1 to Y n . To this end, the data driver 200 includes a current source for generating data current I DATA and a current source for generating precharge current NI DATA . The precharge current NI DATA may be generated from the data current I DATA through a current mirror circuit and the like, and thus the detailed description thereof will be omitted since the current generation process is obvious to those skilled in the art. Meanwhile, the data driver 200 selectively selects the precharge current NI DATA and the data current I DATA according to a control signal applied from an external controller (not shown), and transmits the data lines Y 1 to Y n . To supply.

주사 구동부(300)는 선택 주사선(X1∼Xm)에 화소 회로(110)를 선택하기 위한 선택 신호를 순차적으로 인가하며, 발광 제어 구동부(400)는 화소 회로(110)의 발광을 제어하기 위한 발광 신호를 발광 주사선(Z1∼Zm)에 순차적으로 인가한다.The scan driver 300 sequentially applies a selection signal for selecting the pixel circuit 110 to the selection scan lines X 1 to X m , and the emission control driver 400 controls the light emission of the pixel circuit 110. Are sequentially applied to the emission scanning lines Z 1 to Z m .

주사 구동부(300), 발광 제어 구동부(400) 및/또는 데이터 구동부(200)는 표시 패널(100)에 전기적으로 연결될 수 있으며 또는 표시 패널(100)에 접착되어 전기적으로 연결되어 있는 테이프 캐리어 패키지(tape carrier package, TCP) 등에 칩 등의 형태로 장착될 수 있다. 또는 표시 패널(100)에 접착되어 전기적으로 연결되어 있는 가요성 인쇄 회로(flexible printed circuit, FPC) 또는 필름(film) 등에 칩 등의 형태로 장착될 수도 있다. 이와는 달리 주사 구동부(300), 발광 제어 구동부(400) 및/또는 데이터 구동부(200)는 표시 패널의 유리 기판 위에 직접 장착될 수도 있으며, 또한 유리 기판 위에 주사선, 데이터선 및 박막 트랜지스터와 동일한 층들로 형성되어 있는 구동 회로와 대체될 수도 있다.The scan driver 300, the emission control driver 400, and / or the data driver 200 may be electrically connected to the display panel 100, or may be attached to the display panel 100 and electrically connected to the tape carrier package. tape carrier package, TCP) or the like in the form of a chip. Alternatively, the display panel 100 may be mounted in a flexible printed circuit (FPC) or a film that is adhered to and electrically connected to the display panel 100 in the form of a chip. Alternatively, the scan driver 300, the emission control driver 400, and / or the data driver 200 may be directly mounted on the glass substrate of the display panel, and may be formed of the same layers as the scan line, the data line, and the thin film transistor on the glass substrate. It may be replaced with the driving circuit formed.

본 발명의 제1 실시예에서는 데이터선(Yj)과 선택 주사선(Xi)에 연결된 화소 회로에 데이터 전류(IDATA)를 인가하기 전에, 데이터 전류(IDATA)의 N배에 해당하는 프리차지 전류(NIDATA)를 데이터선(Yj)에 인가한다. 그리고 프리차지 전류(NI DATA)가 데이터선(Yj)에 인가될 때는 선택 주사선(Xi)에 연결된 화소 회로 및 이 화소 회로에 세로 방향으로 이웃하는 (N-1)개의 화소 회로의 선택 주사선(Xi+1∼Xi+N-1)에 로우 레벨의 선택 신호를 동시에 인가한다. 다음, 선택 주사선(Xi)에 인가되는 선택 신호만 로우 레벨로 유지되고 데이터선(Yj)에 데이터 전류(IDATA)가 인가된다. 이와 같이 하면, 데이터 전류(IDATA)보다 큰 프리차지 전류(NIDATA)에 의해 데이터선(Y j)이 원하는 전압까지 빠르게 프리차지된 후 데이터선(Yj)에 데이터 전류(IDATA)가 인가되므로, 화소 회로에 데이터 전류(IDATA)에 해당하는 전압이 빠르게 전달 및 충전될 수 있다.According to the first embodiment of the present invention, before applying the data current I DATA to the pixel circuit connected to the data line Y j and the selection scan line X i , the pre-corresponds to N times the data current I DATA . The charge current NI DATA is applied to the data line Y j . When the precharge current NI DATA is applied to the data line Y j , the pixel circuit connected to the selection scan line X i and the selection scan lines of (N-1) pixel circuits adjacent to the pixel circuit in the vertical direction. The low level select signal is simultaneously applied to (X i + 1 to X i + N-1 ). Next, only the selection signal applied to the selection scan line X i is kept at a low level and the data current I DATA is applied to the data line Y j . In this form of the invention, the data current (I DATA) the data current (I DATA) to the data line (Y j) the data line (Y j) after the fast pre-charge to a desired voltage by a larger charge current (NI DATA) is Since the voltage is applied to the pixel circuit, the voltage corresponding to the data current I DATA may be quickly transmitted and charged.

아래에서는 도 3, 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 동작에 대해 상세하게 설명한다. 그리고 설명의 편의상 N을 5, 즉 프리차지 전류를 데이터 전류의 5배로 가정한다.Hereinafter, operations of the light emitting display device according to the first embodiment of the present invention will be described in detail with reference to FIGS. 3, 4, 5A, and 5B. For convenience of explanation, it is assumed that N is 5, that is, the precharge current is 5 times the data current.

먼저, 도 3을 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 화소 회로(110)에 대하여 상세하게 설명한다. First, the pixel circuit 110 of the light emitting display device according to the first embodiment of the present invention will be described in detail with reference to FIG. 3.

도 3은 본 발명의 제1 실시예에 따른 화소 회로의 회로도이다. 도 3에서는 j번째 데이터선(Yj)과 i번째 선택 주사선(Xi) 및 발광 주사선(Zi)에 연결된 화소 회로를 도시하였다.3 is a circuit diagram of a pixel circuit according to a first embodiment of the present invention. 3 illustrates a pixel circuit connected to the j th data line Y j , the i th selected scan line X i , and the emission scan line Z i .

도 3에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 화소 회로(110)는 유기 EL 소자(OLED), 4개의 트랜지스터(T1∼T4) 및 커패시터(C)를 포함한다. 도 3에서 트랜지스터(T1∼T4)를 PMOS 트랜지스터로 도시하였지만, 이에 한정되지는 않는다. 이러한 트랜지스터는 표시 패널(100)의 유리 기판 위에 형성되는 게이트 전극, 드레인 전극 및 소스 전극을 각각 제어 전극 및 2개의 주(main) 전극으로 가지는 박막 트랜지스터로 형성될 수 있다.As shown in FIG. 3, the pixel circuit 110 according to the first embodiment of the present invention includes an organic EL element OLED, four transistors T1 to T4, and a capacitor C. As shown in FIG. Although transistors T1 to T4 are shown as PMOS transistors in FIG. 3, the present invention is not limited thereto. The transistor may be formed as a thin film transistor having a gate electrode, a drain electrode, and a source electrode formed on the glass substrate of the display panel 100 as a control electrode and two main electrodes, respectively.

구체적으로, 트랜지스터(T1)는 그 세 단자가 선택 주사선(Xi), 데이터선(Yj) 및 트랜지스터(T3)의 게이트에 각각 연결되며, 선택 주사선(Xi)으로부터의 선택 신호에 응답하여 데이터선(Yj)으로부터의 데이터 전류(IDATA)를 트랜지스터(T3)의 게이트로 전달한다. 트랜지스터(T3)는 소스가 전원 전압(VDD)에 연결되어 있으며, 게이트와 소스 사이에 전압을 저장하는 커패시터(C)가 연결되어 있다. 그리고 트랜지스터(T2)는 트랜지스터(T3)의 드레인과 데이터선(Yj) 사이에 연결되며, 트랜지스터(T1, T2)는 선택 주사선(Xi)으로부터의 선택 신호에 응답하여 트랜지스터(T3)를 다이오드 연결한다. 이러한 트랜지스터(T2)는 트랜지스터(T3)의 게이트와 드레인 사이에 직접 연결될 수도 있다. Specifically, the transistor T1 has its three terminals connected to the selection scan line X i , the data line Y j , and the gate of the transistor T3, respectively, in response to a selection signal from the selection scan line X i . The data current I DATA from the data line Y j is transferred to the gate of the transistor T3. The transistor T3 has a source connected to a power supply voltage VDD, and a capacitor C for storing a voltage between the gate and the source is connected. The transistor T2 is connected between the drain of the transistor T3 and the data line Y j , and the transistors T1 and T2 diode diode T3 in response to a selection signal from the selection scan line X i . Connect. This transistor T2 may be directly connected between the gate and the drain of the transistor T3.

이때, 데이터선(Yj)에 데이터 전류(IDATA)가 인가되고 선택 주사선(Xi)으로부터의 선택 신호(도 4의 select[1])가 로우 레벨이 되어 트랜지스터(T1, T2)가 턴온되면 트랜지스터(T3)는 다이오드 연결 상태로 된다. 그러면 커패시터(C)에 전류가 흘러서 전압이 충전되고 트랜지스터(T3)의 게이트 전위가 저하하여 소스에서 드레인으로 전류가 흐른다. 시간 경과에 의해 커패시터(C)의 충전 전압이 높아져서 트랜지스터(T3)의 드레인 전류가 데이터 전류(IDATA)와 동일해지면 커패시터(C)의 충전 전류가 정지하여 충전 전압이 안정된다. 따라서 데이터선(Yj)으로부터의 데이터 전류(IDATA)에 대응하는 전압이 커패시터(C)에 저장된다. At this time, the data current I DATA is applied to the data line Y j , and the selection signal (select [1] in FIG. 4) from the selection scan line X i is at a low level so that the transistors T1 and T2 are turned on. In this case, the transistor T3 is in a diode-connected state. Then, a current flows in the capacitor C, the voltage is charged, and the gate potential of the transistor T3 decreases, so that a current flows from the source to the drain. When the charging voltage of the capacitor C becomes high as time passes and the drain current of the transistor T3 becomes equal to the data current I DATA , the charging current of the capacitor C is stopped to stabilize the charging voltage. Therefore, the voltage corresponding to the data current I DATA from the data line Y j is stored in the capacitor C. FIG.

다음, 선택 주사선(Xi)으로부터의 선택 신호(도 4의 select[1])가 하이 레벨로 되고 발광 주사선(Zi)으로부터의 발광 신호(도 4의 emit[1])가 로우 레벨로 된다. 그러면 트랜지스터(T1, T2)가 턴오프되고 트랜지스터(T3)와 유기 EL 소자(OLED) 사이에 연결된 트랜지스터(T4)가 턴온되어 트랜지스터(T3)로부터의 전류를 유기 EL 소자(OLED)로 전달한다. 유기 EL 소자(OLED)의 캐소드는 전원 전압(VDD)보다 낮은 전압(VSS)에 연결되어 있으며, 유기 EL 소자(OLED)는 트랜지스터(T4)를 거쳐 공급되는 전류에 대응하여 발광한다. 이러한 유기 EL 소자(OLED)에 전달되는 전류(IOLED)는 트랜지스터(T3)의 커패시터(C)에 충전된 전압에 따라 수학식 1과 같이 된다. Next, the selection signal (select [1] in FIG. 4) from the selection scan line X i becomes high level and the emission signal (emitter [1] in FIG. 4) from light emission scan line Z i becomes low level. . Then, the transistors T1 and T2 are turned off and the transistor T4 connected between the transistor T3 and the organic EL element OLED is turned on to transfer current from the transistor T3 to the organic EL element OLED. The cathode of the organic EL element OLED is connected to a voltage VSS lower than the power supply voltage VDD, and the organic EL element OLED emits light corresponding to the current supplied through the transistor T4. The current I OLED transmitted to the organic EL element OLED is represented by Equation 1 according to the voltage charged in the capacitor C of the transistor T3.

Figure 112004027705368-pat00001
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여기서, VGS는 트랜지스터(T3)의 게이트와 소스 사이의 전압, VTH는 트랜지스터(T3)의 문턱전압, β는 상수 값을 나타낸다.Here, V GS is a voltage between the gate and the source of the transistor T3, V TH is the threshold voltage of the transistor T3, and β represents a constant value.

다음, 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 제1 실시예에 따른 발광 표시 장치의 동작에 대해 상세하게 설명한다. Next, operations of the light emitting display device according to the first embodiment of the present invention will be described in detail with reference to FIGS. 4, 5A, and 5B.

도 4는 본 발명의 제1 실시예에 따른 발광 표시 장치의 구동 타이밍도이다. 도 5a는 프리차지 단계에서 전류가 공급되는 상태를 나타내는 도면이며, 도 5b는 데이터 기입 단계에서 전류가 공급되는 상태를 나타내는 도면이다. 도 5a 및 도 5b에서는 설명의 편의상 첫 번째 내지 다섯 번째 선택 주사선(X1∼X5) 및 발광 주사선(Z1∼Z5)에 연결된 5개의 화소 회로만을 도시하였다. 도 4, 도 5a 및 도 5b에서는 선택 주사선(Xi)에 인가되는 선택 신호를 select[i]로, 발광 주사선(Zi)에 인가되는 발광 신호를 emit[i]로 표시하였으며, 선택 주사선 및 발광 주사선에 해당하는 도면 부호(Xi, Zi)의 도시를 생략하였다. 4 is a driving timing diagram of a light emitting display device according to a first embodiment of the present invention. FIG. 5A is a diagram illustrating a state in which a current is supplied in a precharge step, and FIG. 5B is a diagram illustrating a state in which a current is supplied in a data writing step. In Figures 5a and 5b are shown only five pixel circuit coupled to for convenience first to fifth selection scan lines (X 1 ~X 5) and the light emitting scan lines (Z 1 ~Z 5) of the description. 4, 5A, and 5B, the selection signal applied to the selection scan line X i is represented by select [i], and the emission signal applied to the emission scan line Z i is represented by emit [i]. The reference numerals X i and Z i corresponding to the light emission scan lines are omitted.

도 4에 나타낸 바와 같이, 첫 번째 선택 주사선(X1)에 연결된 화소 회로에 데이터를 기입하고자 하는 경우, 첫 번째 내지 다섯 번째 선택 주사선(X1∼X5)에 로우 레벨의 선택 신호(select[1]∼select[5])가 공급되고, 이와 동시에 데이터 구동 부(200)는 데이터선(Yj)에 프리차지 전류(5IDATA)를 인가하여 프리차지 기간(Tp) 동안 프리차지 동작을 수행한다., First if you wish to write data to the pixel circuit coupled to the second selection scan line (X 1), the first selection signal of the first second to fifth selection scan lines (X 1 ~X 5) low level (select as shown in Figure 4. [ 1] to select [5]), and at the same time, the data driver 200 applies a precharge current 5I DATA to the data line Y j to perform a precharge operation during the precharge period Tp. do.

로우 레벨의 선택 신호(select[1]∼select[5])에 응답하여 선택 주사선(X1∼X5)에 연결된 화소 회로(110)의 트랜지스터(T1, T2)가 턴온되어 트랜지스터(T3)가 다이오드 연결 상태로 된다. 이에 따라, 도 5a에 도시한 바와 같이 프리차지 전류(5IDATA)가 데이터선(Yj)을 따라 흐르게 된다. 이때, 5개의 화소 회로의 트랜지스터(T3)의 채널 폭(W)과 채널 길이(L)의 비(W/L, 이하 "트랜지스터의 크기"라 함)가 동일하다면, 데이터선(Yj)으로부터의 프리차지 전류(5IDATA)는 1/5씩 각 화소 회로로 전달된다. 즉, 5개의 화소 회로에는 각각 데이터 전류(IDATA)가 전달된다. 그러면 수학식 1에 대응하는 전압(VGS)이 커패시터(C)에 충전된다. 즉, 트랜지스터(T3)의 게이트-소스 전압(VGS)에서 게이트 전압(VG)에 해당하는 프리차지 전압이 데이터선(Yj)에 걸린다. 이러한 프리차지 전압은 프리차지 기간(Tp)의 길이가 짧다면 데이터 전류(IDATA)에 의해 실제로 데이터선(Yj)에 걸려야 하는 전압이 안될 수도 있다. 그런데, 프리차지 전류(5IDATA)의 크기가 데이터 전류(IDATA)에 비해 크기 때문에 프리차지 기간(Tp)이 짧아도 데이터선(Yj)에 데이터 전류(IDATA)에 해당하는 전압에 가까운 전압이 걸릴 수 있다.Transistors T1 and T2 of the pixel circuit 110 connected to the selection scan lines X 1 to X 5 are turned on in response to the low-level selection signals select [1] to select [5] to turn on the transistor T3. The diode is connected. Accordingly, as shown in FIG. 5A, the precharge current 5I DATA flows along the data line Y j . At this time, if the ratio (W / L, hereinafter referred to as "transistor size") of the channel width W and the channel length L of the transistors T3 of the five pixel circuits is the same, from the data line Y j The precharge current 5I DATA of is transmitted to each pixel circuit by 1/5. That is, the data current I DATA is transmitted to each of the five pixel circuits. Then, the voltage V GS corresponding to Equation 1 is charged in the capacitor C. That is, the precharge voltage corresponding to the gate voltage V G is applied to the data line Y j in the gate-source voltage V GS of the transistor T3. The precharge voltage may not be a voltage that should actually be applied to the data line Y j by the data current I DATA if the length of the precharge period Tp is short. However, since the magnitude of the precharge current (5I DATA) larger than the data current (I DATA) voltage close to the voltage of the precharge period (Tp) corresponding to the shorter data lines a data current (I DATA) to (Y j) This can take

다음, 도 4에 도시한 바와 같이 첫 번째 선택 주사선(X1)에 인가되는 선택 신호(select[1])만 로우 레벨로 유지하고 나머지 선택 신호(select[2]∼select[5])는 하이 레벨로 바뀐다. 이와 동시에 데이터 구동부(200)는 데이터 전류(IDATA), 즉 프리차지 전류(5IDATA)의 1/5배에 해당하는 전류를 데이터선(Yj)에 인가한다. 그러면 도 5b에 도시한 바와 같이, 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 트랜지스터(T1, T2)만 턴온되어 트랜지스터(T3)로 데이터 전류(IDATA)가 전달된다. 따라서 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 커패시터(C)에 데이터 전류(IDATA)에 대응하는 전압이 충전되어 데이터 기입 동작이 수행된다. 이때, 데이터선(Yj)에는 직전의 프리차지 동작에 따라 프리차지 전압(데이터 전류(IDATA)에 해당하는 전압에 가까운 전압)이 걸려 있으므로, 커패시터(C)에 데이터 전류(IDATA)에 해당하는 전압이 빠르게 충전될 수 있다.Next, as shown in FIG. 4, only the select signal select [1] applied to the first select scan line X 1 is kept at a low level, and the remaining select signals select [2] to select [5] are high. Change to level. At the same time, the data driver 200 applies a data current I DATA , that is, a current corresponding to 1/5 times the precharge current 5I DATA to the data line Y j . Then, as shown in FIG. 5B, only transistors T1 and T2 of the pixel circuit connected to the first selection scan line X 1 are turned on to transmit the data current I DATA to the transistor T3. Therefore, a voltage corresponding to the data current I DATA is charged in the capacitor C of the pixel circuit connected to the first selection scan line X 1 to perform a data writing operation. At this time, since the precharge voltage (the voltage close to the voltage corresponding to the data current I DATA ) is applied to the data line Y j according to the previous precharge operation, the capacitor C is connected to the data current I DATA . The corresponding voltage can be charged quickly.

이후, 데이터 기입이 완료되면 선택 신호(select[1])도 하이 레벨로 되어 트랜지스터(T1, T2)가 턴오프되고, 발광 주사선(Z1)으로부터 인가되는 로우 레벨의 발광 신호(emit[1])에 의해 트랜지스터(T4)가 턴온된다. 그러면 트랜지스터(T4)를 통하여 트랜지스터(T3)로부터의 전류(IOLED)가 유기 EL 소자(OLED)에 공급되고, 이 전류(IOLED)에 대응하여 유기 EL 소자(OLED)가 발광한다. Thereafter, when data writing is completed, the selection signal select [1] is also at a high level so that the transistors T1 and T2 are turned off, and the low level emission signal emit [1] applied from the emission scan line Z 1 . Transistor T4 is turned on. Then, the current I OLED from the transistor T3 is supplied to the organic EL element OLED through the transistor T4, and the organic EL element OLED emits light corresponding to the current I OLED .

이와 같이 첫 번째 선택 주사선(X1)에 연결된 화소 회로의 발광 동작이 수행되는 동시에, 선택 주사선(X2∼X6)에 로우 레벨의 선택 신호(select[2]∼select[6])가 인가되고 데이터선(Yj)에 선택 주사선(X2)에 연결된 화소 회로에 대응하는 데이터 전류(IDATA)의 5배에 해당하는 프리차지 전류(5IDATA)가 인가되어, 두 번째 선택 주사선(X2)에 연결된 화소 회로에 대해 프리차지 동작이 수행된다. 그리고 프리차지 동작 이후에 선택 신호(select[3]∼select[6])가 하이 레벨로 되고, 선택 주사선(X2)에 연결된 화소 회로에 대응하는 데이터 전류(IDATA)가 데이터선(Y j)에 인가되어 두 번째 선택 주사선(X2)에 연결된 화소 회로에 대해 데이터 기입 동작이 수행된다. Thus, applying the first selection scan line (X 1) at the same time that this light-emitting operation of the pixel circuit is performed, the selection scan line (X 2 ~X 6) the selection signal (select [2] ~select [6 ]) connected to a low level in And a precharge current 5I DATA corresponding to five times the data current I DATA corresponding to the pixel circuit connected to the selection scan line X 2 is applied to the data line Y j , whereby the second selection scan line X is applied. A precharge operation is performed on the pixel circuit connected to 2 ). After the precharge operation, the selection signals select [3] to select [6] become high levels, and the data current I DATA corresponding to the pixel circuit connected to the selection scan line X 2 is the data line Y j. ) Is applied to the pixel circuit connected to the second select scan line X 2 to perform a data write operation.

이러한 식으로 본 발명의 제1 실시예에서는 i번째 선택 주사선(Xi)에 연결된 화소 회로에 데이터를 기입하기 전에, i번째 내지 (i+N-1)번째 선택 주사선(Xi∼Xi+N-1)에 선택 신호를 인가하면서 데이터 전류(IDATA)의 N배에 해당하는 프리차지 전류(NIDATA)를 인가한다. 그러면 세로 방향으로 인접한 화소 회로의 트랜지스터(T3)의 크기가 동일하다면 프리차지 전류(NIDATA)의 1/N에 해당하는 전류가 i번째 내지 (i+N-1)번째 선택 주사선(Xi∼Xi+N-1)에 연결된 N개의 화소 회로로 전달되어 프리차지 동작이 수행된다. 다음, i번째 선택 주사선(Xi)의 선택 신호는 로우 레 벨로 한 상태에서 (i+1)번째 내지 (i+N-1)번째 선택 주사선(Xi+1∼Xi+N-1)의 선택 신호를 하이 레벨로 하면서, 데이터 전류(IDATA)를 데이터선(Yj)에 인가하여 데이터 기입 동작을 수행한다. In this way, in the first embodiment of the present invention, before writing data to the pixel circuit connected to the i-th selection scan line X i , the i-th to (i + N-1) th selection scan lines X i to X i +. N-1 ) while applying the selection signal, the precharge current NI DATA corresponding to N times the data current I DATA is applied. Then, if the transistors T3 of the pixel circuits adjacent in the vertical direction are the same in size, the current corresponding to 1 / N of the precharge current NI DATA is in the i-th to (i + N-1) th selective scan lines X i to The precharge operation is performed by transferring to the N pixel circuits connected to X i + N-1 ). Next, the selection signal of the i-th selection scan line X i is set at the (i + 1) th to (i + N-1) th selection scan lines (X i + 1 to X i + N-1 ) at a low level. The data write operation is performed by applying the data current I DATA to the data line Y j while keeping the select signal of.

이상에서 설명한 바와 같이, 본 발명의 제1 실시예에서는 데이터를 기입하기 전에 데이터선을 데이터 전류보다 큰 프리차지 전류로 프리차지함으로써 주어진 시간 내에 데이터를 기입할 수 있다.As described above, in the first embodiment of the present invention, data can be written within a given time by precharging the data line with a precharge current larger than the data current before writing the data.

그리고 아래에서는 도 4의 선택 신호(select[i])에서 프리차지 기간 동안만 로우 레벨인 펄스를 "프리차지 펄스"라 하고 프리차지 기간 및 데이터 기입 기간 동안 로우 레벨인 펄스를 "선택 펄스"라 한다. 그러면 도 4에 도시한 바와 같이 선택 주사선(Xi)에 인가되는 선택 신호(select[i])는 한 주기당 하나의 선택 펄스와 적어도 하나의 프리차지 펄스를 가진다. 이러한 선택 신호(select[i])는 인접한 두 프리차지 펄스의 시작 시점 사이의 간격 및 선택 펄스와 이 선택 펄스에 인접한 프리차지 펄스의 시작 시점 사이의 간격은 동일하고, 데이터가 기입되는 화소 이외에 프리차지에 이용되는 화소의 개수만큼 프리차지 펄스를 가지도록 생성되면 된다. 그리고 프리차지 기간(Tp)은 프리차지 펄스의 폭과 동일하다. In the following, in the selection signal select [i] of FIG. 4, a pulse having a low level only during the precharge period is referred to as a “precharge pulse” and a pulse having a low level during the precharge period and the data writing period is referred to as a “select pulse”. do. Then, as shown in FIG. 4, the selection signal select [i] applied to the selection scan line X i has one selection pulse and at least one precharge pulse per cycle. This selection signal select [i] has the same interval between the start time of two adjacent precharge pulses and the start time of the selection pulse and the precharge pulse adjacent to this selection pulse and is free in addition to the pixel into which data is written. The number of pixels used for charge may be generated to have precharge pulses. The precharge period Tp is equal to the width of the precharge pulse.

아래에서는 이러한 구동 파형을 생성하는 구동부에 대해서 도 6 내지 도 12를 참조하여 상세하게 설명한다.Hereinafter, a driving unit for generating such a driving waveform will be described in detail with reference to FIGS. 6 to 12.

도 6은 본 발명의 제2 실시예에 따른 주사 구동부(300)를 나타내는 도면이며, 도 7은 본 발명의 제2 실시예에 따른 주사 구동부의 신호 타이밍도이다.6 is a diagram illustrating a scan driver 300 according to a second embodiment of the present invention, and FIG. 7 is a signal timing diagram of the scan driver according to a second embodiment of the present invention.

도 6에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 주사 구동부(300)는 2개의 시프트 레지스터(310, 320)와 복수의 NOR 게이트(NOR11∼NOR1m)를 포함한다. 그리고 도 6 및 도 7에서는 시프트 레지스터(320)의 출력과 NOR 게이트(NOR11∼NOR1m)가 각각 선택 주사선(X1∼Xm)의 개수에 대응하는 m개라 가정한다. 또한, 설명의 편의상 도 6 및 도 7에서는 데이터 기입을 위한 화소 회로의 프리차지 시에 이웃하는 4개의 화소 회로가 이용되는 것으로 하여, 선택 신호(select[i])가 4개의 프리차지 펄스를 가지는 것으로 가정한다. As shown in FIG. 6, the scan driver 300 according to the second embodiment of the present invention includes two shift registers 310 and 320 and a plurality of NOR gates NOR 11 to NOR 1m . 6 and 7, it is assumed that the output of the shift register 320 and the NOR gates NOR 11 to NOR 1m are m corresponding to the number of the selection scan lines X 1 to X m , respectively. For convenience of description, in FIG. 6 and FIG. 7, four neighboring pixel circuits are used when precharging the pixel circuits for data writing, so that the selection signal select [i] has four precharge pulses. Assume that

도 6 및 도 7에 나타낸 바와 같이, 시프트 레지스터(310)는 클록(VCLK1)과 시작 신호(VSP1)를 수신하여 출력 신호(out1[1]∼out1[4m-3])를 반 클록(VCLK1)만큼 시프트하면서 순차적으로 출력한다. 출력 신호(out[i])는 한 주기 동안 하이 레벨 펄스를 4번 가지며, 각 하이 레벨 펄스의 폭은 클록(VCLK1)의 반 주기와 동일하고 하이 레벨 펄스의 주기는 클록(VCLK1)의 주기의 2배이다. 이때, 프리차지 펄스의 폭인 클록(VCLK1)의 반 주기에 의해 프리차지 기간(Tp)이 결정된다. 그리고 출력 신호(out1[1]∼out1[4m-3]) 중 (4i-3)번째 출력 신호(out1[4i-3])가 i번째 NOR 게이트(NOR1i)의 입력 신호(scan1[i])로 된다(여기서, i는 1과 m 사이의 정수).As shown in Figs. 6 and 7, the shift register 310 receives the clock VCLK1 and the start signal VSP1, and the output signal out1 [1] to out1 [4m-3] is half the clock VCLK1. Output sequentially while shifting by. The output signal out [i] has four high level pulses for one period, the width of each high level pulse is equal to half the period of the clock VCLK1 and the period of the high level pulse is the period of the clock VCLK1. 2 times At this time, the precharge period Tp is determined by the half cycle of the clock VCLK1 which is the width of the precharge pulse. Among the output signals out1 [1] to out1 [4m-3], the (4i-3) th output signal out1 [4i-3] is the input signal scan1 [i] of the i-th NOR gate NOR 1i . (Where i is an integer between 1 and m).

시프트 레지스터(320)는 클록(VCLK2)과 시작 신호(VSP2)를 수신하여 한 주기 동안 하이 레벨 펄스를 1번 가지는 출력 신호(scan2[1]∼scan2[m])를 반 클록(VCLK2)만큼 시프트하면서 순차적으로 출력한다. 출력 신호(scan2[i])의 하이 레벨 펄스의 폭은 클록(VCLK2)의 반 주기에 해당하며, 클록(VCLK2)의 주기는 클록(VCLK1)의 주기의 4배이다. 그리고 출력 신호(scan2[i])의 하이 레벨 펄스의 시작 시점은 출력 신호(scan1[i])의 마지막 하이 레벨 펄스의 시작 시점으로부터 반 클록(VCLK2)만큼 떨어져 있다.The shift register 320 receives the clock VCLK2 and the start signal VSP2 and shifts the output signals scan2 [1] to scan2 [m] having one high-level pulse by one half clock VCLK2 for one period. Outputs sequentially. The width of the high level pulse of the output signal scan2 [i] corresponds to half the period of the clock VCLK2, and the period of the clock VCLK2 is four times the period of the clock VCLK1. The start point of the high level pulse of the output signal scan2 [i] is separated by the half clock VCLK2 from the start point of the last high level pulse of the output signal scan1 [i].

NOR 게이트(NOR1i)는 시프트 레지스터(310)의 출력 신호(scan1[i])와 시프트 레지스터(320)의 출력 신호(scan2[i])를 NOR 연산하여 선택 신호(select[i])를 출력한다. NOR 게이트(NOR1i)의 출력 신호(select[i])는 NOR 연산에 의해 두 출력 신호(scan1[i], scan2[i]) 중 어느 하나의 신호라도 하이 레벨이면 로우 레벨을 가진다. 따라서 NOR 게이트(NOR1i)의 출력 신호(select[i])는 도 7에 도시한 바와 같이 한 주기 동안 로우 레벨 펄스(프리차지 펄스)를 4번 가지고 이후에 로우 레벨 펄스(선택 펄스)를 1번 가진다. 여기서, 프리차지 펄스의 폭 및 주기는 각각 출력 신호(scan1[i])의 하이 레벨 펄스의 폭 및 주기와 동일하며, 선택 펄스의 폭은 출력 신호(scan2[i])의 하이 레벨 펄스의 폭과 동일하다. 따라서 도 4 및 도 7에 도시한 바와 같이 NOR 게이트(NOR1i)의 출력 신호(select[i])로서 선택 주사선(Xi)에 인가되는 선택 신호(select[i])를 생성할 수 있다.The NOR gate NOR 1i performs an NOR operation on the output signal scan1 [i] of the shift register 310 and the output signal scan2 [i] of the shift register 320 to output a select signal select [i]. do. The output signal select [i] of the NOR gate NOR 1i has a low level if any one of the two output signals scan1 [i] and scan2 [i] is high level by a NOR operation. Accordingly, the output signal select [i] of the NOR gate NOR 1i has four low level pulses (precharge pulses) four times in one period as shown in FIG. Have times. Here, the width and the period of the precharge pulse are equal to the width and the period of the high level pulse of the output signal scan1 [i], respectively, and the width of the selection pulse is the width of the high level pulse of the output signal scan2 [i]. Is the same as Therefore, as shown in FIGS. 4 and 7, the selection signal select [i] applied to the selection scan line X i may be generated as the output signal select [i] of the NOR gate NOR 1i .

다음, 도 6 및 도 7에서 설명한 출력 신호(out1[i], scan1[i], scan2[i])를 생성할 수 있는 시프트 레지스터(310, 320)에 대해서 도 8a 내지 도 13b를 참조하여 상세하게 설명한다.Next, the shift registers 310 and 320 capable of generating the output signals out1 [i], scan1 [i], and scan2 [i] described with reference to FIGS. 6 and 7 will be described in detail with reference to FIGS. 8A to 13B. Explain.

도 8a는 도 6의 시프트 레지스터(310)의 개략적인 회로도이며, 도 8b는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. 도 9는 도 8a의 시프트 레지스터에 사용되는 플립플롭의 출력 신호 및 NOR 게이트의 출력 신호의 타이밍도이다. 도 8a 및 도 8b에서 클록(VCLK1)의 반전된 신호는 VCLK1b로 표시하였으며, 도 7 및 도 9의 신호 타이밍도에서 VCLK1b의 도시는 생략하였다. FIG. 8A is a schematic circuit diagram of the shift register 310 of FIG. 6, and FIG. 8B is a schematic diagram of a flip-flop used in the shift register of FIG. 8A. 9 is a timing diagram of an output signal of a flip-flop and an output signal of a NOR gate used in the shift register of FIG. 8A. In FIG. 8A and FIG. 8B, the inverted signal of the clock VCLK1 is represented by VCLK1b, and the illustration of VCLK1b is omitted in the signal timing diagrams of FIGS. 7 and 9.

도 8a를 보면, 도 6의 시프트 레지스터(310)는 (4m-2)개의 플립플롭(FF11∼FF1(4m-2))과 (4m-3)개의 NOR 게이트(NOR21∼NOR 2(4m-3))를 포함한다. NOR 게이트(NOR21∼NOR2(4m-3))의 출력 신호가 각각 시프트 레지스터(310)의 출력 신호(out1[1]∼out1[4m-3])로 된다. Referring to FIG. 8A, the shift register 310 of FIG. 6 includes (4m-2) flip-flops FF 11 to FF 1 (4m-2 ) and (4m-3) NOR gates NOR 21 to NOR 2 ( 4m-3) ). The output signals of the NOR gates NOR 21 to NOR 2 (4m-3) become the output signals out1 [1] to out1 [4m-3] of the shift register 310, respectively.

도 8a에서 첫 번째 플립플롭(FF11)의 입력 신호는 도 7 및 도 9의 시작 신호(VSP1)이고, k번째 플립플롭(FF1k)의 출력 신호(SRk)가 (k+1)번째 플립플롭(FF1(k+1))의 입력 신호로 된다(여기서 k는 1과 (4m-3) 사이의 정수). k번째 NOR 게이트(NOR2k)는 k번째 플립플롭(FF1k)의 출력 신호(SRk)와 (k+1)번째 플립플롭(FF1(k+1))의 출력 신호(SRk+1)를 NOR 연산하여 출력 신호(out1[k])로서 출력한다. In FIG. 8A, the input signal of the first flip-flop FF 11 is the start signal VSP1 of FIGS. 7 and 9, and the output signal SR k of the k-th flip-flop FF 1k is (k + 1) th. It becomes the input signal of flip-flop FF 1 (k + 1) (where k is an integer between 1 and (4m-3)). k th NOR gate (NOR 2k) is the k-th flip-flop output signal (SR k + 1 of the output signals (SR k) and (k + 1) th flip-flop (FF 1 (k + 1)) of (FF 1k) ) Is subjected to NOR operation and output as an output signal out1 [k].

그리고 플립플롭(FF1k)은 클록(clk)이 하이 레벨이면 입력 신호(in)를 그대로 출력하고 클록(clk)이 로우 레벨이면 하이 레벨 시의 입력 신호(in)를 래치하여 출력한다. 도 9에 도시한 바와 같이, 플립플롭(FF1(k+1))의 출력 신호(SRk+1)는 플립플롭(FF1k)의 출력 신호(SR1k)에 대해서 반 클록(VCLK1)만큼 시프트되어 있으므로, 인 접한 두 플립플롭(FF1k, FF1(k+1))에서 클록(clk)이 반전되어 사용되어야 한다. 즉, 두 플립플롭(FF1k, FF1(k+1))에는 클록(VCLK, VCLKb)이 반대로 입력된다. The flip-flop FF 1k outputs an input signal in as it is when the clock clk is at a high level, and latches and outputs an input signal in at a high level when the clock clk is at a low level. 9, by flip-flops (FF 1 (k + 1) ) output signals (SR k + 1) of the flip-flop by a half clock (VCLK1) with respect to the output signal (SR 1k) of (FF 1k) Since it is shifted, the clock clk should be used inverted at two adjacent flip-flops FF 1k and FF 1 (k + 1) . That is, the clocks VCLK and VCLKb are inputted oppositely to the two flip-flops FF 1k and FF 1 (k + 1) .

구체적으로, 도 8a에서 세로 방향으로 홀수 번째에 위치하는 플립플롭(FF1k)은 클록(VCLK1, VCLK1b)을 각각 내부 클록(clk, clkb)으로 수신하고, 짝수 번째에 위치하는 플립플롭(FF1k)은 클록(VCLK1b, VCLK1)을 각각 내부 클록(clk, clkb)으로 수신한다. 그리고 도 9에 도시한 바와 같이 플립플롭(FF11)의 출력 신호(SR1)는 한 주기 동안 로우 레벨 펄스를 4번 가지고, 로우 레벨 펄스는 폭이 클록(VCLK1)의 주기와 동일하고 주기가 클록(VCLK1)의 주기의 2배이다. 따라서 플립플롭(FF11)의 입력 신호(in)인 시작 신호(VSP1)는 한 주기 동안 두 클록(VCLK1) 간격으로 클록(VCLK1)이 하이 레벨일 때 로우 레벨을 가지고 이를 총 4번 가지면 된다. 그러면 플립플롭(FF11∼FF1(4m-2))은 한 주기 동안 로우 레벨 펄스를 4번 가지는 출력 신호(SR1∼SR4m-2)를 반 클록(VCLK1)만큼 시프트하면서 순차적으로 출력할 수 있다. Specifically, in FIG. 8A, the flip-flop FF 1k positioned in the odd-numbered direction in the vertical direction receives the clocks VCLK1 and VCLK1b as the internal clocks clk and clkb, respectively, and the flip-flop FF 1k positioned in the even-numbered positions. ) Receives the clocks VCLK1b and VCLK1 as internal clocks clk and clkb, respectively. As shown in FIG. 9, the output signal SR 1 of the flip-flop FF 11 has four low-level pulses for one period, and the low-level pulse has the same width as that of the clock VCLK1 and has a period. This is twice the period of the clock VCLK1. Therefore, the start signal VSP1, which is the input signal in of the flip-flop FF 11 , has a low level when the clock VCLK1 is at a high level at intervals of two clocks VCLK1 for one period, and has a total of four times. Then, the flip-flops FF 11 to FF 1 (4m-2) sequentially output the output signals SR 1 to SR 4m-2 having four low-level pulses by one half clock VCLK1 during one period. Can be.

k번째 NOR 게이트(NOR2k)는 플립플롭(FF1k, FF1(k+1))의 출력 신호(SR k, SRk+1)를 NOR 연산하므로, 출력 신호(SRk, SRk+1)가 모두 로우 레벨인 경우에만 하이 레벨 펄스를 출력한다. 출력 신호(SRk+1)는 출력 신호(SRk)에 대해 반 클록(VCLK1)만큼 이동된 신호이므로, 도 9에 도시한 바와 같이 NOR 게이트(NOR2k)의 출력 신호(out1[k]) 는 반 클록(VCLK1)에 해당하는 기간 동안 하이 레벨 펄스를 가진다. 그리고 NOR 게이트(NOR2(k+1))의 출력 신호(out1[k+1])는 NOR 게이트(NOR2k)의 출력 신호(out1[k])에 대해서 반 클록(VCLK1)만큼 이동된 신호로 된다. 이러한 NOR 게이트(NOR21∼NOR2(4m-3))의 출력 신호(out1[1]∼out[4m-3]) 중 (4i-3)번째 출력 신호(out1[4i-3])가 시프트 레지스터(310)의 최종 출력 신호(scan1[i])로 선택된다(i는 1과 m 사이의 정수). The k-th NOR gate (NOR 2k ) NOR-operates the output signals SR k and SR k + 1 of the flip-flops FF 1k and FF 1 (k + 1) , and therefore output signals SR k and SR k + 1. Outputs a high level pulse only when both are low level. Since the output signal SR k + 1 is a signal shifted by half the clock VCLK1 with respect to the output signal SR k , as shown in FIG. 9, the output signal out1 [k] of the NOR gate NOR 2k . Has a high level pulse for a period corresponding to half clock VCLK1. The output signal out1 [k + 1] of the NOR gate NOR 2 (k + 1 ) is shifted by a half clock VCLK1 with respect to the output signal out1 [k] of the NOR gate NOR 2k . It becomes The (4i-3) th output signal out1 [4i-3] is shifted among the output signals out1 [1] to out [4m-3] of the NOR gates NOR 21 to NOR 2 (4m-3) . Is selected as the final output signal scan1 [i] of register 310 (i is an integer between 1 and m).

그리고 도 8b를 참조하여 도 8a의 시프트 레지스터(310)에 사용되는 플립플롭(FF1k)의 일 예에 대해서 설명한다.An example of the flip-flop FF 1k used in the shift register 310 of FIG. 8A will be described with reference to FIG. 8B.

도 8b를 보면, 플립플롭(FF1k)은 입력단에 위치하는 3상 인버터(311a)와 래치를 형성하는 인버터(311b) 및 3상 인버터(311c)를 포함한다. 클록(clk)이 하이 레벨로 되면, 3상 인버터(311a)는 입력 신호(in)를 반전하여 출력하고, 인버터(311b)는 3상 인버터(311a)의 출력 신호를 반전하여 출력한다. 클록(clk)이 로우 레벨로 되면 3상 인버터(311a)의 출력은 차단되고 인버터(311b)의 출력이 3상 인버터(311c)로 입력되고 3상 인버터(311c)의 출력이 인버터(311b)에 입력되는 래치가 형성된다. 그리고 인버터(311b)의 출력 신호가 플립플롭(FF1k)의 출력 신호(out)로 된다. 이와 같이, 플립플롭(FF1k)은 클록(clk)이 하이 레벨이면 입력 신호(in)를 그대로 출력하고 클록(clk)이 로우 레벨이면 하이 레벨 시의 입력 신호(in)를 래치하여 출력할 수 있다. Referring to FIG. 8B, the flip-flop FF 1k includes a three-phase inverter 311a positioned at an input terminal, an inverter 311b forming a latch, and a three-phase inverter 311c. When the clock clk becomes high level, the three-phase inverter 311a inverts the input signal in and outputs it, and the inverter 311b inverts and outputs the output signal of the three-phase inverter 311a. When the clock clk goes low, the output of the three-phase inverter 311a is cut off, the output of the inverter 311b is input to the three-phase inverter 311c, and the output of the three-phase inverter 311c is supplied to the inverter 311b. An input latch is formed. The output signal of the inverter 311b becomes the output signal out of the flip-flop FF 1k . As such, the flip-flop FF 1k outputs the input signal in as it is when the clock clk is at the high level, and latches and outputs the input signal in at the high level when the clock clk is at the low level. have.

다음, 도 10을 참조하여 도 6의 시프트 레지스터(320)의 구조 및 동작에 대해서 간략하게 설명한다. 도 10은 도 6의 시프트 레지스터(320)의 개략적인 회로도이다. 도 10에서 클록(VCLK2)의 반전된 신호는 VCLK2b로 표시하였으며, 도 7의 신호 타이밍도에서 VCLK2b의 도시는 생략하였다. Next, the structure and operation of the shift register 320 of FIG. 6 will be briefly described with reference to FIG. 10. FIG. 10 is a schematic circuit diagram of the shift register 320 of FIG. 6. In FIG. 10, the inverted signal of the clock VCLK2 is represented by VCLK2b, and the illustration of VCLK2b is omitted in the signal timing diagram of FIG. 7.

도 7에 도시한 바와 같이, 시프트 레지시터(320)는 시프트 레지스터(310)와 같이 반 클록(VCLK2)에 해당하는 폭을 가지는 하이 레벨 펄스를 반 클록(VCLK2)만큼 시프트하면서 출력하므로, 시프트 레지스터(310)와 동일한 기능을 가지는 시프트 레지스터가 사용될 수 있다. 따라서 아래에서는 두 시프트 레지스터(310, 320)의 차이점을 위주로 설명한다. 또한, 도 7에 도시한 것처럼 클록(VCLK2)의 주기는 클록(VCLK1)의 주기의 4배이다.As illustrated in FIG. 7, the shift register 320 outputs a high level pulse having a width corresponding to the half clock VCLK2, such as the shift register 310, while shifting by a half clock VCLK2. A shift register having the same function as 310 can be used. Therefore, the following description focuses on the differences between the two shift registers 310 and 320. 7, the period of the clock VCLK2 is four times the period of the clock VCLK1.

도 10에 나타낸 바와 같이, 시프트 레지스터(320)는 플립플롭과 NOR 게이트의 개수 및 사용되는 시작 신호와 클록을 제외하면 시프트 레지스터(310)와 동일한 구조를 가진다. As shown in FIG. 10, the shift register 320 has the same structure as the shift register 310 except for the number of flip-flops and NOR gates and the start signal and clock used.

구체적으로, 시프트 레지스터(320)는 (m+1)개의 플립플롭(FF21∼FF2(m+1))과 m개의 NOR 게이트(NOR31∼NOR3m)를 포함하며, NOR 게이트(NOR31∼NOR 3m)의 출력 신호가 각각 시프트 레지스터(320)의 출력 신호(scan2[1]∼scan2[m])로 된다. 첫 번째 플립플롭(FF21)의 입력 신호는 도 7의 시작 신호(VSP2)이고, i번째 플립플롭(FF1i)의 출력 신호가 (i+1)번째 플립플롭(FF2(i+1))의 입력 신호로 된다. i번째 NOR 게이트(NOR3i)는 i번째 플립플롭(FF2i)의 출력 신호와 (i+1)번째 플립플롭(FF 2(i+1))의 출력 신호를 NOR 연산하여 출력 신호(scan2[i])로서 출력한다. Specifically, the shift register 320 includes (m + 1) flip-flops (FF 21 to FF 2 (m + 1) ) and m NOR gates (NOR 31 to NOR 3m ), and the NOR gate (NOR 31). The output signals of ˜NOR 3m become the output signals scan2 [1] to scan2 [m] of the shift register 320, respectively. The input signal of the first flip-flop FF 21 is the start signal VSP2 of FIG. 7, and the output signal of the i-th flip-flop FF 1i is the (i + 1) th flip-flop FF 2 (i + 1). ) Is an input signal. The i-th NOR gate NOR 3i performs an NOR operation on the output signal of the i-th flip-flop FF 2i and the output signal of the (i + 1) -th flip-flop FF 2 (i + 1) to output an output signal scan2 [ i]).

그리고 도 10에서 세로 방향으로 홀수 번째에 위치하는 플립플롭(FF2i)은 클록(VCLK2, VCLK2b)을 각각 내부 클록(clk, clkb)으로 수신하고, 짝수 번째에 위치하는 플립플롭(FF2i)은 클록(VCLK2b, VCLK2)을 각각 내부 클록(clk, clkb)으로 수신한다. 그리고 시작 신호(VSP2)는 클록(VCLK2)이 하이 레벨일 때 로우 레벨을 한번 가지면 된다. 또한, 출력 신호(scan2[i])의 하이 레벨 펄스의 시작 시점이 시프트 레지스터(310)의 출력 신호(out1[i])의 마지막 하이 레벨 펄스의 시작 시점으로부터 반 클록(VCLK2)만큼 떨어지도록 시작 신호(VSP2)의 타이밍이 설정된다. 이와 같이 하면, 시프트 레지스터(320)는 반 클록(VCLK2) 동안 하이 레벨 펄스를 가지는 출력 신호(scan2[1]∼scan2[m])를 반 클록(VCLK2)만큼 시프트하면서 출력할 수 있다.And a flip-flop (FF 2i) Clocks (VCLK2, VCLK2b) a flip-flop (FF 2i) respectively received by the internal clock (clk, clkb), and located at an even-numbered positioned at odd-numbered in the longitudinal direction in FIG. 10 The clocks VCLK2b and VCLK2 are received as internal clocks clk and clkb, respectively. The start signal VSP2 may have a low level once when the clock VCLK2 is at a high level. In addition, the start time of the high level pulse of the output signal scan2 [i] starts to fall by a half clock VCLK2 from the start time of the last high level pulse of the output signal out1 [i] of the shift register 310. The timing of the signal VSP2 is set. In this way, the shift register 320 can output the shifted output signals scan2 [1] to scan2 [m] having the high level pulse by the half clock VCLK2 during the half clock VCLK2.

그리고 주사 구동부(300)의 i번째 NOR 게이트(NOR1i)는 시프트 레지스터(310)의 i번째 최종 출력 신호(scan1[i])와 시프트 레지스터(320)의 i번째 출력 신호(scan2[i])를 NOR 연산하여 출력하므로, 선택 신호(select[i])는 4개의 프리차지 펄스와 4개의 프리차지 펄스 이후에 선택 펄스를 가질 수 있다.The i th NOR gate NOR 1i of the scan driver 300 includes the i th final output signal scan1 [i] of the shift register 310 and the i th output signal scan2 [i] of the shift register 320. Since NOR is calculated and outputted, the selection signal select [i] may have four precharge pulses and four precharge pulses.

이와 같이, 도 6 내지 도 10에서 설명한 주사 구동부(300)로 도 4에 도시한 선택 신호(select[i])를 생성할 수 있다. 그리고 도 6 내지 도 10에서는 선택 신호가 4개의 프리차지 펄스를 가지는 것으로 설명하였지만, 도 6 내지 도 10의 주사 구동부(300)로부터 다른 개수의 프리차지 펄스를 가지는 선택 신호를 생성할 수도 있다. 아래에서는 이러한 경우에 대해서 상세하게 설명한다. As described above, the scan driver 300 described with reference to FIGS. 6 to 10 may generate the selection signal select [i] illustrated in FIG. 4. 6 to 10 illustrate that the selection signal has four precharge pulses, the selection signal having different numbers of precharge pulses may be generated from the scan driver 300 of FIGS. 6 to 10. This case will be described in detail below.

먼저, 선택 펄스의 폭이 결정되면 프리차지에 사용되는 화소 회로의 개수에 따라 프리차지 펄스의 폭이 결정되고, 프리차지 펄스의 폭은 플립플롭(FF1k)의 출력에 의해서 결정되므로, 클록(VCLK1)의 주파수를 낮추기 위해서 플립플롭(FF1k)의 로우 레벨 펄스가 최소 폭을 가지는 것으로 가정한다. 즉, 플립플롭(FF1k)의 로우 레벨 펄스의 폭이 한 클록(VCLK1)과 동일한 것으로 가정한다. First, when the width of the selection pulse is determined, the width of the precharge pulse is determined according to the number of pixel circuits used for the precharge, and the width of the precharge pulse is determined by the output of the flip-flop FF 1k . In order to lower the frequency of VCLK1, it is assumed that the low level pulse of the flip-flop FF 1k has the minimum width. That is, it is assumed that the width of the low level pulse of the flip-flop FF 1k is equal to one clock VCLK1.

이러한 가정에서, 플립플롭(FF1k)의 출력 신호(SRk)의 로우 레벨 펄스의 주기는 폭의 n배로 된다(여기서 n은 2이상의 정수). 그러면 NOR 게이트(NOR2k)의 출력 신호(out1[k])에서 하이 레벨 펄스의 주기는 폭의 2n배, 즉 4배 이상인 짝수배로 되므로, 출력 신호(scan1[i])에서 프리차지 펄스의 폭은 항상 주기의 1/2n배로 된다. 그리고 프리차지 펄스의 주기가 폭에 대해서 2n배인 경우에는 클록(VCLK2)의 주기를 클록(VCLK1)의 주기에 대해 2n배로 하면, 선택 펄스의 폭을 프리차지 펄스의 폭에 대해 2n배로 할 수 있는 동시에 프리차지 펄스의 폭의 2n배 간격으로 선택 펄스를 시프트할 수 있다.In this assumption, the period of the low level pulse of the output signal SR k of the flip-flop FF 1k becomes n times the width (where n is an integer of 2 or more). Then, the period of the high level pulse in the output signal out1 [k] of the NOR gate NOR 2k becomes an even multiple of 2n times the width, that is, 4 times or more, and thus the width of the precharge pulse in the output signal scan1 [i]. Is always 1 / 2n times the period. When the period of the precharge pulse is 2n times the width, when the period of the clock VCLK2 is 2n times the period of the clock VCLK1, the width of the selection pulse can be 2n times the width of the precharge pulse. At the same time, the selection pulse can be shifted at intervals of 2n times the width of the precharge pulse.

그리고 시프트 레지스터(310)의 출력 신호(out1[k])는 반 클록(VCLK1)만큼 시프트되어 출력되므로, 총 [2n×m―(2n-1)]개의 출력 신호(out1[k])가 필요하다. 이 중에서 [2n×i-(2n-1)]번째 출력 신호(out1[2n×i-(2n-1)])가 시프트 레지스터(310)의 최종 출력 신호(scan1[i])로 선택된다.Since the output signal out1 [k] of the shift register 310 is shifted and output by the half clock VCLK1, a total of [2n × m− (2n−1)] output signals out1 [k] are required. Do. Among these, the [2n × i− (2n−1)] th output signal out1 [2n × i− (2n−1)] is selected as the final output signal scan1 [i] of the shift register 310.

다음, 선택 펄스의 폭을 프리차지 펄스의 폭에 대해서 홀수배 또는 3배 이하로 할 수 있는 실시예에 대해서 도 11 및 도 12를 참조하여 상세하게 설명한다. Next, an embodiment in which the width of the selection pulse can be an odd number or three times or less with respect to the width of the precharge pulse will be described in detail with reference to FIGS. 11 and 12.

도 11은 본 발명의 제3 실시예에 따른 시프트 레지스터(310)의 개략적인 회로도이며, 도 12는 본 발명의 제3 실시예에 따른 주사 구동부의 신호 타이밍도이다. 도 11에서 클록(VCLK1)의 반전된 신호는 VCLK1b로 표시하였으며, 도 12의 신호 타이밍도에 VCLK1b의 도시는 생략하였다. 그리고 본 발명의 제3 실시예에서는 설명의 편의상 프리차지 펄스의 주기를 폭의 3배로 하였다. 또한, 시프트 레지스터(320)와 NOR 게이트(NOR11∼NOR1m)의 구조와 동작은 제2 실시예와 동일하므로 아래에서는 설명을 생략한다. 11 is a schematic circuit diagram of a shift register 310 according to a third embodiment of the present invention, and FIG. 12 is a signal timing diagram of a scan driver according to a third embodiment of the present invention. In FIG. 11, the inverted signal of the clock VCLK1 is represented by VCLK1b, and the illustration of VCLK1b is omitted in the signal timing diagram of FIG. 12. In the third embodiment of the present invention, for convenience of explanation, the period of the precharge pulse is three times the width. In addition, since the structure and operation of the shift register 320 and the NOR gates NOR 11 to NOR 1m are the same as in the second embodiment, the description thereof will be omitted below.

도 11에 나타낸 바와 같이, 제3 실시예에 따른 시프트 레지스터(310)는 (3m-2)개의 플립플롭(FF31∼FF3(3m-2))을 포함하며, 플립플롭(FF31∼FF 3(3m-2))의 출력 신호가 각각 시프트 레지스터(310)의 출력 신호(out1[1]∼out1[3m-2])로 된다. As shown in Fig. 11, the shift register 310 according to the third embodiment includes (3m-2) flip-flops FF 31 to FF 3 (3m-2) , and flip-flops FF 31 to FF. The output signal of 3 (3m-2) becomes the output signal out1 [1] -out1 [3m-2] of the shift register 310, respectively.

플립플롭(FF3k)은 클록(VCLK1, VCLK1b)을 각각 내부 클록(clk, clkb)으로 수신한다. 그리고 플립플롭(FF3k)은 클록(clk)이 로우 레벨일 때 입력 신호를 수신하는 동시에 직전 클록(clk) 타이밍에서 래치된 입력 신호를 출력하고, 클록(clk)이 하이 레벨이면 로우 레벨일 때 입력된 신호를 래치하여 출력한다. 따라서 플립플롭(FF3k)은 클록(clk)이 로우 레벨일 때 입력된 신호를 반 클록(clk)만큼 지 연한 후 한 클록(clk) 동안 출력한다. The flip-flop FF 3k receives the clocks VCLK1 and VCLK1b as internal clocks clk and clkb, respectively. The flip-flop FF 3k receives an input signal when the clock clk is at the low level and outputs an input signal latched at the timing of the previous clock clk, and when the clock clk is at the low level. The input signal is latched and output. Therefore, the flip-flop FF 3k delays the input signal by a half clock clk when the clock clk is at a low level and outputs the signal for one clock clk.

그리고 도 12에 도시한 바와 같이 플립플롭(FF31)의 출력 신호(out1[1])는 한 주기 동안 하이 레벨 펄스를 4번 가지고, 하이 레벨 펄스는 폭이 클록(VCLK1)의 주기와 동일하고 주기가 클록(VCLK1)의 주기의 3배이다. 따라서 플립플롭(FF31)의 입력 신호(in)인 시작 신호(VSP1)는 한 주기 동안 세 클록(VCLK1) 간격으로 클록(VCLK1)이 로우 레벨일 때 하이 레벨을 가지고 이를 총 4번 가지면 된다. 그러면 플립플롭(FF31∼FF3(3m-2))은 한 주기 동안 하이 레벨 펄스를 4번 가지는 출력 신호(out1[1]∼out1[3m-2])를 한 클록(VCLK1)만큼 시프트하면서 순차적으로 출력할 수 있다. 그리고 플립플롭(FF31∼FF3(3m-2))의 출력 신호(out1[1]∼out[3m-2]) 중 (3i-2)번째 출력 신호(out1[3i-2])가 최종 출력 신호(scan1[i])로 선택된다(i는 1에서 m 사이의 정수). As shown in FIG. 12, the output signal out1 [1] of the flip-flop FF 31 has four high level pulses for one period, and the high level pulses have the same width as that of the clock VCLK1. The period is three times the period of the clock VCLK1. Therefore, the start signal VSP1, which is the input signal in of the flip-flop FF 31 , has a high level when the clock VCLK1 is at a low level at three clock intervals VCLK1 for one period, and has a total of four times. The flip-flop FF 31 to FF 3 (3m-2) then shifts the output signal out1 [1] to out1 [3m-2] having four high level pulses for one period by one clock VCLK1. Can be output sequentially. The (3i-2) th output signal out1 [3i-2] of the output signals out1 [1] to out [3m-2] of the flip-flops FF 31 to FF 3 (3m-2 ) is final. The output signal scan1 [i] is selected (i is an integer between 1 and m).

이와 같이, 시프트 레지스터(310)의 출력 신호(scan1[i])에서 하이 레벨 펄스의 폭을 한 클록(VCLK1)으로 설정하면, 하이 레벨 펄스의 주기를 하이 레벨 펄스의 폭에 대해서 2배 이상인 정수 배(도 12에서는 3배)로 할 수 있다. 그리고 출력 신호(scan1[i])에서 하이 레벨 펄스는 프리차지 펄스에 대응되므로, 프리차지 펄스의 폭(Tp)은 항상 주기의 1/n배(도 11에서는 1/3배)로 된다(여기서 n은 2이상의 정수). 그리고 시프트 레지스터(320)의 클록(VCLK2)의 주기를 시프트 레지스터(310)의 클록(VCLK1)의 2n배(도 11에서는 6배)로 하면, 선택 펄스의 폭을 프리차지 펄스의 폭에 대해 n배(도 11에서는 3배)로 할 수 있는 동시에 프리차지 펄스의 폭의 n 배 간격으로 선택 펄스를 시프트할 수 있다.In this manner, when the width of the high level pulse is set to one clock VCLK1 in the output signal scan1 [i] of the shift register 310, the integer of which the period of the high level pulse is more than twice the width of the high level pulse. It can be set as a double (3 times in FIG. 12). In the output signal scan1 [i], since the high level pulse corresponds to the precharge pulse, the width Tp of the precharge pulse is always 1 / n times the period (1/3 times in FIG. 11) (where n is an integer of 2 or more). When the period of the clock VCLK2 of the shift register 320 is 2n times (6 times in FIG. 11) of the clock VCLK1 of the shift register 310, the width of the selection pulse is n to the width of the precharge pulse. The selection pulses can be doubled (three times in Fig. 11) and at intervals of n times the width of the precharge pulse.

또한, 시프트 레지스터(310)의 출력 신호(out1[k])에서 하이 레벨 펄스의 주기가 폭에 대해서 n배인 경우에는 시프트 레지스터(310)에서 총 [n×m―(n-1)]개의 출력 신호(out1[k])가 필요하다. 그리고 이 중에서 [n×i-(n-1)]번째 출력 신호(out1[n×i-(n-1)])가 시프트 레지스터(310)의 최종 출력 신호(scan1[i])로 된다. 즉, 도 11과 같이 n이 3인 경우에는 시프트 레지스터(310)에서 총 (3m―2)개의 출력 신호(out1[k])가 필요하고, 이 중에서 (3i-2)번째 출력 신호(out1[3i-2)])가 시프트 레지스터(310)의 최종 출력 신호(scan1[i])로 된다.Further, when the period of the high level pulse is n times the width in the output signal out1 [k] of the shift register 310, a total of [n × m− (n−1)] outputs are output from the shift register 310. Signal out1 [k] is required. The [n × i− (n−1)] th output signal out1 [n × i− (n−1)] becomes the final output signal scan1 [i] of the shift register 310. That is, when n is 3 as shown in FIG. 11, a total of (3m-2) output signals out1 [k] are required in the shift register 310, and among them, the (3i-2) th output signal out1 [ 3i-2))) becomes the final output signal scan1 [i] of the shift register 310.

이와 같이, 프리차지 펄스의 주기를 폭에 대해서 홀수 배 또는 3배 이하로 하는 경우에는 제3 실시예에 따른 시프트 레지스터(310)를 사용할 수 있다. 물론 제3 실시예의 시프트 레지스터(310)를 프리차지 펄스의 주기가 폭에 대해서 4배 이상의 짝수 배가 되는 경우에도 사용할 수도 있지만, 제2 실시예에서 설명한 시프트 레지스터(310)에 비해 구조가 복잡해지고 클록(VCLK1)의 주파수도 증가한다. As described above, when the period of the precharge pulse is made odd or three times or less with respect to the width, the shift register 310 according to the third embodiment can be used. Of course, the shift register 310 of the third embodiment can also be used in the case where the period of the precharge pulse is four times or more even with respect to the width, but the structure becomes more complicated and the clock than the shift register 310 described in the second embodiment. The frequency of VCLK1 also increases.

다음, 도 13a 및 도 13b를 참조하여 도 11의 시프트 레지스터에 사용되는 플립플롭의 일 예에 대해서 설명한다. Next, an example of a flip-flop used in the shift register of FIG. 11 will be described with reference to FIGS. 13A and 13B.

도 13a 및 도 13b는 각각 도 11의 시프트 레지스터에 사용되는 플립플롭의 개략적인 도면이다. 도 13a 및 도 13b에 도시한 플립플롭(FF3k)은 마스터/슬레이브형 래치로 형성되어 있다. 그리고 플립플롭(FF3k)의 내부 클록(clk, clkb)에 각각 클록(VCLK1, VCLK1b)이 입력된다. 13A and 13B are schematic diagrams of flip-flops used in the shift register of FIG. 11, respectively. The flip-flop FF 3k shown in FIGS. 13A and 13B is formed of a master / slave latch. The clocks VCLK1 and VCLK1b are input to the internal clocks clk and clkb of the flip-flop FF 3k , respectively.

도 13a를 보면, 마스터 래치(313)에서, 입력단에 위치하는 PMOS 트랜지스터(313a)는 클록(clk)의 로우 레벨에 응답하여 입력 신호(in)를 인버터(313b)로 전달하고, 인버터(313b)는 PMOS 트랜지스터(313a)의 출력 신호를 반전하여 마스터 래치(313)의 출력 신호로서 출력한다. 또한, 인버터(313c)는 인버터(313b)의 출력을 반전하여 출력하고, PMOS 트랜지스터(313d)는 클록(clkb)의 로우 레벨, 즉 클록(clkb)의 하이 레벨에 응답하여 인버터(313c)의 출력 신호를 인버터(313b)로 전달한다. 즉, 마스터 래치(313)는 클록(clk)이 로우 레벨일 때의 입력 신호(in)를 반전하여 한 클록(clk) 동안 출력한다.Referring to FIG. 13A, in the master latch 313, the PMOS transistor 313a positioned at the input terminal transfers the input signal in to the inverter 313b in response to the low level of the clock clk, and the inverter 313b. Inverts the output signal of the PMOS transistor 313a and outputs it as an output signal of the master latch 313. The inverter 313c also inverts the output of the inverter 313b and outputs the PMOS transistor 313d in response to the low level of the clock clkb, that is, the high level of the clock clkb. The signal is transmitted to the inverter 313b. That is, the master latch 313 inverts the input signal in when the clock clk is at the low level and outputs it for one clock clk.

다음, 슬레이브 래치(314)에서, 입력단에 위치하는 PMOS 트랜지스터(314a)는 반전된 클록(clkb)의 로우 레벨에 응답하여 마스터 래치(313)의 출력 신호를 인버터(314b)로 전달하고, 인버터(314b)는 PMOS 트랜지스터(314a)의 출력 신호를 반전하여 슬레이브 래치(314)의 출력 신호로서 출력한다. 그리고 인버터(314c)는 인버터(314b)의 출력을 반전하여 출력하고, PMOS 트랜지스터(314d)는 클록(clk)의 로우 레벨에 응답하여 인버터(314c)의 출력 신호를 인버터(314b)로 전달한다. 즉, 슬레이브 래치(314)는 클록(clk)이 하이 레벨일 때의 마스터 래치(313)의 출력 신호를 반전하여 한 클록(VCLK1) 동안 출력한다.Next, in the slave latch 314, the PMOS transistor 314a located at the input terminal transfers the output signal of the master latch 313 to the inverter 314b in response to the low level of the inverted clock clkb. 314b inverts the output signal of the PMOS transistor 314a and outputs it as an output signal of the slave latch 314. The inverter 314c inverts the output of the inverter 314b and outputs it, and the PMOS transistor 314d transmits the output signal of the inverter 314c to the inverter 314b in response to the low level of the clock clk. In other words, the slave latch 314 inverts the output signal of the master latch 313 when the clock clk is at the high level and outputs it for one clock VCLK1.

따라서 도 13a의 플립플롭(FF3k)은 클록(VCLK1)이 로우 레벨일 때의 입력 신호(in)를 반 클록(VCLK1)만큼 지연시킨 후 한 클록(VCLK1) 동안 출력할 수 있다. Accordingly, the flip-flop FF 3k of FIG. 13A may delay the input signal in when the clock VCLK1 is at the low level by one half clock VCLK1 and output the same for one clock VCLK1.

도 13a와 달리, 도 13b에 도시한 바와 같이 플립플롭(FF3k)의 마스터 및 슬 레이브 래치(315, 316)를 각각 도 8b의 플립플롭과 동일한 구조로 형성할 수 있다. 이때, 마스터 래치(315)는 도 8b의 플립플롭에 대해서 클록(clk, clkb)을 반대로 사용하고, 슬레이브 래치(316)는 도 8b의 플립플롭과 클록(clk, clkb)을 동일하게 사용한다. Unlike FIG. 13A, the master and slave latches 315 and 316 of the flip-flop FF 3k may be formed in the same structure as the flip-flop of FIG. 8B, respectively. In this case, the master latch 315 uses the clocks clk and clkb in reverse with respect to the flip-flop of FIG. 8B, and the slave latch 316 uses the flip-flops and the clocks clk and clkb in FIG. 8B in the same manner.

그러면 마스터 래치(315)는 클록(clk)이 로우 레벨일 때의 입력 신호(in)를 한 클록(clk) 동안 출력하고, 슬레이브 래치(316)는 클록(clk)이 하이 레벨일 때의 마스터 래치(315)의 출력 신호를 한 클록(clk) 동안 출력한다. 따라서 도 13b의 플립플롭(FF3k)은 클록(VCLK1)이 로우 레벨일 때의 입력 신호(in)를 반 클록(VCLK1)만큼 지연시킨 후 한 클록(VCLK1) 동안 출력할 수 있다. Then, the master latch 315 outputs the input signal in when the clock clk is at the low level for one clock clk, and the slave latch 316 is the master latch when the clock clk is at the high level. The output signal of 315 is output for one clock clk. Accordingly, the flip-flop FF 3k of FIG. 13B may delay the input signal in when the clock VCLK1 is at the low level by one half clock VCLK1 and output the same for one clock VCLK1.

이상에서 설명한 것처럼, 본 발명의 실시예에 따른 주사 구동부(300)는 소정 개수의 프리차지 펄스와 하나의 선택 펄스를 가지는 선택 신호를 순차적으로 출력할 수 있다. 여기서, 프리차지 펄스의 주기와 마지막 프리차지 펄스와 선택 펄스의 시작 시점 사이의 간격은 동일하며, 선택 신호는 인접한 프리차지 펄스의 주기만큼 시프트되어 순차적으로 출력된다. 그리고 이러한 선택 신호를 생성하기 위해 본 발명의 실시예에 따른 시프트 레지스터(310)는 프리차지 펄스에 대응하는 하이 레벨 펄스를 가지는 제1 출력 신호를 하이 레벨 펄스의 폭에 대응하는 간격만큼 시프트하면서 순차적으로 출력하고, 이러한 제1 출력 신호 중 일정 간격(하이 레벨 펄스의 주기에 대응하는 간격)으로 시프트되어 출력되는 신호가 선택되어 선택 신호의 생성에 사용된다. As described above, the scan driver 300 according to the exemplary embodiment of the present invention may sequentially output a selection signal having a predetermined number of precharge pulses and one selection pulse. Here, the interval between the period of the precharge pulse and the start point of the last precharge pulse and the selection pulse is the same, and the selection signal is sequentially shifted by the period of the adjacent precharge pulse. In order to generate the selection signal, the shift register 310 according to the embodiment of the present invention sequentially shifts the first output signal having the high level pulse corresponding to the precharge pulse by an interval corresponding to the width of the high level pulse. Of the first output signal is shifted at a predetermined interval (interval corresponding to the period of the high level pulse), and the output signal is selected and used for generation of the selection signal.

그리고 본 발명의 실시예에서는 주사 구동부(300)에서 출력되는 선택 신호가 직접 선택 주사선으로 인가되는 것으로 설명하였지만, 주사 구동부와 표시 영역 사이에 형성되는 버퍼를 거쳐서 입력이 될 수도 있다. 또한, 경우에 따라서는 선택 신호와 발광 신호의 레벨을 변경하기 위해서 주사 구동부와 표시 영역 사이에 레벨 시프터가 형성될 수 있다.In the embodiment of the present invention, the selection signal output from the scan driver 300 is directly applied to the selection scan line. However, the selection signal may be input through a buffer formed between the scan driver and the display area. In some cases, a level shifter may be formed between the scan driver and the display area to change the level of the selection signal and the light emission signal.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명에 의하면, 데이터선을 충전하는데 소요되는 시간을 감소시킬 수 있으므로, 데이터 기입이 빠르게 이루어지고 정확한 계조 표현이 이루어질 수 있다. As described above, according to the present invention, since the time required for charging the data line can be reduced, data writing can be performed quickly and accurate gradation representation can be achieved.

Claims (22)

일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 장치에 있어서,An apparatus for driving a light emitting display device including a plurality of scan lines extending in one direction and transmitting a selection signal. 상기 선택 신호는 제1 정수 개의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지며,The selection signal has a first pulse of a first integer number of first levels and a second pulse of the first level, 적어도 하나의 제3 펄스를 가지는 제1 신호를 제1 간격만큼 시프트하면서 순차적으로 출력하는 제1 구동부,A first driver sequentially outputting a first signal having at least one third pulse by a first interval, 상기 제1 구동부에서 순차적으로 출력되는 제1 신호 중 하나의 제1 신호에 대해서 상기 제1 간격의 제2 정수 배인 제2 간격만큼 순차적으로 시프트된 제1 신호를 제2 신호로서 선택하는 제2 구동부, 그리고A second driver that selects, as a second signal, a first signal sequentially shifted by a second interval that is a second integer multiple of the first interval with respect to one of the first signals sequentially output from the first driver; , And 상기 제2 신호의 상기 제3 펄스에 응답하여 상기 선택 신호의 상기 제1 펄스를 생성하는 제3 구동부를 포함하는 발광 표시 장치의 구동 장치.And a third driver configured to generate the first pulse of the selection signal in response to the third pulse of the second signal. 제1항에 있어서,The method of claim 1, 상기 제3 펄스의 폭이 상기 제1 펄스의 폭과 실질적으로 동일한 발광 표시 장치의 구동 장치.And a width of the third pulse is substantially equal to a width of the first pulse. 제2항에 있어서,The method of claim 2, 상기 제2 간격은 상기 제3 펄스의 폭의 제3 정수 배인 발광 표시 장치의 구 동 장치.And the second interval is a third integer multiple of the width of the third pulse. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제2 펄스에 대응하는 제4 펄스를 가지는 제3 신호를 제3 간격만큼 시프트하면서 순차적으로 출력하는 제4 구동부를 더 포함하며,A fourth driving unit sequentially outputting a third signal having a fourth pulse corresponding to the second pulse by a third interval, 상기 제4 구동부는 상기 제2 신호의 상기 제3 펄스와 상기 제3 신호의 상기 제4 펄스에 응답하여 상기 선택 신호를 출력하는 발광 표시 장치의 구동 장치.And the fourth driver outputs the selection signal in response to the third pulse of the second signal and the fourth pulse of the third signal. 제4항에 있어서,The method of claim 4, wherein 상기 제3 신호의 상기 제4 펄스의 시작 시점은 상기 제2 신호의 상기 제3 펄스의 시작 시점에 대해 상기 제2 간격의 상기 제1 정수 배만큼 이동된 발광 표시 장치의 구동 장치.And a start time point of the fourth pulse of the third signal is shifted by the first integer multiple of the second interval with respect to a start point of the third pulse of the second signal. 제4항에 있어서,The method of claim 4, wherein 상기 제2 간격은 상기 제3 펄스의 주기와 동일한 발광 표시 장치의 구동 장치. And the second interval is the same as the period of the third pulse. 제4항에 있어서,The method of claim 4, wherein 상기 제3 간격은 상기 제2 간격과 동일한 발광 표시 장치의 구동 장치. And the third interval is the same as the second interval. 제4항에 있어서,The method of claim 4, wherein 상기 제1 구동부는 시프트 레지스터를 포함하며, 상기 제1 구동부에서 사용되는 클록의 주기가 상기 제3 펄스의 폭의 두 배에 해당하는 발광 표시 장치의 구동 장치.And the first driver includes a shift register, wherein a period of a clock used in the first driver is twice the width of the third pulse. 제4항에 있어서,The method of claim 4, wherein 상기 제1 구동부는 시프트 레지스터를 포함하며, 상기 제1 구동부에서 사용되는 클록의 주기가 상기 제3 펄스의 폭과 동일한 발광 표시 장치의 구동 장치.And the first driver includes a shift register, and a period of a clock used in the first driver is equal to a width of the third pulse. 제4항에 있어서,The method of claim 4, wherein 상기 제1 구동부는 상기 제1 신호를 순차적으로 출력하는 시프트 레지스터를 포함하며,The first driver includes a shift register for sequentially outputting the first signal, 상기 제2 구동부는 상기 시프트 레지스터에서 순차적으로 출력되는 복수의 제1 신호 중 상기 제2 정수 간격으로 상기 제1 신호를 선택하는 발광 표시 장치의 구동 장치.And the second driver selects the first signal at a second integer interval from among a plurality of first signals sequentially output from the shift register. 일 방향으로 뻗어 있으며 데이터 신호를 전달하는 복수의 데이터선, 상기 데이터선과 교차하는 방향으로 뻗어 있는 복수의 주사선 및 상기 데이터선과 상기 주사선에 각각 연결되는 복수의 화소를 포함하는 표시 영역, 그리고A display area including a plurality of data lines extending in one direction and transmitting data signals, a plurality of scanning lines extending in a direction crossing the data lines, and a plurality of pixels connected to the data lines and the scanning lines, respectively; 상기 복수의 주사선에 소정 개수의 제1 레벨의 제1 펄스와 상기 제1 레벨의 제2 펄스를 가지는 선택 신호를 순차적으로 인가하며, 적어도 하나의 제3 펄스를 가지며 제1 간격만큼 순차적으로 시프트되는 복수의 제1 신호를 생성하고, 상기 복수의 제1 신호 중 상기 제1 간격의 정수 배인 제2 간격만큼 시프트된 복수의 제1 신호를 복수의 제2 신호로 선택하고, 상기 제2 신호를 이용하여 상기 선택 신호를 생성하는 주사 구동부를 포함하는 발광 표시 장치.Sequentially applying a selection signal having a predetermined number of first pulses of the first level and the second pulses of the first level to the plurality of scan lines, and having at least one third pulse and sequentially shifted by a first interval Generate a plurality of first signals, select a plurality of first signals shifted by a second interval that is an integer multiple of the first interval among the plurality of first signals as a plurality of second signals, and use the second signal And a scan driver configured to generate the selection signal. 제11항에 있어서, The method of claim 11, 상기 제1 펄스가 상기 소정 개수만큼 반복된 후 상기 제2 펄스가 출력되는 발광 표시 장치.And the second pulse is output after the first pulse is repeated the predetermined number of times. 제12항에 있어서,The method of claim 12, 상기 복수의 주사선 중 제1 주사선에 상기 제2 펄스를 가지는 선택 신호가 인가되는 기간 중 일부 기간 동안, 상기 복수의 주사선 중 상기 제1 주사선과는 다른 적어도 하나의 제2 주사선에 상기 제1 펄스를 가지는 선택 신호가 인가되는 발광 표시 장치.The first pulse is applied to at least one second scan line different from the first scan line among the plurality of scan lines during a period during which a selection signal having the second pulse is applied to the first scan line among the plurality of scan lines. The light emitting display device to which the selection signal is applied. 제12항에 있어서, The method of claim 12, 상기 제2 간격은 상기 제3 펄스의 주기와 실질적으로 동일한 발광 표시 장치.And the second interval is substantially the same as the period of the third pulse. 제11항 내지 제14항 중 어느 한 항에 있어서,The method according to any one of claims 11 to 14, 상기 화소는,The pixel, 상기 주사선에 인가되는 선택 신호의 상기 제1 레벨에 응답하여 상기 데이터선으로부터의 데이터 신호를 전달하는 적어도 하나의 제1 스위칭 소자,At least one first switching element transferring a data signal from the data line in response to the first level of a selection signal applied to the scan line; 상기 전달되는 데이터 신호에 대응하는 전압을 충전하는 커패시터,A capacitor charging a voltage corresponding to the transmitted data signal, 상기 커패시터에 충전된 전압에 따라 전류를 출력하는 트랜지스터, 그리고A transistor for outputting a current according to the voltage charged in the capacitor, and 상기 트랜지스터로부터의 전류에 따라 빛을 발광하는 발광 소자를 포함하는 발광 표시 장치.And a light emitting element emitting light in accordance with the current from the transistor. 제15항에 있어서, The method of claim 15, 상기 데이터 신호는 전류 형태의 신호이며,The data signal is a signal in the form of a current, 상기 복수의 주사선 중 제1 주사선에 상기 제2 펄스의 선택 신호가 인가되고 상기 제1 주사선과는 다른 적어도 하나의 제2 주사선에 상기 제1 펄스의 선택 신호가 인가되는 제1 기간 동안 상기 데이터선에는 제1 전류가 인가되며, The data line during a first period in which a selection signal of the second pulse is applied to a first scan line among the plurality of scan lines and a selection signal of the first pulse is applied to at least one second scan line different from the first scan line. The first current is applied to, 상기 제1 주사선에 상기 제2 펄스의 선택 신호가 인가되고 상기 제2 주사선에 제2 레벨의 선택 신호가 인가되는 제2 기간 동안 상기 데이터선에는 상기 제1 주사선에 연결된 상기 화소에 대응하는 데이터 신호가 인가되는 발광 표시 장치.The data signal corresponding to the pixel connected to the first scan line is applied to the data line during a second period during which the selection signal of the second pulse is applied to the first scan line and the selection signal of the second level is applied to the second scan line. The light emitting display device is applied. 제16항에 있어서, The method of claim 16, 상기 제1 전류는, 상기 제1 기간에서 상기 제1 펄스의 선택 신호가 인가되는 상기 제2 주사선의 개수에 1을 더한 값과 상기 데이터 신호의 곱과 실질적으로 동일한 발광 표시 장치.And the first current is substantially equal to the product of the data signal obtained by adding 1 to the number of the second scan lines to which the selection signal of the first pulse is applied in the first period. 제16항에 있어서, The method of claim 16, 상기 제1 전류에 의해 상기 제1 기간에서 상기 제1 주사선 및 상기 제2 주사선에 각각 연결된 화소에 실질적으로 상기 데이터 신호에 대응하는 전류가 전달되는 발광 표시 장치. And a current corresponding to the data signal to the pixels connected to the first scan line and the second scan line, respectively, in the first period by the first current. 일 방향으로 뻗어 있으며 선택 신호를 전달하는 복수의 주사선을 포함하는 발광 표시 장치를 구동하는 방법에 있어서, A method of driving a light emitting display device including a plurality of scan lines extending in one direction and transmitting a selection signal, the method comprising: 적어도 하나의 제1 레벨의 제1 펄스를 가지는 제1 신호를 제1 간격만큼 시프트하면서 순차적으로 출력하는 단계, Sequentially outputting a first signal having at least one first level first pulse by a first interval, 상기 순차적으로 출력되는 제1 신호 중 상기 제1 간격의 정수 배인 제2 간격만큼 순차적으로 시프트된 제1 신호를 제2 신호로서 선택하는 단계, Selecting a first signal sequentially shifted by a second interval that is an integer multiple of the first interval among the sequentially output first signals, as a second signal; 상기 제2 신호의 상기 제1 펄스에 대응하는 제3 펄스를 가지는 제3 신호를 출력하는 단계, 그리고 Outputting a third signal having a third pulse corresponding to the first pulse of the second signal, and 상기 제3 신호의 상기 적어도 하나의 제3 펄스에 응답하여 적어도 하나의 제4 펄스를 생성하고, 상기 적어도 하나의 제4 펄스를 가지는 상기 선택 신호를 출력하는 단계를 포함하는 발광 표시 장치의 구동 방법. Generating at least one fourth pulse in response to the at least one third pulse of the third signal, and outputting the selection signal having the at least one fourth pulse. . 제19항에 있어서, The method of claim 19, 상기 선택 신호는 상기 적어도 하나의 제4 펄스 이후에 상기 제4 펄스보다 폭이 긴 제5 펄스를 더 가지는 발광 표시 장치의 구동 방법.And wherein the selection signal further has a fifth pulse having a width greater than that of the fourth pulse after the at least one fourth pulse. 제19항 또는 제20항에 있어서, The method of claim 19 or 20, 상기 제1 펄스의 주기는 상기 제2 간격과 실질적으로 동일한 발광 표시 장치의 구동 방법. And a period of the first pulse is substantially the same as the second interval. 제19항 또는 제20항에 있어서, The method of claim 19 or 20, 상기 제1 펄스의 폭은 상기 제1 간격과 실질적으로 동일한 발광 표시 장치의 구동 방법. And a width of the first pulse is substantially the same as the first interval.
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