KR100646317B1 - 플라즈마 디스플레이 장치 및 그의 구동 방법 - Google Patents

플라즈마 디스플레이 장치 및 그의 구동 방법 Download PDF

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Abstract

본 발명은 최저 계조를 구현하기 위한 저 계조 서브필드에서 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vs)의 크기를 조절하여 저 계조 표현력을 향상시키는 플라즈마 디스플레이 장치 및 그의 구동 방법에 관한 것으로 저 계조 구현 시의 하프톤 노이즈(Half Tone Noise)를 감소시켜 화질을 개선하는 효과가 있다.
이러한 본 발명은 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널과, 스캔 전극 및 서스테인 전극을 구동하기 위한 구동부 및 구동부를 제어하여, 프레임의 서브필드 중 하나 이상의 서브필드에서는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압을 다른 서브필드와 다르게 하는 구동 펄스 제어부를 포함하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 장치 및 그의 구동 방법{Plasma Display Apparatus and Driving Method Thereof}
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 도시한 도.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도.
도 4는 종래의 구동 파형에서 저 계조에서의 화질을 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 조절하는 방법의 일례를 설명하기 위한 도.
도 5는 도 4의 구동파형에서 계조 표현에 영향을 주는 방전을 설명하기 위한 도.
도 6은 도 4의 구동 파형에서 1이하의 저 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도.
도 7은 종래의 구동 파형에서 저 계조에서의 화질을 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 1개로 하는 방법의 일례를 설명하기 위한 도.
도 8은 도 7의 구동 파형에서 1이하의 저 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도.
도 9는 본 발명의 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도.
도 10은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예를 설명하기 위한 도.
도 11은 도 10의 구동파형에서 계조 표현에 영향을 주는 방전을 설명하기 위한 도.
도 12는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 보다 상세히 설명하기 위한 도.
도 13은 도 10의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도.
도 14는 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 2 실시예를 설명하기 위한 도.
도 15는 도 14의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도.
도 16은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 3 실시예를 설명하기 위한 도.
도 17은 도 16의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도.
도 18은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 4 실시예를 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
900 : 플라즈마 디스플레이 패널 901 : 구동 펄스 제어부
902 : 데이터 구동부 903 : 스캔 구동부
904 : 서스테인 구동부 905 : 구동 전압 공급부
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 보다 상세하게는 최저 계조를 구현하기 위한 저 계조 서브필드에서 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vs)의 크기를 조절하여 저 계조 표현력을 향상시키는 플라즈마 디스플레이 장치 및 그의 구동 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널은 전면 패널과 후면 패널 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 전면 글라스(101)에 스캔 전극(102)과 서스테인 전극(103)이 쌍을 이뤄 형성된 복수의 유지전극쌍이 배열된 전면 패널(100) 및 배면을 이루는 후면 글라스(111) 상에 전술한 복수의 유지전극쌍과 교차되도록 복수의 어드레스 전극(113)이 배열된 후면 패널(110)이 일정거리를 사이에 두고 평행하게 결합된다.
전면 패널(100)은 하나의 방전셀에서 상호 방전시키고 셀의 발광을 유지하기 위한 스캔 전극(102) 및 서스테인 전극(103), 즉 투명한 ITO 물질로 형성된 투명 전극(a)과 금속재질로 제작된 버스 전극(b)으로 구비된 스캔 전극(102) 및 서스테인 전극(103)이 쌍을 이뤄 포함된다. 스캔 전극(102) 및 서스테인 전극(103)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 상부 유전체층(104)에 의해 덮혀지고, 상부 유전체층(104) 상면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호층(105)이 형성된다.
후면 패널(110)은 복수개의 방전 공간 즉, 방전셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(112)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하여 진공자외선을 발생시키는 다수의 어드레스 전극(113)이 격벽(112)에 대해 평행하게 배치된다. 후면 패널(110)의 상측면에는 어드레스 방전시 화상표시를 위한 가시광선을 방출하는 R, G, B 형광체(114)가 도포된다. 어드레스 전극(113)과 형광체(114) 사이에는 어드레스 전극(113)을 보호하기 위한 하부 유전체층(115)이 형성된다.
이러한 구조의 일반적인 플라즈마 디스플레이 패널에서 화상 계조를 구현하 는 방법은 다음 도 2와 같다.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도이다.
도 2에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 화상 계조(Gray Level) 표현 방법은 한 프레임을 발광횟수가 다른 여러 서브필드로 나누고, 각 서브필드는 다시 모든 셀들을 초기화시키기 위한 리셋 기간(RPD), 방전될 셀을 선택하기 위한 어드레스 기간(APD) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(SPD)으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일하다. 방전될 셀을 선택하기 위한 어드레스방전은 어드레스 전극과 스캔 전극인 투명전극 사이의 전압차이에 의해 일어난다. 서스테인 기간은 각 서브필드에서 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 각 서브필드의 서스테인 기간 즉, 서스테인 방전 횟수를 조절하여 화상의 계조를 표현하게 된다. 이러한 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 살펴보면 다음 도 3과 같다.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타 낸 도면이다.
도 3에 도시된 바와 같이, 플라즈마 디스플레이 패널은 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
셋다운 기간에는 상승 램프파형이 공급된 후, 상승 램프파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-down)이 셀들 내에 미약한 소거방전을 일으킴으로써 스캔 전극에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 데이터 펄스가 인가된다. 이 스캔 펄스와 데이터 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방 전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 셋다운 기간과 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정극성 전압(Vz)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압레벨이 작은 소거 램프파형(Ramp-ers)의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
이러한 구동파형에서 저 계조에서의 화질을 향상시키기 위해 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 조절하였는데, 이러한 방법의 일례를 살펴보면 다음 도 4와 같다.
도 4는 종래의 구동 파형에서 저 계조에서의 화질을 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 조절하는 방법의 일례를 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 종래에는 저 계조에서의 화질을 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 최소로 하였다. 예를 들면 스캔 전극(Y)으로 공급되는 서스테인 펄스를 1개로 설정하고, 서스테인 전극(Z)으로 공 급되는 서스테인 펄스의 개수를 또한 1개로 설정한다. 즉 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 최소로 설정하여 최저 계조를 구현할 수 있는 최저 계조 서브필드를 설정함으로써 저 계조에서의 계조 표현을 보다 섬세하도록 한다.
이와 같은 경우에 계조 표현에 영향을 줄 수 있는 방전은 어드레스 기간에서 발생하는 어드레스 방전과 서스테인 기간에서 발생하는 서스테인 방전이다. 이러한 방전에 의해 발생한 광이 외부로 발산되어 계조를 표현하게 되는 것이다. 즉, 전술한 도 4와 같은 구동파형에서의 계조는 어드레스 방전과 서스테인 방전에 의해 발생되는 광에 의해 결정된다. 이와 같이 계조에 영향을 주는 방전을 다음 도 5를 결부하여 살펴보면 다음과 같다.
도 5는 도 4의 구동파형에서 계조 표현에 영향을 주는 방전을 설명하기 위한 도면이다.
도 5를 살펴보면, 도 4의 구동파형의 A영역에서는 어드레스 기간에서 스캔 전극(Y)과 어드레스 전극(X) 사이에서 어드레스 방전이 발생하고, 도 4의 구동파형의 B영역에서는 서스테인 기간에서 스캔 전극(Y)과 서스테인 전극(Z) 사이에서 서스테인 방전이 발생한다. 도 4의 구동파형에서는 리셋 기간에서의 리셋 방전에 의해서도 방전이 발생하지만, 플라즈마 디스플레이 패널 상이 모든 방전셀 내에서 리셋 방전이 발생하므로 이러한 리셋 방전에 의해 발생하는 광은 계조 표현에는 영향을 주지 않는다.
이러한 도 4의 구동 파형을 이용하여 1이하의 저 계조를 구현하는 방법의 일례를 살펴보면 다음 도 6과 같다.
도 6은 도 4의 구동 파형에서 1이하의 저 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도면이다.
도 6을 살펴보면, 도 4의 구동 파형에 의해 구현되는 광이 계조 2를 구현하는 광이라고 가정하면 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.5의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.5의 계조를 구현하였다. 여기서 도 4의 구동 파형에 의해 구현되는 광을 계조 2를 구현하는 광이라고 가정한 이유는 설명의 편의를 위해 하나의 서스테인 펄스가 계조 1을 구현하는 것으로 가정하였기 때문이다. 즉 도 4의 구동 파형에서는 2개의 서스테인 펄스가 공급되기 때문에 총 2의 계조를 구현하는 것이다.
이러한 도 6에서 온 되는 하나의 방전셀이 2계조를 구현하는 광을 구현한다고 가정하자. 이러한 경우에 도 6과 같이 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.5의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.5의 계조를 구현하는데, 예를 들어 부호 600의 영역에서와 같이 4개의 방전셀로 이루어지는 영역에서 총 3개의 방전셀은 오프 시키고 1개의 방전셀을 온 시킴으로써 부호 600의 영역에서 발생하는 총 광은 계조 2를 구현하기 위한 광이 된다. 이에 따라 부호 600의 영역의 각각의 방전셀은 0.5계조를 구현하는 것으로 보이게 된다. 이러한 방법은 사람의 눈의 착시 현상을 이용한 것으로 하프톤(Half Tone)기법 중의 하나이다.
또한, 저 계조에서의 화질을 더욱 개선하기 위해 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 1개로 하는 방법이 제안되었다. 이를 살펴보면 다음 도 7과 같다.
도 7은 종래의 구동 파형에서 저 계조에서의 화질을 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 1개로 하는 방법의 일례를 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 종래에는 저 계조에서의 화질을 더욱 개선하기 위해 서스테인 기간에 공급되는 서스테인 펄스의 개수를 1개로 하였다. 예를 들면 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에 1개의 서스테인 펄스가 공급되도록 설정한다. 즉 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 도 4에 비해 1개로 줄여 최저 계조를 구현할 수 있는 최저 계조 서브필드를 설정함으로써 저 계조에서의 계조 표현을 보다 섬세하도록 한다.
이러한 도 7의 구동 파형을 이용하여 1이하의 저 계조를 구현하는 방법의 일례를 살펴보면 다음 도 8과 같다.
도 8은 도 7의 구동 파형에서 1이하의 저 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도면이다.
도 8을 살펴보면, 도 7의 구동 파형에 의해 구현되는 광이 계조 1을 구현하는 광이라고 가정하면 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.25의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.25의 계조를 구현하였 다. 여기서 도 7의 구동 파형에 의해 구현되는 광을 계조 1을 구현하는 광이라고 가정한 이유는 설명의 편의를 위해 하나의 서스테인 펄스가 계조 1을 구현하는 것으로 가정하였기 때문이다. 즉 도 7의 구동 파형에서는 1개의 서스테인 펄스가 공급되기 때문에 총 1의 계조를 구현하는 것이다.
이러한 도 7에서 온 되는 하나의 방전셀이 1계조를 구현하는 광을 구현한다고 가정하자. 이러한 경우에 도 7과 같이 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.25의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.25의 계조를 구현하는데, 예를 들어 부호 800의 영역에서와 같이 4개의 방전셀로 이루어지는 영역에서 총 3개의 방전셀은 오프 시키고 1개의 방전셀을 온 시키면 부호 800의 영역에서 발생하는 총 광은 계조 1을 구현하기 위한 광이 된다. 이에 따라 부호 800의 영역의 각각의 방전셀은 0.25계조를 구현하는 것으로 보이게 된다.
그러나 이와 같은 방법으로 최저 계조를 구현하는 종래의 방법은 온되는 방전셀과 오프되는 방전셀의 휘도 차이가 상대적으로 크고 또한, 오프되는 방전셀의 개수 대비 온 되는 방전셀의 개수가 적기 때문에 영상의 경계 부분에서 화질이 번지는 등의 하프톤 노이즈(Half Tone Noise)가 발생한다. 이에 따라 화질이 악화되는 문제점이 있다.
이러한 문제점을 해결하기 위해 본 발명은 최저 계조를 구현하기 위한 저 계조 서브필드에서 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압의 크기를 조절하여 화질의 악화를 방지하는 플라즈마 디스플레이 장치 및 그의 구동 방법에 관한 것이다.
상기한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널과, 스캔 전극 및 서스테인 전극을 구동하기 위한 구동부 및 구동부를 제어하여, 프레임의 서브필드 중 하나 이상의 서브필드에서는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압을 다른 서브필드와 다르게 하는 구동 펄스 제어부를 포함하는 것을 특징으로 한다.
여기서, 전술한 구동 펄스 제어부는 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압을 다른 서브필드보다 더 낮게 하는 것을 특징으로 한다.
또한, 전술한 구동 펄스 제어부는 저 계조 서브필드에서 어드레스 기간에서 서스테인 전극으로 공급된는 바이어스 전압을 그라운드 레벨(GND) 보다는 크고, 서스테인 전압(Vs)보다는 작도록 하는 것을 특징으로 하다.
또한, 저 계조 서브필드는 프레임의 서브필드 중 서스테인 기간에서 한 쌍의 서스테인 펄스가 스캔 전극과 서스테인 전극으로 공급되는 서브필드인 것을 특징으로 한다.
또한, 저 계조 서브필드는 프레임의 서브필드 중 서스테인 기간에서 스캔 전극 또는 서스테인 전극 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드인 것을 특징으로 한다.
또한, 저 계조 서브필드는 프레임의 서브필드 중 서스테인 기간에서 스캔 전극 또는 서스테인 전극 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드인 것을 특징으로 한다.
또한, 구동 펄스 제어부는 저 계조 서브필드에서 리셋 기간에서 스캔 전극으로 셋업 기간에서 상승 램프 펄스가 공급되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 한다.
또한, 구동 펄스 제어부는 저 계조 서브필드에서 리셋 기간에서 스캔 전극으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 한다.
또한, 정극성 전압은 서스테인 전압(Vs)인 것을 특징으로 한다.
또한, 하나의 프레임 내에서 상기 저 계조 서브필드는 복수개인 경우, 전술한 구동 펄스 제어부는 복수개의 저 계조 서브필드 중 하나 이상은 리셋 기간에서 스캔 전극으로 셋업 기간에서 상승 램프 펄스가 공급되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하고, 다른 저 계조 서브필드에서는 리셋 기간에서 스캔 전극으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 한다.
또한, 하나의 프레임 내에서 저 계조 서브필드는 복수개인 경우, 복수의 저 계조 서브필드 중 하나 이상은 서스테인 기간에서 스캔 전극 또는 서스테인 전극 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드이고, 나머지 저 계조 서브필드는 서스테인 기간에서 스캔 전극 또는 서스테인 전극 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드인 것을 특징으로 한다.
또한, 하나의 프레임 내에서 저 계조 서브필드는 복수개이고, 구동 펄스 제어부는 복수개의 저 계조 서브필드 중 하나 이상에서 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압이 다른 저 계조 서브필드와 다르게 하는 것을 특징으로 한다.
또한, 구동 펄스 제어부는 복수의 저 계조 서브필드 중 제 1 저 계조 서브필드보다 계조 가중치가 높은 제 2 저 계조 서브필드에서 어드레스 기간에 서스테인 전극으로 공급되는 바이어스 전압이 제 1 저 계조 서브필드보다 더 크도록 하는 것을 특징으로 한다.
또한, 상기한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널의 구동 장치는 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널을 구동시키기 위한 플라즈마 디스플레이 패널의 구동 장치에 있어서, 스캔 전극 및 서스테인 전극을 구동하기 위한 구동부와, 구동부를 제어하여, 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 하는 구동 펄스 제어부를 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널은 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널에 있어서, 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극으 로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 하는 것을 특징으로 한다.
또한, 상기한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널의 구동 방법은 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮은 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치 및 그의 구동 방법의 실시예들을 상세히 설명한다.
도 9는 본 발명의 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도면이다.
도 9에 도시된 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)과, 상기 스캔 전극 및 서스테인 전극(Z)과 교차하는 복수의 어드레스 전극(X1 내지 Xm)을 포함하고, 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X1 내지 Xm), 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)에 구동 펄스가 인가되는 적어도 하나 이상의 서브필드의 조합에 의하여 프레임으로 이루어지는 화상을 표현하는 플라즈마 디스플레이 패널(900)과, 플라즈마 디스플레이 패널(900)에 형성된 어드레스 전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(902)와, 스캔 전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(903)와, 공통 전극인 서스테인 전극들(Z)을 구동하기 위한 서스테인 구동부(904)와, 플라즈마 디스플레이 패널(900) 구동 시 서스테인 구동부(904)를 제어하기 위한 구동 펄스 제어부(901)와, 각각의 구동부(902, 903, 904)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(905)를 포함한다.
여기서, 전술한 플라즈마 디스플레이 패널(900)은 전면 패널(미도시)과 후면 패널(미도시)이 일정한 간격을 두고 합착되고, 다수의 전극들 예를 들어, 스캔 전극들(Y1 내지 Yn) 및 서스테인 전극(Z)이 쌍을 이뤄 형성되고, 또한 스캔 전극들(Y1 내지 Yn) 및 서스테인 전극(Z)과 교차되게 어드레스 전극들(X1 내지 Xm)이 형성된다.
데이터 구동부(902)에는 도시하지 않은 역감마 보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드 맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이러한 데이터 구동부(902)는 타이밍 컨트롤러(미도시)부터의 데이터 타이밍 제어신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스 전극들(X1 내지 Xm)에 공급하게 된다.
스캔 구동부(903)는 타이밍 컨트롤러(미도시)의 제어 하에 리셋기간 동안 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-down)을 스캔 전극들(Y1 내지 Yn)에 공급한다. 또한, 스캔 구동부(903)는 어드레스 기간 동안 스캔전압(-Vy)의 스캔 펄스 (Sp)를 스캔 전극들(Y1 내지 Yn)에 순차적으로 공급하고, 서스테인 기간 동안에는 서스테인 펄스(SUS)를 스캔 전극들(Y1 내지 Yn)에 공급한다.
서스테인 구동부(904)는 구동 펄스 제어부(901)의 제어 하에 하강 램프파형(Ramp-down)이 발생되는 기간과 어드레스 기간 동안 정극성의 바이어스 전압(Vz)을 서스테인 전극들(Z)에 공급하고 서스테인 기간 동안 스캔 구동부(903)와 교대로 동작하여 서스테인 펄스(SUS)를 서스테인 전극들(Z)에 공급하게 된다.
구동 펄스 제어부(901)는 리셋 기간, 어드레스 기간, 서스테인 기간에서 서스테인 구동부(904)의 동작 타이밍과 동기화를 제어하기 위한 타이밍 제어신호(CTRZ)를 발생하고 그 타이밍 제어신호(CTRZ)를 서스테인 구동부(904)에 공급함으로써 서스테인 구동부(904)를 제어한다. 이러한 구동 펄스 제어부(901)는 프레임의 서브필드 중 하나 이상의 서브필드에서는 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압을 다른 서브필드와 다르게 한다. 더욱 바람직하게는 구동 펄스 제어부(901)는 프레임의 저 계조 서브필드에서 전술한 서스테인 구동부(904)를 제어하여, 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)이 다른 서브필드보다 더 낮도록 한다.
한편, 전술한 데이터 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(CTRY)에는 스캔 구동부(903) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제 어신호가 포함되고, 서스테인 제어신호(CTRZ)에는 서스테인 구동부(904) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(905)는 셋업전압(Vsetup), 스캔 공통전압(Vscan-com), 스캔전압(-Vy), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
이러한 구조의 본 발명의 또 다른 플라즈마 디스플레이 장치의 기능은 이후의 구동방법의 설명에서 보다 명확히 될 것이다.
이러한 구조의 본 발명의 플라즈마 디스플레이 장치에 의해 수행되는 구동 방법의 다양한 실시예들을 살펴보면 다음과 같다.
도 10은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예를 설명하기 위한 도면이다.
도 10을 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예는 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 한다. 여기서 전술한 저 계조 서브필드는 프레임의 서브필드 중 서스테인 기간에서 한 쌍의 서스테인 펄스가 스캔 전극(Y)과 서스테인 전극(Z)으로 공급되는 서브필드인 것이 바람직하다. 이러한 저 계조 서브필드 여기 도 10과 같이 서스테인 기간에 한 쌍의 서스테인 펄스가 공급되는 서브필드로 한정되는 아니고, 이러한 저 계조 서브필드의 다른 예들은 이후의 구동 방법의 제 2 실시예 또는 구동 방법의 제 3 실시예의 설명에서 보다 상세히 설명한다.
여기 도 10에서는 서스테인 기간에 공급되는 서스테인 펄스의 개수를 2개로 하고, 또한 어드레스 기간에 서스테인 전극(Z)으로 공급되는 정극성의 바이어스 전압(Vz)을 다른 서브필드 보다 작게 하여 최저 계조를 구현한다. 예를 들면 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압을 다른 일반 서브필드보다 작게 하면서 스캔 전극(Y)으로 공급되는 서스테인 펄스를 1개로 설정하고, 서스테인 전극(Z)으로 공급되는 서스테인 펄스의 개수를 또한 1개로 설정한다.
이렇게 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압(Vz)을 다른 일반 서브필드 보다 작게 하면, 어드레스 기간에 스캔 전극(Y)으로 공급되는 스캔 펄스와 어드레스 전극(X)으로 공급되는 데이터 펄스 사이에서 발생하는 어드레스 방전을 약해진다. 그 이유는 어드레스 기간에서 어드레스 방전이 발생하는 시점에서 스캔 전극으로 공급되는 스캔 펄스와 서스테인 전극사이의 전위 차이를 줄임으로써, 스캔 전극과 어드레스 전극 사이에서 발생하는 어드레스 방전에 참여하는 벽전하의 수를 줄이기 때문이다. 이에 따라 어드레스 기간에서 발생하는 광의 양이 감소하게 된다.
또한, 이러한 어드레스 기간에서 발생하는 어드레스 방전이 약하기 때문에 방전셀 내에 쌓이는 벽전하의 양도 감소하게 된다. 이에 따라 이후에 서스테인 기간에서 서스테인 펄스에 의해 발생하는 광의 양도 감소하게 된다. 결과적으로 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)의 크기를 감소시킴으로써, 종래의 도 4의 경우와 비교하여 하나의 최저 계조 서브필드가 발생시키는 광의 양이 더 작아지게 된다.
한편, 이러한 도 10의 경우에 계조 표현에 영향을 줄 수 있는 방전은 어드레스 기간에서 발생하는 어드레스 방전과 서스테인 기간에서 발생하는 서스테인 방전이다. 이러한 방전에 의해 발생한 광이 외부로 발산되어 계조를 표현하게 되는 것이다. 즉, 전술한 도 10과 같은 구동 파형에서의 계조는 어드레스 방전과 서스테인 방전에 의해 발생되는 광에 의해 결정된다. 이와 같이 계조에 영향을 주는 방전을 다음 도 11을 결부하여 살펴보면 다음과 같다.
도 11은 도 10의 구동파형에서 계조 표현에 영향을 주는 방전을 설명하기 위한 도면이다.
도 11을 살펴보면, 도 10의 구동파형의 A영역에서는 어드레스 기간에서 스캔 전극(Y)과 어드레스 전극(X) 사이에서 어드레스 방전이 발생하고, 도 10의 구동파형의 B영역에서는 서스테인 기간에서 스캔 전극(Y)과 서스테인 전극(Z) 사이에서 서스테인 방전이 발생한다. 여기 도 11을 종래의 도 5와 비교할 때 스캔 전극(Y)과 어드레스 전극(X) 사이에서 발생하는 어드레스 방전과 스캔 전극(Y)과 서스테인 전극(Z) 사이에서 발생하는 서스테인 방전의 세기가 각각 더 작아진 것을 확인 할 수 있다. 이러한 도 10의 구동파형에서는 리셋 기간에서의 리셋 방전에 의해서도 방전이 발생하지만, 플라즈마 디스플레이 패널 상이 모든 방전셀 내에서 리셋 방전이 발생하므로 이러한 리셋 방전에 의해 발생하는 광은 계조 표현에는 영향을 주지 않는다.
이러한 도 11과 같이 종래에 비해 어드레스 방전과 서스테인 방전의 세기가 각각 더 작아진 것을 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 감소시켰기 때문이다. 이러한 바이어스 전압(Vz)을 도 12를 결부하여 보다 상세히 살펴보면 다음과 같다.
도 12는 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 보다 상세히 설명하기 위한 도면이다.
도 12를 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동 방법에서 어드레스 기간에 서스테인 전극(Z)으로 공급되는 바이어스 전압(Vz)은 기존의 바이어스 전압(Vz)보다는 작다. 그리고 하한 임계치는 어드레스 기간에 스캔 전극(Y)과 어드레스 전극(X) 사이의 벽전압이 어드레스 방전에 필요한 어드레스 방전 개시 전압보다 낮아지지 않도록 하는 값이다. 그 이유는 본 발명에서 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압(Vz)이 과도하게 작아지면 스캔 전극(Y)과 어드레스 전극(X)사이에 쌓이는 벽전하가 감소하여 어드레스 방전이 발생하지 않게 되기 때문이다. 좀 더 상세히 표현하면 이러한 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압(Vz)은 그라운드 레벨(GND) 보다는 크고, 서스테인 전압(Vs)보다는 작은 범위를 갖는다.
여기서 전술한 저 계조 서브필드에서의 리셋 기간을 살펴보면, 도 10과 같이 스캔 전극으로 셋업 기간에서 상승 램프(Ramp-Up) 펄스가 공급되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 하는 것이 바람직하다.
그러나 이와는 다르게 전술한 저 계조 서브필드에서 발생하는 광의 양을 줄이기 위해 리셋 펄스에서 상승 램프(Ramp-Up) 펄스를 생략하는 것도 바람직하다. 예를 들면, 도시하지는 않았지만 저 계조 서브필드에서 리셋 기간에서는 스캔 전극으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 한다. 여기서, 전술한 정극성 전압은 서스테인 전압(Vs)인 것이 바람직하다.
이와 같이, 저 계조 서브필드에서의 리셋 펄스에서 상승 램프를 생략하게 되면 저 계조 서브필드에서 발생하는 광의 양을 더욱 감소시킬 수 있게 되어 저 계조 표현력이 더욱 상승하게 된다.
이러한 도 10의 구동 파형을 이용하여 1이하의 저 계조, 즉 소수 계조를 구현하는 방법의 일례를 살펴보면 다음 도 13과 같다.
도 13은 도 10의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도면이다.
도 13을 살펴보면, 종래의 도 6과 비교하여 어드레스 방전 및 서스테인 방전이 더 약하게 발생하기 때문에 이러한 도 13의 구동 파형에 의해 온 되는 방전셀이 발생시키는 광의 양이 도 6에 비해 작다. 예를 들어 도 6에서의 하나의 방전셀이 2의 계조를 구현하는 광을 발생시킨다고 가정하면 도 13에서는 온 되는 하나의 방전셀은 2보다는 작은 계조를 구현하는 광을 발생시킨다.
이러한 도 13에서 온 되는 하나의 방전셀이 1계조를 구현하는 광을 구현한다고 가정하자. 이러한 경우에 도 6과 같이 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.5의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.5 의 계조를 구현하는데, 예를 들어 부호 1300의 영역에서와 같이 4개의 방전셀로 이루어지는 영역에서 총 2개의 방전셀은 오프 시키고 2개의 방전셀을 온 시킴으로써 부호 1300의 영역에서 발생하는 총 광은 계조 2를 구현하기 위한 광이 된다. 이에 따라 부호 1300의 영역의 각각의 방전셀은 0.5계조를 구현하는 것으로 보이게 된다. 이러한 도 13의 패턴을 도 6과 비교하여 볼 때 보다 세분화된 패턴을 이용하여 동일한 0.5의 계조를 구현할 수 있게 된다. 다르게 표현하면 온되는 방전셀과 오프되는 방전셀의 휘도 차이를 줄이고 또한, 소정의 소수 계조를 구현하기 위한 하프톤을 수행하기 위한 플라즈마 디스플레이 패널 상의 단위 영역의 크기가 감소함으로써, 보다 섬세한 화질의 구현이 가능하다.
이에 따라 영상의 경계 부분에서 화질이 번지는 등의 하프톤 노이즈(Half Tone Noise)의 발생이 저감되는 것이다.
또한, 저 계조에서의 화질을 더욱 개선하기 위해 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 감소시키고, 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 1개로 하는 방법을 살펴보면 다음 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 2 실시예와 같다.
도 14는 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 2 실시예를 설명하기 위한 도면이다.
도 14를 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 2 실시예는 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 하는데, 여기서 저 계조 서브필드는 전술한 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예와는 다르게 프레임의 서브필드 중 서스테인 기간에서 스캔 전극(Y) 및 서스테인 전극(Z) 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드이다.
여기 도 14에서는 서스테인 기간에 공급되는 서스테인 펄스의 개수를 1개로 하고, 또한 어드레스 기간에 서스테인 전극(Z)으로 공급되는 정극성의 바이어스 전압(Vz)을 다른 서브필드 보다 작게 하여 최저 계조를 구현한다. 예를 들면 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압을 다른 일반 서브필드보다 작게 하면서 스캔 전극(Y)으로 공급되는 서스테인 펄스를 1개로 설정하고, 서스테인 전극(Z)으로는 서스테인 펄스가 공급되지 않도록 설정한다.
이렇게 서스테인 기간에서 공급되는 서스테인 펄스의 개수를 1개로 하면, 전술한 구동 방법의 제 1 실시예와 비교하여 서스테인 기간에서 발생하는 광의 양이 감소하게 된다.
이러한 도 14의 구동 파형을 이용하여 1이하의 저 계조, 즉 소수 계조를 구현하는 방법의 일례를 살펴보면 다음 도 15와 같다.
도 15는 도 14의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례를 구현하는 방법을 설명하기 위한 도면이다.
도 15를 살펴보면, 종래의 도 13과 비교하여 어드레스 방전 및 서스테인 방전이 더 약하게 발생하기 때문에 이러한 도 15의 구동 파형에 의해 온 되는 방전셀이 발생시키는 광의 양이 도 13에 비해 작다. 예를 들어 도 13에서의 하나의 방전 셀이 1의 계조를 구현하는 광을 발생시킨다고 가정하면 도 15에서는 온 되는 하나의 방전셀은 1보다는 작은 계조를 구현하는 광을 발생시킨다.
이러한 도 15에서 온 되는 하나의 방전셀이 0.5계조를 구현하는 광을 구현한다고 가정하자. 이러한 경우에 도 15와 같이 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.25의 계조를 구현하고자 하는 경우에 오프(Off) 되는 방전셀(C)과 온(On) 되는 방전셀(D)의 개수를 조절하여 전체적으로 0.25의 계조를 구현하는데, 예를 들어 부호 1500의 영역에서와 같이 4개의 방전셀로 이루어지는 영역에서 총 2개의 방전셀은 오프 시키고 2개의 방전셀을 온 시킴으로써 부호 1500의 영역에서 발생하는 총 광은 계조 1을 구현하기 위한 광이 된다. 이에 따라 부호 1500의 영역의 각각의 방전셀은 0.25계조를 구현하는 것으로 보이게 된다. 이러한 도 15의 패턴을 종래 도 8과 비교하여 볼 때 보다 세분화된 패턴을 이용하여 동일한 0.25의 계조를 구현할 수 있게 된다. 다르게 표현하면 온되는 방전셀과 오프되는 방전셀의 휘도 차이를 줄이고 또한, 소정의 소수 계조를 구현하기 위한 하프톤을 수행하기 위한 플라즈마 디스플레이 패널 상의 단위 영역의 크기가 감소하여 영상의 경계 부분에서 화질이 번지는 등의 하프톤 노이즈(Half Tone Noise)의 발생이 저감되는 것이다. 이에 따라 보다 섬세한 화질의 구현이 가능하다.
또한, 저 계조에서의 화질을 더욱 개선하기 위해 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 감소시키고, 서스테인 기간에서 서스테인 펄스가 공급되지 않도록 하는 방법을 살펴보면 다음 본 발명의 플라즈마 디스플 레이 패널의 구동 방법의 제 3 실시예와 같다.
도 16은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 3 실시예를 설명하기 위한 도면이다.
도 16을 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 3 실시예는 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 하는데, 여기서 저 계조 서브필드는 전술한 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예 및 제 2 실시예와는 다르게 프레임의 서브필드 중 서스테인 기간에서 스캔 전극(Y) 및 서스테인 전극(Z) 중 어떠한 전극에도 서스테인 펄스가 공급되지 않는 서브필드이다.
여기 도 16에서는 서스테인 기간에 서스테인 펄스의 공급을 차단하고, 또한 어드레스 기간에 서스테인 전극(Z)으로 공급되는 정극성의 바이어스 전압(Vz)을 다른 서브필드 보다 작게 하여 최저 계조를 구현한다. 예를 들면 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압을 다른 일반 서브필드보다 작게 하면서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않도록 한다.
이렇게 서스테인 기간에서 서스테인 펄스의 공급을 차단하면, 전술한 구동 방법의 제 1 실시예 및 제 2 실시예와 비교하여 서스테인 기간에서 발생하는 광의 양이 감소하게 된다.
도 17은 도 16의 구동 파형에서 1이하의 소수 계조를 구현하는 방법의 일례 를 구현하는 방법을 설명하기 위한 도면이다.
도 17을 살펴보면, 종래의 도 15와 비교하여 어드레스 방전 및 서스테인 방전이 더 약하게 발생하기 때문에 이러한 도 17의 구동 파형에 의해 온 되는 방전셀이 발생시키는 광의 양이 도 15에 비해 작다. 예를 들어 도 15에서의 하나의 방전셀이 0.5의 계조를 구현하는 광을 발생시킨다고 가정하면 도 17에서는 온 되는 하나의 방전셀은 0.5보다는 작은 계조를 구현하는 광을 발생시킨다.
이러한 도 17에서 온 되는 하나의 방전셀이 0.25계조를 구현하는 광을 구현한다고 가정하자. 이러한 경우에 도 15와 같이 플라즈마 디스플레이 패널 상에서 총 16개의 방전셀로 이루어지는 영역에서 0.25의 계조를 구현하고자 하는 경우에 모든 방전셀을 온 시키면 총 16개의 방전셀로 이루어지는 영역에서 0.25의 계조를 구현할 수 있다. 이러한 도 17의 패턴을 동일한 0.25의 계조를 구현하기 위한 도 15의 패턴과 비교하여 볼 때 오프되는 방전셀이 없기 때문에 하프톤 노이즈가 발생하지 않게 된다.
또한, 저 계조에서의 계조 표현 능력을 더욱 개선하기 위해 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압(Vz)을 감소시키는 서브필드를 하나의 프레임 내에서 복수개가 포함되도록 하는 것도 가능한데, 이를 살펴보면 다음 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 4 실시예와 같다.
도 18은 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 4 실시예를 설명하기 위한 도면이다.
도 18을 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 3 실시예는 프레임의 서브필드 중 저 계조 서브필드에서는 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 다른 서브필드보다 더 낮도록 하는데, 여기서 저 계조 서브필드는 전술한 본 발명의 플라즈마 디스플레이 패널의 구동 방법의 제 1 실시예, 제 2 실시예 및 제 3 실시예와는 다르게 하나의 프레임 내에서 복수개가 포함된다. 즉 전술한 제 1, 2, 3 실시예에서는 하나의 프레임 내에서 하나씩의 저 계조 서브필드가 포함되는 경우만을 도시하고 설명하였지만, 여기 제 4 실시예에서는 하나의 프레임 내에서 저 계조 서브필드가 복수개이다. 여기서 전술한 복수의 저 계조 서브필드 중 하나 이상은 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드이고, 나머지 저 계조 서브필드는 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드이다.
예를 들면, 도 18과 같이 하나의 프레임 내에 2개의 저 계조 서브필드가 포함되고, 이 때 이러한 복수의 저 계조 서브필드 중 하나, 즉 제 1 서브필드는 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드이고, 나머지 저 계조 서브필드, 즉 제 2 서브필드는 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드이다.
이와 같이, 하나의 프레임 내에 복수개의 저 계조 서브필드를 포함시키는 경우에는 화상의 구현할 때 저 계조에서의 화질을 더욱 향상시킬 수 있게 된다.
이와 같이, 하나의 프레임 내에서 저 계조 서브필드가 복수개로 포함되는 경우에는, 복수개의 저 계조 서브필드 중 하나 이상에서 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 다른 저 계조 서브필드와 다른 것이 바람직하다. 예를 들면 도 18과 같이 저 계조 서브필드가 2개, 즉 제 1 서브필드와 제 2 서브필드가 저 계조 서브필드인 경우에 제 1 서브필드의 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압과 제 2 서브필드의 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압의 크기는 서로 다르다.
여기서, 더욱 바람직하게는 전술한 복수의 저 계조 서브필드 중 제 1 저 계조 서브필드보다 계조 가중치가 높은 제 2 저 계조 서브필드에서 어드레스 기간에 서스테인 전극(Z)으로 공급되는 바이어스 전압이 제 1 저 계조 서브필드보다 더 크도록 한다. 예를 들면, 도 18과 같이 제 1 서브필드와 제 2 서브필드가 저 계조 서브필드인 경우 계조 가중치가 더 낮은 제 1 서브필드의 어드레스 기간에서 서스테인 전극(Z)으로 공급되는 바이어스 전압이 제 2 서브필드보다 더 작은 것이다. 이와 같이 복수의 저 계조 서브필드 내에서 계조 가중치가 더 낮은 저 계조 서브필드에서의 어드레스 기간에서 서스테인 전극으로 공급되는 바이어스 전압의 크기를 더 작게 하는 이유는 복수의 저 계조 서브필드 중에서 계조 가중치가 낮은 저 계조 서브필드에서 어드레스 방전을 더욱 약하게 하여 저 계조 표현력을 더욱 향상시키기 위해서이다.
또한, 하나의 프레임 내에서 저 계조 서브필드가 복수개로 포함되는 경우에, 전술한 복수개의 저 계조 서브필드 중 하나 이상에서는 리셋 기간에서 스캔 전극 (Y)으로 셋업 기간에서 상승 램프(Ramp-Up) 펄스가 공급되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 한다. 또한 다른 저 계조 서브필드에서는 리셋 기간에서 스캔 전극(Y)으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 한다. 여기서 전술한 정극성 전압은 서스테인 전압(Vs)인 것이 바람직하다.
예를 들면, 도 18과 같이 제 1 서브필드와 제 2 서브필드가 저 계조 서브필드인 경우에, 제 1 서브필드의 리셋 기간에서 스캔 전극(Y)으로 셋업 기간에서 상승 램프(Ramp-Up) 펄스가 공급되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 한다. 또한 제 2 서브필드에서는 리셋 기간에서 스캔 전극(Y)으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프(Ramp-Down) 펄스가 공급되도록 한다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명은 최저 계조를 구현하기 위한 저 계조 서브필드에서 어드레스 기간에 서스테인 전극으로 공급되는 바이어스 전압의 크기를 조절함으로써, 저 계조 구현 시의 하프톤 노이즈(Half Tone Noise)를 감소시켜 화질을 개선하는 효과가 있다.

Claims (16)

  1. 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널;
    상기 스캔 전극 및 상기 서스테인 전극을 구동하기 위한 구동부; 및
    상기 구동부를 제어하여, 하나의 프레임에 포함된 복수 개의 저계조 서브필드 중 제 1 저계조 서브필드보다 계조 가중치가 높은 제 2 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압이 상기 제 1 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압보다 더 크도록 하는 상기 구동 펄스 제어부를 포함하는 플라즈마 디스플레이 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 구동 펄스 제어부는
    상기 저 계조 서브필드에서 상기 어드레스 기간에서 상기 서스테인 전극으로 공급된는 바이어스 전압을 그라운드 레벨(GND) 보다는 크고, 서스테인 전압(Vs)보다는 작도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 저 계조 서브필드는
    상기 프레임의 서브필드 중 서스테인 기간에서 한 쌍의 서스테인 펄스가 상기 스캔 전극과 상기 서스테인 전극으로 공급되는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 저 계조 서브필드는
    상기 프레임의 서브필드 중 서스테인 기간에서 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 저 계조 서브필드는
    상기 프레임의 서브필드 중 서스테인 기간에서 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 구동 펄스 제어부는
    상기 저 계조 서브필드에서 리셋 기간에서 상기 스캔 전극으로 셋업 기간에서 상승 램프 펄스가 공급되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 구동 펄스 제어부는
    상기 저 계조 서브필드에서 리셋 기간에서 상기 스캔 전극으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 정극성 전압은 서스테인 전압(Vs)인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 하나의 프레임 내에서 상기 저 계조 서브필드는 복수개이고,
    상기 구동 펄스 제어부는 상기 복수개의 저 계조 서브필드 중 하나 이상은 리셋 기간에서 상기 스캔 전극으로 셋업 기간에서 상승 램프 펄스가 공급되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하고,
    다른 저 계조 서브필드에서는 리셋 기간에서 상기 스캔 전극으로 셋업 기간에서 정극성 전압이 일정하게 유지되고, 셋다운 기간에서 하강 램프 펄스가 공급되도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 1 항 또는 제 3 항에 있어서,
    상기 하나의 프레임 내에서 상기 저 계조 서브필드는 복수개이고,
    상기 복수의 저 계조 서브필드 중 하나 이상은 서스테인 기간에서 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나의 전극으로도 서스테인 펄스가 공급되지 않는 서브필드이고,
    나머지 저 계조 서브필드는 서스테인 기간에서 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나의 전극으로 하나의 서스테인 펄스가 공급되는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 삭제
  13. 삭제
  14. 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널을 구동시키기 위한 플라즈마 디스플레이 패널의 구동 장치에 있어서,
    상기 스캔 전극 및 상기 서스테인 전극을 구동하기 위한 구동부와,
    상기 구동부를 제어하여, 하나의 프레임에 포함된 복수 개의 저계조 서브필드 중 제 1 저계조 서브필드보다 계조 가중치가 높은 제 2 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압이 상기 제 1 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압보다 더 크도록 하는 상기 구동 펄스 제어부를 포함하는 플라즈마 디스플레이 패널의 구동 장치.
  15. 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널에 있어서,
    하나의 프레임에 포함된 복수 개의 저계조 서브필드 중 제 1 저계조 서브필드보다 계조 가중치가 높은 제 2 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압이 상기 제 1 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압보다 더 크도록 하는 플라즈마 디스플레이 패널.
  16. 복수의 스캔 전극 및 서스테인 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    하나의 프레임에 포함된 복수 개의 저계조 서브필드 중 제 1 저계조 서브필드보다 계조 가중치가 높은 제 2 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압이 상기 제 1 저계조 서브필드의 어드레스 기간에 상기 서스테인 전극으로 공급되는 바이어스 전압보다 더 크도록 하는 플라즈마 디스플레이 패널의 구동 방법.
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