KR100645205B1 - Method of manufacturing a semiconductor device utilizing selective epitaxial growth process - Google Patents

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Abstract

본 발명은 선택적 에피텍셜 성장(selective epitaxial growth; SEG) 공정을 적용하는 반도체 소자의 제조 방법에 관한 것으로, 특히 SEG 공정으로 셀 영역에 다수의 콘택 플러그(contact plug)를 형성할 때, 셀이 형성되지 않는 영역에 SEG 더미 패턴(SEG dummy pattern)을 삽입시켜 셀과 유사한 조건을 형성하되, SEG 더미 패턴을 트렌치 에치 스킴(trench etch scheme)으로 형성하여 웨이퍼의 위치에 관계없이 셀 영역의 SEG 콘택 플러그를 양호하게 형성하면서 공정의 안정성을 확보할 수 있는 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device to which a selective epitaxial growth (SEG) process is applied. In particular, when a plurality of contact plugs are formed in a cell region by a SEG process, a cell is formed. A SEG dummy pattern is inserted into a non-area region to form a cell-like condition, but the SEG dummy pattern is formed in a trench etch scheme to form a SEG contact plug in the cell region regardless of the wafer position. It relates to a method for manufacturing a semiconductor device applying a selective epitaxial growth process that can ensure the stability of the process while forming a satisfactory.

선택적 에피텍셜 성장(SEG), SEG 더미 패턴,Selective epitaxial growth (SEG), SEG dummy pattern,

Description

선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법{Method of manufacturing a semiconductor device utilizing selective epitaxial growth process} Method of manufacturing a semiconductor device utilizing selective epitaxial growth process             

도 1은 HCl 가스의 유량 비 및 영역 비에 따른 실리콘 과포한 비의 변화를 나타낸 그래프.1 is a graph showing the change in the ratio of silicon inclusions according to the flow rate ratio and the region ratio of HCl gas.

도 2는 테스트 패턴 상에서 패턴 위치에 따라 과포화비 값의 변화와 SEG 성장 양상을 구성도로 나타낸 도면.2 is a diagram showing the configuration of the change in the supersaturation ratio value and the SEG growth pattern according to the pattern position on the test pattern.

도 3은 DRAM 반도체 소자의 랜딩 플러그 공정에서 SEG 더미 패턴 부분의 SEM 사진.3 is a SEM photograph of a SEG dummy pattern portion in a landing plug process of a DRAM semiconductor device.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21: 테스트 패턴 22: SEG 패턴21: test pattern 22: SEG pattern

23: 원형 24: 화살표23: round 24: arrow

31: 실리콘 기판 32: 필드 산화막31 silicon substrate 32 field oxide film

33: 메탈 게이트 스택 34: BPSG막33: metal gate stack 34: BPSG film

35: 더미 트렌치 36: SEG 더미 패턴
35: Dummy Trench 36: SEG Dummy Pattern

본 발명은 선택적 에피텍셜 성장(selective epitaxial growth; SEG) 공정을 적용하는 반도체 소자의 제조 방법에 관한 것으로, 특히 SEG 공정으로 셀 영역에 다수의 콘택 플러그(contact plug)를 형성할 때, 셀이 형성되지 않는 영역에 SEG 더미 패턴(SEG dummy pattern)을 삽입시켜 셀과 유사한 조건을 형성하되, SEG 더미 패턴을 트렌치 에치 스킴(trench etch scheme)으로 형성하여 웨이퍼의 위치에 관계없이 셀 영역의 SEG 콘택 플러그를 양호하게 형성하면서 공정의 안정성을 확보할 수 있는 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device to which a selective epitaxial growth (SEG) process is applied. In particular, when a plurality of contact plugs are formed in a cell region by a SEG process, a cell is formed. A SEG dummy pattern is inserted into a non-area region to form a cell-like condition, but the SEG dummy pattern is formed in a trench etch scheme to form a SEG contact plug in the cell region regardless of the wafer position. It relates to a method for manufacturing a semiconductor device applying a selective epitaxial growth process that can ensure the stability of the process while forming a satisfactory.

일반적으로, 선택적 단결정 실리콘 박막 성장 기술인, SEG 공정은 절연체(insulator)에는 실리콘이 성장하지 않으면서 실리콘 기판이 드러난 부분에서 실리콘만 선택 적으로 결정 방향 관계가 유지된 상태로 성장시키는 기술이다. SEG 공정 기술 개발 역사는 길지만 아직까지 반도체 DRAM에서 본격적인 활용은 이루어지지 않았다. 그러나, 구조적 또는 공정 단순화 측면에서나, 셀 사이즈(cell size) 축소에 따른 전기적 특성 확보 측면에서 필수 공정으로 적용하려는 노력이 개속되고 있다. In general, the SEG process, which is a selective single crystal silicon thin film growth technology, is a technology for selectively growing silicon in a state in which crystal orientation is maintained at a portion where a silicon substrate is exposed without growing silicon in an insulator. Although the history of SEG process technology development is long, it has not been fully utilized in semiconductor DRAM. However, efforts have been made to apply them as essential processes in terms of structural or process simplification, or in terms of securing electrical characteristics by reducing cell size.                         

종래는 SEG 공정을 적용할 패턴(Pattern)에 관계없이 일률적으로 SEG 공정을 적용하였다. 저압 화학 기상 증착(LPCVD)에 의한 SEG 단결정 실리콘 박막은 극저압 화학 기상 증착(ultra high vacuum chemical vapor deposition; UHV-CVD)에 비해 상대적으로 고온 고압에서 이루어지고, 성장 메카니즘의 특성상 기상 반응의 활성화에 의한 실리콘 소오스(silicon source) 공급에 가깝다. 결과적으로 실리콘이 성장하는 패턴(pattern)의 밀도와 개방 지역(open area)인 액티브 영역(acive region) 비율 패턴(pattern) 간의 거리에 따라 성장 양상이 크게 바뀔 수 있다. 기존 SEG 공정 적용 기술에서는 이 점들을 간과하였다. Conventionally, the SEG process is uniformly applied regardless of the pattern to which the SEG process is applied. SEG single crystal silicon thin film by low pressure chemical vapor deposition (LPCVD) is performed at a relatively high temperature and high pressure compared to ultra high vacuum chemical vapor deposition (UHV-CVD), and due to the nature of the growth mechanism, It is close to supplying silicon source. As a result, the growth pattern may be greatly changed depending on the density of the pattern in which silicon is grown and the distance between the active region ratio pattern which is an open area. The existing SEG process application techniques have overlooked these points.

한편, 기판 표면 활성화에 의한 대부분의 화학 기상 증착(CVD)에 의한 박막 증착 공정과는 달리, 저압 화학 기상 증착(LPCVD)에 의한 SEG 단결정 실리콘 박막 형성은 기상반응 활성화에 의한 성장 메카니즘(Growth Mechanism)에 가깝다. SEG 단결정 실리콘 성장 원리를 응용해 패턴 디자인(Pattern design)을 최적화함으로써 저압 화학 기상 증착(LPCVD)에 의한 공정의 약점이었던 열 부하(Thermal budget)을 감소시키면서, SEG 단결정 실리콘 박막의 균일성(uniformity)도 개선시킬 수 있도록 셀이 형성되지 않는 영역에 SEG 더미 패턴을 삽입시킨다. 그러나, SEG 더미 패턴이 형성되는 지역(area) 에서의 SEG 단결정 실리콘 성장이 반도체 소자의 구조 완성에서 불리하게 작용할 경우가 발생된다.On the other hand, unlike most of the thin film deposition process by chemical vapor deposition (CVD) by substrate surface activation, SEG single crystal silicon thin film formation by low pressure chemical vapor deposition (LPCVD) is a growth mechanism (Growth Mechanism) Close to The uniformity of SEG single crystal silicon thin films is reduced by applying the SEG single crystal silicon growth principle to optimize the pattern design while reducing the thermal budget, which was the weak point of the process by low pressure chemical vapor deposition (LPCVD). The SEG dummy pattern is inserted in an area where no cell is formed so that the cell can be improved. However, there is a case where SEG single crystal silicon growth in the area where the SEG dummy pattern is formed adversely affects the structure completion of the semiconductor device.

SEG 더미 패턴을 고려하지 않을 경우에 다음과 같은 문제가 발생된다.If the SEG dummy pattern is not considered, the following problem occurs.

첫째, 로딩 이펙트(Loading effect) 때문에 패턴(pattern) 위치에 따라 SEG 단결정 실리콘의 성장 속도가 차이가 난다. First, due to the loading effect, the growth rate of SEG single crystal silicon varies depending on the pattern position.                         

둘째, SEG 단결정 실리콘이 성장하지 않은 부분, 즉 절연층 부분이 넓을 경우, 단결정 실리콘의 성장이 선택성을 상실할 가능성이 높아진다. Second, when the portion where the SEG single crystal silicon is not grown, that is, the portion of the insulating layer is large, the growth of the single crystal silicon is likely to lose selectivity.

셋째, SEG 단결정 실리콘의 성장 선택성을 유지하기 위해 성장 속도를 늦추어야 하기 때문에 시간 소모와 함께 열 부하(Thermal budget) 증가가 불가피하다. Third, since the growth rate must be slowed down to maintain the growth selectivity of SEG single crystal silicon, an increase in thermal budget is inevitable with time consumption.

네째, 열 부하(Thermal budget)의 증가는 접합부 프로파일(junction profile)에 영향을 미칠 수도 있었다.Fourth, an increase in thermal budget could affect the junction profile.

한편, SEG 더미 패턴이 반도체 소자 구조 형성에서 불리하게 작용할 경우가 발생되는데, 첫째, 절연체(insulator)가 BPSG일 경우 후속 BPSG 웹 딥(wet dip) 이후에 SEG 더미 성장(SEG dummy growth)이 문제가 될 수 있고, 둘째, SEG 더미 성장을 리세스 에치(recess etch)로 해결할 경우 후속 평탄화 공정이 있을 때 문제가 될 수 있다.
On the other hand, when the SEG dummy pattern adversely affects the formation of the semiconductor device structure, firstly, when the insulator is the BPSG, the SEG dummy growth is problematic after the subsequent BPSG web dip. Secondly, solving SEG dummy growth with a recess etch can be a problem when there is a subsequent planarization process.

따라서, 본 발명은 SEG 공정으로 셀 영역에 다수의 콘택 플러그(contact plug)를 형성할 때, 셀이 형성되지 않는 영역에 SEG 더미 패턴(SEG dummy pattern)을 삽입시켜 셀과 유사한 조건을 형성하되, SEG 더미 패턴을 트렌치 에치 스킴(trench etch scheme)으로 형성하여 웨이퍼의 위치에 관계없이 셀 영역의 SEG 콘택 플러그를 양호하게 형성하면서 공정의 안정성을 확보할 수 있는 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
Therefore, in the present invention, when forming a plurality of contact plugs in the cell region by the SEG process, the SEG dummy pattern is inserted into an area where the cell is not formed to form a condition similar to that of the cell. A semiconductor device applying a selective epitaxial growth process to form a SEG dummy pattern using a trench etch scheme to secure process stability while forming a good SEG contact plug in a cell region regardless of a wafer position. Its purpose is to provide a method for producing the same.

이러한 목적을 달성하기 위한 본 발명에 따른 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법은 셀 패턴이 형성되지 않는 영역의 절연막과 실리콘 기판의 액티브 영역의 선택된 부분을 더미 트렌치 에치 공정으로 제거하여 더미 트렌치를 형성하는 단계; 및 선택적 에피텍셜 성장 공정으로 상기 더미 트렌치 부분에 SEG 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. The semiconductor device manufacturing method applying the selective epitaxial growth process according to the present invention for achieving this purpose is to remove the insulating portion of the region where the cell pattern is not formed and the selected portion of the active region of the silicon substrate by a dummy trench etch process Forming a dummy trench; And forming a SEG dummy pattern in the dummy trench by a selective epitaxial growth process.

상기에서, 절연막은 BPSG막이다. 상기 더미 트렌치는 상기 실리콘 기판의 표면으로 부터 2000∼5000Å 범위의 깊이로 형성된다. 상기 더미 트렌치 에치 공정은 상기 실리콘 기판의 액티브 영역보다 작은 크기로 트렌치 에치를 실시하며, 액티브 영역에서 양쪽으로 I-라인 공정 마진을 고려해 적어도 약 1500Å 정도 오버레이 마진을 설정하여 실시한다. 상기 선택적 에피텍셜 성장 공정은 DCS 가스를 0.1∼2slm으로 흘려주고, HCl 가스를 0∼3slm으로 흘려주고, H2 가스를 10∼150slm으로 흘려주어 750∼1050℃ 온도에서 저압 화학 기상 증착법으로 실시하며, 이때 압력은 10∼250Torr 까지 조절하되 온도에 따라 항상 일정한 압력을 사용한다.
In the above, the insulating film is a BPSG film. The dummy trench is formed to a depth in the range of 2000 to 5000 microns from the surface of the silicon substrate. The dummy trench etch process is performed to trench etch to a size smaller than the active region of the silicon substrate, and the overlay trench is set to at least about 1500 GPa in consideration of the I-line process margin on both sides of the active region. The selective epitaxial growth process is performed by low pressure chemical vapor deposition at 750-1050 ° C. by flowing DCS gas at 0.1 to 2 slm, HCl gas at 0 to 3 slm, and H 2 gas at 10 to 150 slm. , At this time, the pressure is adjusted to 10 ~ 250Torr, but always use a constant pressure depending on the temperature.

이하, 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail.

본 발명의 기술적 원리는 다음과 같다.The technical principle of the present invention is as follows.

첫째, 실리콘 과포화비(supersaturation ratio)에 관한 것으로, 저압 화학 기상 증착(LPCVD)에 의한 SEG 단결정 실리콘의 성장은 기상에서의 역동적 평형상태(dynamic equilibrium state)에서 과포화된 실리콘의 정도에 따라 SEG 단결정 실리콘의 성장 구동력이 정해진다. 기준이 되는 과포화비는 기상 평형에서의 실리콘의 부분압(partial pressure)을 평형상태의 실리콘의 증기(Vapor)로 나눈 값이다. 열역학적 분석에 의해 그 값이 구해질 수 있다. 도 1의 왼쪽 그래프는 온도를 900℃로 하고, 압력을 1000Torr로 하고, 공정 가스로 DCS(SiCl2H2) 가스를 200sccm 흘려주고, H2 가스를 27000sccm 흘려주고, PH3 가스를 6sccm 흘려줄 때, HCl 가스의 유량비(flow rate)에 따라 과포화비 값이 변하는 양상을 나타낸 것이다. HCl 가스의 유량비가 증가할 수록 과포화비 값이 감소함을 알 수 있다. 과포화비 값이 감소하면 SEG 단결정 실리콘의 성장 속도가 감소하고, 과포화비 값이 20 이상으로 퍼지면 단결정 실리콘의 성장 선택성을 잃기 쉽다.First, it relates to the silicon supersaturation ratio. The growth of SEG single crystal silicon by low pressure chemical vapor deposition (LPCVD) depends on the degree of supersaturated silicon in the dynamic equilibrium state in the gas phase. Growth driving force is determined. The reference supersaturation ratio is the partial pressure of silicon in vapor phase equilibrium divided by the vapor of silicon in equilibrium. The value can be obtained by thermodynamic analysis. The left graph of FIG. 1 shows a temperature of 900 ° C., a pressure of 1000 Torr, a flow of 200 sccm of DCS (SiCl 2 H 2 ) gas, a flow of 27000 sccm of H 2 , and a flow of 6 sccm of PH 3. In this case, the supersaturation ratio value is changed according to the flow rate of the HCl gas. It can be seen that as the flow rate ratio of HCl gas increases, the supersaturation ratio value decreases. When the supersaturation ratio value decreases, the growth rate of the SEG single crystal silicon decreases, and when the supersaturation ratio value spreads to 20 or more, it is easy to lose the growth selectivity of the single crystal silicon.

둘째, 선택성 상실과 매크로-로딩 거리(Macro-loading distance; MLD)에 관한 것으로, 온도, 압력, 기체비와 같은 일정 조건에서 활발한 기상 반응에 의해 과포화비 고정값이 정해진다. 그러나, SEG 공정은 선택적으로 실리콘으로 이루어진 액티브 영역 위에서만 성장하는 기술이기 때문에 패턴(Pattern) 의존성이 매우 크다. 그래서 패턴(pattern) 형태와 밀도에 따라 성장 속도 뿐만아니라, 선택성까지 영향을 받게 된다. 이것이 매크로-로딩 이펙츠(macro-loading effects)이다. 도 1의 오른쪽 그래프는 매크로-로딩 이펙트(macro-loading effects)를 잘 표현해주고 있다. HCl 가스를 일정하게 흘려주었을 때, 절연체(insulator) 면적이 넓어질수록 (실리콘 액티브 영역이 가 좁아질수록) 과포화비가 증가한다. 즉, 매크로-로딩 이펙트(Macro-loading effects)가 충분히 영향을 미칠 수 있는 영역권에 있을 때 패턴(pattern) 상의 액티브 영역 넓이 비율에 따라 과포화비가 변하고 있다. 패턴에 따라 달라질 수 있는 과포화비 값을 유효 과포화비(effective supersaturaion ratio)라 표현할 수 있다. 유효 과포화비 값은 팩터(factor) F(B)에 의해 표현된다. F(B) ∝ (1/(1-B), 여기서 B는 절연체 영역 비(insulator area ratio)이다. 도 1의 오른쪽 그래프에서 50%의 액티브 영역 비(active area ratio)의 경우에 나타난 과포화비 값은 성작 속도의 상대적인 차이를 표현하는데, 실험에 의해 검증되었다. 문제는 액티브 영역 비(active area ratio)가 너무 작을 경우, 즉, 주위의 절연체 영역 비(insulator area ratio)가 너무 높을 경우 과포화비 값은 급상승하게 된다는 것이다. 너무 커지면, 절연체(insulator) 종류에 따라 차이가 있겠지만, 절연체 위에 실리콘 핵이 생성되어 선택성이 상실되게 된다. Secondly, regarding loss of selectivity and macro-loading distance (MLD), the supersaturation ratio fixed value is determined by active gas phase reaction under certain conditions such as temperature, pressure and gas ratio. However, since the SEG process is a technology that grows only on an active region selectively made of silicon, pattern dependency is very large. The pattern shape and density thus affect not only growth rate but also selectivity. This is macro-loading effects. The graph on the right side of FIG. 1 illustrates the macro-loading effects well. With constant flow of HCl gas, the larger the insulator area (the narrower the silicon active region), the higher the saturation ratio. In other words, when the macro-loading effects are in the area range where the effects can be sufficiently affected, the super saturation ratio is changing according to the active area width ratio on the pattern. The supersaturation ratio value that can vary depending on the pattern may be expressed as an effective supersaturaion ratio. The effective supersaturation ratio value is represented by factor F (B). F (B) ∝ (1 / (1-B), where B is the insulator area ratio, and the supersaturation ratio shown in the case of 50% active area ratio in the graph to the right of FIG. The value represents the relative difference in the rate of production, which has been validated by experiments: The problem is that if the active area ratio is too small, i.e. the surrounding insulator area ratio is too high, If the value is too large, depending on the type of insulator, the silicon nucleus will form on the insulator, resulting in loss of selectivity.

셋째, SEG 더미 제너레이션 룰(dummy generation rule)에 관한 것으로, 로딩 이펙트(loading effect)가 미치는 최대 거리를 매크로-로딩 거리(macro-loading distance; MLD)로 정의할 수 있다. MLD는 온도, 압력, 기체조성과 같은 SEG 공정 조건이나 패턴 물질 종류와 상태, 장비의 구조적 특징, 기체 유량 비(flow rate) 등에 영향을 받는다. 짧게는 수십 ∼ 수천㎛에 이를 수 있다. 앞에서 선택성 상실과 과도성장(over-growth) 즉, 패턴의 국부적인 성장 속도 증가의 원인이 로딩 이펙트(loading effect)가 발생하기 때문이라고 하였다. 현상학적으로 볼 때, 로딩 이펙트(loaidng effect)가 영향을 미치지 못하는 MLD 이상에서는 SEG 단결절 실리 콘의 성장 선택성을 유지시키기가 어렵다. 액티브 영역의 패턴과 패턴 사이거리가 MLD 이하로 조절하는 것이 중요하다. SEG 더미 패턴 제너레이션 룰(dummy pattern generation rule)은 웨이퍼 전 영역을 볼 때 특정 SEG 조건, 장비 종류나 상태, 절연체 종류와 상태 등을 고려하여 패턴이 위치하지 않은 더미 지역(dummy area) 상에 SEG 더미 패턴을 삽입시키는 기술이다. SEG 더미의 밀도와 면적은 기존 패턴(SEG 적용 패턴)의 액티브 면적과 가깝게 하고, 기존 패턴과의 거리는 전기적 구조적으로 영향을 끼치지 않는 한 가깝게 가져가는 것이 바람직하다. Third, the present invention relates to a SEG dummy generation rule, and the maximum distance of the loading effect may be defined as a macro-loading distance (MLD). MLD is influenced by SEG process conditions such as temperature, pressure, gas composition, pattern material type and condition, structural features of equipment, gas flow rate, etc. It can be as short as tens to thousands of micrometers. The reason for the loss of selectivity and over-growth, that is, the increased local growth rate of the pattern, was attributed to the loading effect. Phenomenologically, it is difficult to maintain growth selectivity of SEG nodule silicon above MLD where the loading effect does not affect. It is important to adjust the distance between the pattern of the active region and the pattern below the MLD. The SEG dummy pattern generation rule allows the SEG dummy to be placed on a dummy area where the pattern is not located, taking into account specific SEG conditions, equipment type or condition, insulator type and condition, etc. when viewing the entire wafer area. It is a technique to insert a pattern. It is desirable to keep the density and area of the SEG dummy close to the active area of the existing pattern (SEG applied pattern) and to keep the distance from the existing pattern close as long as it does not affect the electrical structure.

네째, SEG 더미 트렌치 에치(dummy trench etch)에 관한 것으로, 본 발명의 실시예는 상기한 첫째, 둘째, 셋째 항목이 기본적으로 충족 되는 조건에서의 더미 패턴(dummy pattern) 제조 방법에 관한 것이다. 본 발명에서는 SEG 공정 적용 목적상, 더미 패턴(Dummy pattern)은 별도 더미 마스크(dummy mask)를 사용하여 트렌치 에치(trench etch)를 실시하여 만들고, SEG 단결정 실리콘 박막 형성 이후 SEG 공정 적용 셀 패턴(cell pattern) 외에 SEG 공정에 의한 모양 변화를 최소화 시키는 방법에 관한 것이다. 더미 트렌치 에치(Dummy trench etch)는 전기적으로 문제가 되지 않는 부분에 적절한 조건으로 실시되어야 한다. 한편 더미 트렌치 에치 스킴(dummy trench etch scheme)은 반드시 더미 SEG 단결정 실리콘 성장이 반도체 구조 완성에 걸림돌이 될 경우에 실시한다. 예를 들면, 반도체 소자에서 실리콘 플러그(Plug)를 SEG 공정을 적용하여 형성할 때 더미 패턴을 활용하는 경우, 셀 스토러지 노드 아이소레이션(Cell storage node isolation)으로 사용한 BPSG 산화물 위로 SEG 단결정 실리콘이 과도 성장(over-growth)하여 후속으로 리세스 에치(Recess etch)를 실시하게 된다. 리세스 에치를 실시하지 않으면, BPSG 웹 딥(wet-dip) 후 HDP 증착시 보이드(void)를 형성하게 된다. 보이드는 이후 화학적 기계적 연마(CMP) 공정에 의한 평탄화에 악영향을 미치게 되기 때문에 더미 SEG 단결정 실리콘 박막을 제거하게 된 것이다. SEG 더미 패턴을 트렌치 에치로 형성할 경우 별도 SEG 리세스 에치(recess etch)를 생략할 수 있고 CPM 조건의 급격한 변화를 막을 수 있다.
Fourth, the present invention relates to a SEG dummy trench etch, and an embodiment of the present invention relates to a method of manufacturing a dummy pattern under conditions in which the first, second, and third items described above are basically met. In the present invention, for the purpose of applying the SEG process, a dummy pattern is made by performing a trench etch using a separate dummy mask, and after the SEG single crystal silicon thin film is formed, a cell pattern applied to the SEG process (cell) In addition to the pattern), the present invention relates to a method for minimizing the shape change caused by the SEG process. Dummy trench etch should be performed under appropriate conditions in areas that are not electrically problematic. On the other hand, a dummy trench etch scheme is necessarily performed when dummy SEG single crystal silicon growth is an obstacle to the completion of the semiconductor structure. For example, if a dummy pattern is used when a silicon plug is formed by applying a SEG process in a semiconductor device, the SEG single crystal silicon is excessively over the BPSG oxide used as cell storage node isolation. Over-growth results in subsequent recess etch. If not recess etched, voids are formed during HDP deposition after BPSG web dips. The voids later removed the dummy SEG single crystal silicon thin film because it adversely affected the planarization by the chemical mechanical polishing (CMP) process. When the SEG dummy pattern is formed as the trench etch, a separate SEG recess etch may be omitted and a sudden change in the CPM condition may be prevented.

상기한 본 발명의 기술적 원리에 근거하여 본 발명의 구성 및 그 전반적인 동작설명하면 다음과 같다.Based on the technical principle of the present invention described above, the configuration and overall operation of the present invention will be described.

패턴 위치에 따른 SEG 성장 양상에 관련하여, 상기한 첫째 기술적 원리에서 설명한 바와 같이, SEG 기준 조건에서 기상에서의 과포화비는 온도, 압력, 기체 조성 등이 고정되면, 일정하게 유지되나, 실제 패턴 상에서는 SEG 형성 메카니즘상 로딩 이펙트가 존재하여 유효 과포화비 형태로 변하게 된다. 도 2는 테스트 패턴(test pattern) 상에서 패턴(pattern) 위치에 따라 과포화비 값의 변화와 SEG 성장 양상을 구성도(Schematic diagram)로 나타낸 도면이다. 도 2의 왼쪽에 도시된 테스트 패턴(21)은 중앙에만 SEG 성장 패턴(22)이 위치하고, 그 가장자리를 도 2의 오른쪽에 확대하여 도시하였다. 도 2의 오른쪽에 도시된 원형(23)은 MLD를 가상적으로 표현한 것이고, 화살표(24)는 지시된 방향에 따라 SEG 패턴(22) 상에서의 유효 과포화비 변화와 그 때의 SEG 성장속도를 표현한 것이다. 상기한 둘째 기술적 원리에서 설명한 바와 같이, MLD(23) 안쪽의 액티브 영역(active area) 비율이 적 어지면서 급격히 기상의 실리콘 소오스(silicon source)가 연쇄충돌(pile-up)되어 유효 과포화비 값이 크게 증가하며, 이것은 도 2의 오른쪽 상단에 나타난 바와 같이, SEG pattern(22) 가장자리 부분이 과도 성장(over-growth)을 유발하고, 절연체 영역(insulator area)이 넓은 영역에서는 실리콘 핵성성을 유발 시켜 성장 선택성을 상실시키게 된다.Regarding the SEG growth pattern according to the pattern position, as described in the first technical principle described above, the supersaturation ratio in the gas phase at the SEG reference conditions is kept constant if the temperature, pressure, gas composition, etc. are fixed, but on the actual pattern There is a loading effect on the SEG formation mechanism, resulting in an effective supersaturation ratio form. FIG. 2 is a schematic diagram illustrating a change in supersaturation ratio value and SEG growth pattern according to a pattern position on a test pattern in a schematic diagram. In the test pattern 21 shown on the left side of FIG. 2, the SEG growth pattern 22 is located only at the center, and the edge thereof is enlarged on the right side of FIG. 2. The circle 23 shown on the right side of FIG. 2 is a virtual representation of the MLD, and the arrow 24 represents the effective supersaturation ratio change on the SEG pattern 22 and the SEG growth rate at that time according to the indicated direction. . As described in the above-described second technical principle, as the active area ratio inside the MLD 23 decreases, the silicon source in the vapor phase rapidly collapses and the effective supersaturation ratio value increases. This increases significantly, as shown in the upper right corner of FIG. 2, which leads to over-growth in the edges of the SEG pattern 22 and induces silicon nucleation in areas where the insulator area is large. Loss of growth selectivity.

SEG 더미 트렌치 스킴(dummy trench scheme)에 관련하여, SEG 더미 제너레이션 룰(Dummy generation rule)에서, SEG 더미는 액티브 셀 패턴(active cell pattern)에 가장 가까운 지역에 셀과 유사한 액티브 영역(active area)을 확보하는 형태로 형성시키는 것이라 상기한 셋째 기술적 원리에서 정의하였다. 여기서, SEG 더미 패턴은 반드시 구조적으로나 전기적 특성 측면에서의 셀 동작에 영향을 미치는 위치를 선정하지 말아야 한다. 상기한 네째 기술적 원리에서 설명한 바와 같이, SEG 더미 패턴을 형성할 때 더미 트렌치 에치 스킴(dummy trench etch scheme)을 적용할 수 있는 경우는 SEG 더미 성장(dummy growth)이 후속 공정에 영향을 미칠 때, SEG 단결정 실리콘 성장 이후 SEG 리세스 에치(recess etch)를 해주는 것이 아니라, 패턴 형성 과정에서 트렌치 에치를 실시함으로써 공정 단순화를 얻는다.Regarding the SEG dummy trench scheme, in the SEG dummy generation rule, the SEG dummy creates a cell-like active area in the region closest to the active cell pattern. It is defined in the third technical principle described above to form a form to secure. Here, the SEG dummy pattern must not select a location that affects cell behavior in terms of structural and electrical characteristics. As described in the fourth technical principle, when the dummy trench etch scheme can be applied when forming the SEG dummy pattern, when the SEG dummy growth affects subsequent processes, SEG recess etch is not performed after SEG single crystal silicon growth, but the process is simplified by performing trench etch in the pattern formation process.

SEG 플러그 제조시 더미 트렌치 에치(dummy trench etch)에 관련하여, 도 3은 DRAM 반도체 소자 제조 공정 중에서 제 1 실리콘 플러그 단계(first sillicon plug step)인 랜딩 플러그(landing plug) 공정에서 SEG 더미 패턴 부분의 SEM 사진이다. SEG 더미 패턴(36)은 기본적으로 메탈 게이트 스택(metal gate stack; 33)으로 둘러싸여 있으며, 실리콘 기판(31) 액티브 영역 위에 형성된다. 통상적으로 셀 주변 트랜지스터(Cell peri Tr.) 형성 과정상 이온 주입(Implant) 공정이 BPSG 웹 딥(wet-dip) 이후에 CMP 공정을 거치게 되는데, 기존의 구조에서는 HDP의 증착 특성상 SEG 더미 패턴(36)과 메탈 게이트 스택(33) 사이에 보이드(void)가 발생되었다. 이전에는 보이드 문제를 해결하기 위해 선택성이 좋은 에치 레시피(etch recipe)로 SEG 더미 패턴의 성장 부분을 리세스 에치(Recess etch)로 제거하였으며, 이때 셀 패턴은 포토레지스트 마스크로 보호하였다. 이러한 리세스 에치는 리세스 에치의 타겟(target)과 안정성 측면이 ILD CMP 타겟에 영향을 미칠 수 있기 때문에 용이하지 않았다. 따라서, 본 발명에서는 더미 트렌치 에치 공정을 도입한다. 도 3의 SEM 사진을 참조하여, 본 발명에 따른 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법을 설명하면 다음과 같다.Regarding the dummy trench etch in manufacturing the SEG plug, FIG. 3 illustrates a portion of the SEG dummy pattern portion in a landing plug process, which is a first sillicon plug step in a DRAM semiconductor device manufacturing process. SEM picture. The SEG dummy pattern 36 is basically surrounded by a metal gate stack 33 and is formed over the active region of the silicon substrate 31. Typically, the ion implantation process is performed after the BPSG web dip-dip during the formation of cell peri Tr. In the conventional structure, the SEG dummy pattern (36) is formed due to the HDP deposition characteristics. ) And a void is generated between the metal gate stack 33. Previously, in order to solve the void problem, the growth portion of the SEG dummy pattern was removed by a recess etch using a selectable etch recipe, wherein the cell pattern was protected by a photoresist mask. This recess etch was not easy because the target and stability aspects of the recess etch could affect the ILD CMP target. Therefore, the present invention introduces a dummy trench etch process. Referring to the SEM photograph of FIG. 3, a method of manufacturing a semiconductor device to which the selective epitaxial growth process according to the present invention is applied is as follows.

셀 영역의 랜딩 플러그 공정까지 셀이 형성되지 않는 더미 패턴 형성 영역에도 동일 공정이 진행된다. 더미 패턴 형성 영역에서, 실리콘 기판(31)에 필드 산화막(32)을 형성하고, 메탈 게이트 스택(33)을 형성하고, 절연막으로 BPSG막(34)을 형성하고, BPSG막(34)의 일부분을 식각하여 실리콘 기판(31)의 액티브 영역을 노출시킨다. 더미 트렌치 에치 공정을 실시하여 더미 트렌치(35)를 형성한다. 선택적 에피텍셜 성장 공정으로 SEG 더미 패턴(36)을 형성한다.The same process proceeds to the dummy pattern formation region where no cell is formed until the landing plug process of the cell region. In the dummy pattern formation region, a field oxide film 32 is formed on the silicon substrate 31, a metal gate stack 33 is formed, a BPSG film 34 is formed with an insulating film, and a part of the BPSG film 34 is removed. Etching exposes the active region of the silicon substrate 31. The dummy trench etch process is performed to form the dummy trench 35. The SEG dummy pattern 36 is formed by a selective epitaxial growth process.

좀더 구체적으로 설명하면, 반도체 소자의 SEG 공정 적용에 있어 셀 패턴과 떨어진 위치에 SEG 더미 패턴(36)을 삽입시킴에 있어 필요한 경우 더미 트렌치 에치로 SEG 더미 패턴(36)을 형성한다. 더미 트렌치 에치 스킴(dummy trench etch scheme)은 SEG 더미 패턴(36)이 후속 공정에 따른 구조 형성에 문제가 될 경우에만 적용한다. SEG 더미 패턴(36)은 셀 패턴 형성과는 다르게 별도의 마스크(mask)를 사용하며, 이 마스크는 I-라인 디자인 룰(I-line design rule)이 적용된다. SEG 더미 패턴(36) 형성은 더미 제너레이션 룰을 따른다. SEG 공정은 저압 화학 기상 증착(LPCVD)법에 의해 진행된다. In more detail, when the SEG dummy pattern 36 is inserted into a position away from the cell pattern in the SEG process application of the semiconductor device, the SEG dummy pattern 36 is formed with a dummy trench etch if necessary. The dummy trench etch scheme applies only when the SEG dummy pattern 36 is a problem for structure formation following subsequent processes. Unlike the cell pattern formation, the SEG dummy pattern 36 uses a separate mask, and an I-line design rule is applied to the mask. Formation of the SEG dummy pattern 36 follows a dummy generation rule. The SEG process is carried out by low pressure chemical vapor deposition (LPCVD).

반도체 소자의 SEG 플러그 공정 적용에 SEG 더미 패턴(36) 형성 과정에서 더미 트렌치 에치(dummy trench etch) 공정를 적용하는데, 이 공정에 의해 더미 트렌치(35)는 실리콘 기판(31)의 표면으로 부터 2000∼5000Å 범위의 깊이로 형성된다. 더미 트렌치 에치는 실리콘 기판(31)의 액티브 영역보다 작은 크기(size)로 트렌치 에치를 실시한다. 액티브 영역에서 양쪽으로 I-라인 공정 마진을 고려해 적어도 약 1500Å 정도 오버레이 마진(overlay margin)을 설정한다. 더미 트렌치 에치는 포토레지스트 마스크가 있는 상태에서 동일 식각기(ETCHER) 또는 두 대의 식각기에서 나누어 실시할 수 있다. 더미 트렌치(35)를 형성한 후 O2, NF3, He 분위기에서 건식 클리닝(dry cleaning)을 실시한다. 건식 클리닝은 플라즈마 전력을 0.5∼2W로 하고, 압력을 0.5∼2Torr로 하고, 건식 클리닝 공정 가스로 NF3 가스를 10∼30sccm으로 흘려주고, O2 가스를 10∼50sccm으로 흘려주고, He 가스를 500∼2000sccm으로 흘려주고, 상온에서 10∼50sec 동안 실시한다. SEG 공정은 저압 화학 기상 증착 시스템(LPCVD system)에서 DCS(diclorosilane, SiCl2H2), HCl, H2 가 공정 가스(process gas)로 포함되는데, 이 공정은 DCS 가스를 0.1∼2slm으로 흘려주고, HCl 가스를 0∼3slm으로 흘려주고(여기서, 0slm이란 HCl 가스를 이 공정에 포함시키지 않음을 의미함.), H2 가스를 10∼150slm으로 흘려주어 750∼1050℃ 온도에서 진행된다. 이때 압력은 10∼250Torr 까지 조절하되 항상 일정한 압력을 사용한다. 근본적으로 온도가 낮아지면서 압력이 낮아지는 조건을 취한다. SEG 공정에서 인-시튜 도핑(in-situ doping)을 적용할 경우, H2 가스가 1∼10% 포함된 PH3 가스를 사용하며, 이때 H2 가스가 1% 포함된 것을 기준으로 PH3 가스를 5000∼2500sccm 흘려주며, 인-시튜 도핑 레벨(in-situ doping level)이 3 ×1019atoms/cc 이상이 되도록 한다.
In the process of forming the SEG dummy pattern 36, a dummy trench etch process is applied to the SEG plug process of the semiconductor device. It is formed to a depth of 5000 kPa. The dummy trench etch performs trench etch to a size smaller than the active region of the silicon substrate 31. Set an overlay margin of at least about 1500 ms, taking into account I-line process margins on both sides of the active region. The dummy trench etch may be performed by dividing the same etcher (ETCHER) or two etchers with a photoresist mask. After the dummy trench 35 is formed, dry cleaning is performed in an O 2 , NF 3 , or He atmosphere. In dry cleaning, the plasma power is 0.5 to 2 W, the pressure is 0.5 to 2 Torr, the NF 3 gas is flowed at 10 to 30 sccm, the O 2 gas is flowed to 10 to 50 sccm, and the He gas is discharged. Flow it at 500-2000sccm and carry out for 10-50sec at room temperature. The SEG process includes DCS (diclorosilane, SiCl 2 H 2 ), HCl, and H 2 as process gas in the LPCVD system, which flows DCS gas at 0.1 to 2 slm. HCl gas is flowed at 0 to 3 slm (where 0 slm means no HCl gas is included in this process), and H 2 gas is flowed to 10 to 150 slm to proceed at a temperature of 750 to 1050 ° C. At this time, the pressure is controlled to 10 ~ 250 Torr, but always use a constant pressure. Essentially, the temperature is lowered and the pressure is lowered. In the SEG process - when applying the in situ doped (in-situ doping), PH 3 gas using an H 2 gas containing 1 to 10%, and wherein H 2 gas is PH 3 gas, based on that contained 1% The flow rate is 5000-2500sccm and the in-situ doping level is 3 × 10 19 atoms / cc or more.

상술한 바와 같이, 본 발명은 저압 화학 기상 증착(LPCVD)에 의한 선택적 단결정 실리콘 제조에서 SEG 더미 패턴을 더미 트렌치 에치로 삽입함으로써 SEG 공정 적용시에도 후속 공정에 대한 영향을 최소화시킬 수 있으며, SEG 플러그의 경우 BPSG 웹 딥(wet-dip)에 의한 보이드 발생 문제를 해결할 수 있으며, SEG 플러그의 리세스 에치를 생략할 수 있고, 하드 마스크 질화막을 비롯한 더미 영역 부분의 높이를 일정하게 유지 시킬 수 있고, SEG 플러그의 경우 더미 영역의 높이를 일정하게 유지시킴으로 ILD CMP 조건을 최적화 시킬 수 있다.
As described above, the present invention, by inserting the SEG dummy pattern into the dummy trench etch in the selective single crystal silicon manufacturing by low pressure chemical vapor deposition (LPCVD) can minimize the impact on subsequent processes even when applying the SEG process, SEG plug In this case, it is possible to solve the void generation problem caused by BPSG web dip, omit the recess etch of the SEG plug, keep the height of the dummy area including the hard mask nitride film constant, For SEG plugs, ILD CMP conditions can be optimized by keeping the dummy area constant.

Claims (12)

셀 패턴이 형성되지 않는 영역의 절연막과 실리콘 기판의 액티브 영역의 선택된 부분을 더미 트렌치 에치 공정으로 제거하여 더미 트렌치를 형성하는 단계; 및Forming a dummy trench by removing the insulating layer of the region where the cell pattern is not formed and the selected portion of the active region of the silicon substrate by a dummy trench etch process; And 선택적 에피텍셜 성장 공정으로 상기 더미 트렌치 부분에 SEG 더미 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 선택적 에피텍셜 성장 공정을 적용하는 반도체 소자의 제조 방법.And forming a SEG dummy pattern on the dummy trench portion by a selective epitaxial growth process. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조 방법.And the insulating film is a BPSG film. 제 1 항에 있어서,The method of claim 1, 상기 더미 트렌치는 상기 실리콘 기판의 표면으로 부터 2000∼5000Å 범위의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the dummy trench is formed at a depth in the range of 2000 to 5000 microns from the surface of the silicon substrate. 제 1 항에 있어서,The method of claim 1, 상기 더미 트렌치 에치 공정은 상기 실리콘 기판의 액티브 영역보다 작은 크기로 트렌치 에치를 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The dummy trench etch process is a method of manufacturing a semiconductor device, characterized in that for performing a trench etch to a size smaller than the active region of the silicon substrate. 제 1 항에 있어서,The method of claim 1, 상기 더미 트렌치 에치 공정은 액티브 영역에서 양쪽으로 I-라인 공정 마진을 고려해 적어도 약 1500Å 정도 오버레이 마진을 설정하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.Wherein the dummy trench etch process is performed by setting an overlay margin of at least about 1500 microseconds in consideration of the I-line process margin in both sides of the active region. 제 1 항에 있어서,The method of claim 1, 상기 더미 트렌치를 형성한 후 건식 클리닝 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And a dry cleaning process after the dummy trench is formed. 제 6 항에 있어서,The method of claim 6, 상기 건식 클리닝 공정은 O2, NF3, He 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The dry cleaning process is performed in an O 2 , NF 3 , He atmosphere. 제 6 항에 있어서,The method of claim 6, 상기 건식 클리닝 공정은 플라즈마 전력을 0.5∼2W로 하고, 압력을 0.5∼2Torr로 하고, 건식 클리닝 공정 가스로 NF3 가스를 10∼30sccm으로 흘려주고, O2 가스를 10∼50sccm으로 흘려주고, He 가스를 500∼2000sccm으로 흘려주고, 상온에서 10∼50sec 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.In the dry cleaning process, the plasma power is 0.5 to 2 W, the pressure is 0.5 to 2 Torr, the NF 3 gas is flowed at 10 to 30 sccm as the dry cleaning process gas, and the O 2 gas is flowed to 10 to 50 sccm, He A method of manufacturing a semiconductor device, characterized by flowing a gas at 500 to 2000 sccm and performing at room temperature for 10 to 50 sec. 제 1 항에 있어서,The method of claim 1, 상기 선택적 에피텍셜 성장 공정은 DCS 가스를 0.1∼2slm으로 흘려주고, HCl 가스를 0∼3slm으로 흘려주고, H2 가스를 10∼150slm으로 흘려주어 750∼1050℃ 온도에서 저압 화학 기상 증착법으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The selective epitaxial growth process is performed by low pressure chemical vapor deposition at 750-1050 ° C. by flowing DCS gas at 0.1-2 slm, flowing HCl gas at 0-3 slm, and H 2 gas at 10-150 slm. A method of manufacturing a semiconductor device, characterized in that. 제 9 항에 있어서,The method of claim 9, 상기 선택적 에피텍셜 성장 공정에서, 압력은 10∼250Torr 까지 조절하되 온도에 따라 항상 일정한 압력을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.In the selective epitaxial growth process, the pressure is controlled to 10 to 250 Torr, but the method of manufacturing a semiconductor device, characterized in that the constant pressure is always used according to the temperature. 제 1 항 또는 제 9 항에 있어서,The method according to claim 1 or 9, 상기 선택적 에피텍셜 성장 공정은 인-시튜 도핑을 적용할 경우, H2 가스가 1∼10% 포함된 PH3 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The selective epitaxial growth process is a method of manufacturing a semiconductor device, characterized in that when using in-situ doping, using a PH 3 gas containing 1 to 10% H 2 gas. 제 11 항에 있어서,The method of claim 11, 상기 PH3 가스는 H2 가스가 1% 포함된 것을 기준으로 PH3 가스를 5000∼2500sccm 흘려주는 것을 특징으로 하는 반도체 소자의 제조 방법. The PH 3 gas is a method of manufacturing a semiconductor device, characterized in that the flow of PH 3 gas 5000 ~ 2500sccm based on the 1% H 2 gas contained.
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