KR100642384B1 - 반도체 메모리소자의 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 메모리소자의 트랜지스터는, 활성영역 및 소자분리영역을 갖는 반도체기판과, 반도체기판의 소자분리영역에서 상호 교대로 배치되되, 상대적으로 높은 단차의 제1 두께를 가지며 배치되는 제1 트랜치 소자분리막 및 상대적으로 낮은 단차의 제2 두께를 가지면서 배치되는 제2 트랜치 소자분리막과, 활성영역에서 일정 깊이로 파여 경계 부분에서 계단형 프로파일이 형성되도록 하되, 제2 트랜치 소자분리막보다 높은 단차를 가져서 제2 트랜치 소자분리막과 인접하는 영역에서는 상부로 돌출되는 리세스 영역과, 그리고 활성영역의 계단형 프로파일과 리세스 영역의 돌출부분에 중첩되도록 배치되는 게이트절연막 및 게이트스택을 포함한다.
돌기형 트랜지스터, 계단형 프로파일을 갖는 트랜지스터, 스텝 게이트

Description

반도체 메모리소자의 트랜지스터 및 그 제조방법{Transistor for semiconductor memory device and method of fabricating the same}
도 1은 본 발명에 따른 반도체 메모리소자의 트랜지스터를 나타내 보인 레이아웃도이다.
도 2는 도 1의 트랜지스터를 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 트랜지스터를 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 트랜지스터를 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
도 5 내지 도 15는 본 발명에 따른 반도체 메모리소자의 트랜지스터를 제조하는 방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로서, 특히 반도체 메모리소자의 트랜지스터 및 그 제조방법에 관한 것이다.
최근 반도체 메모리소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)소자의 집적도가 증가함에 따라, 반도체 메모리소자를 구성하는 트랜지스터에서의 짧은채널효과(short channel effect)에 의한 여러 가지 문제들이 대두되고 있다. 일 예로서 문턱전압이 채널길이나 폭에 무관하다는 일반적인 규칙이, 특히 100㎚급 이하의 채널구조에서는 더 이상 적용되지 않고 있다. 따라서 현재의 플래너(planar) 구조의 트랜지스터로는 원하는 문턱전압을 얻기가 용이하지 않으며, 더욱이 앞으로 50㎚급 이하의 구조에서는 더욱 더 어렵다는 것을 쉽게 예상할 수 있다.
이와 같은 추세에 따라, 최근에는 플래너 구조가 아닌 입체 구조를 갖는 트랜지스터들이 다양하게 제안되고 있다. 일 예로서 리세스채널을 갖는 트랜지스터 구조가 있으며, 다른 예로서 계단형 프로파일을 갖는 트랜지스터 구조가 있다. 이 중에서 계단형 프로파일을 갖는 트랜지스터 구조는, 활성영역의 표면을 계단형 프로파일로 형성하고, 게이트스택을 계단형 프로파일에 중첩되도록 형성함으로써, 트랜지스터의 면적을 유지하면서도 유효채널길이가 증가되도록 하는 구조이다.
이 외에도 메모리소자가 아닌 로직소자에 주로 사용되는 구조 중에서 돌기형 트랜지스터(FINFET) 구조가 있다. 돌기형 트랜지스터 구조는, 활성영역의 표면 일부가 돌기처럼 돌출되도록 형성하고, 게이트스택을 이 돌출부에 중첩되도록 형성하는 구조이다. 이와 같은 구조의 돌기형 트랜지스터 구조는, 온/오프(on/off) 특성이 좋고, 높은 전류구동능력을 나타내며, 그리고 백 바이어스(back bias)에 대한 의존성이 낮다는 장점을 갖는다. 그러나 이와 같은 돌기형 트랜지스터 구조를 메모리소자에 채용할 경우, 작은 영역 내에서 3중 채널(triple channel)이 형성되는 구 조이므로 접합누설전류의 소스(source)가 커지고, 이에 따라 데이터보유시간(data retention time)을 충분하게 확보할 수 없다는 단점을 나타낸다.
본 발명이 이루고자 하는 기술적 과제는, 계단형 프로파일을 갖는 트랜지스터 구조와 돌기형 트랜지스터 구조를 집적하여 충분한 데이터보유시간을 확보하면서 향상된 동작특성을 갖도록 하는 반도체 메모리소자의 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 다마신공정을 이용하여 상기와 같은 반도체 메모리소자의 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리소자의 트랜지스터는, 활성영역 및 소자분리영역을 갖는 반도체기판; 상기 반도체기판의 소자분리영역에서 상호 교대로 배치되되, 상대적으로 높은 단차의 제1 두께를 가지며 배치되는 제1 트랜치 소자분리막 및 상대적으로 낮은 단차의 제2 두께를 가지면서 배치되는 제2 트랜치 소자분리막; 상기 활성영역에서 일정 깊이로 파여 경계 부분에서 계단형 프로파일이 형성되도록 하되, 상기 제2 트랜치 소자분리막보다 높은 단차를 가져서 상기 제2 트랜치 소자분리막과 인접하는 영역에서는 상부로 돌출되는 리세스 영역; 및 상기 활성영역의 계단형 프로파일과 상기 리세스 영역의 돌출부분에 중첩되도록 배치되는 게이트절연막 및 게이트스택을 포함하는 것을 특징으로 한다.
상기 제1 트랜치 소자분리막의 제1 두께는 2000-4000Å이며, 상기 제2 트랜치 소자분리막의 제2 두께는 상기 제1 트랜치 소자분리막의 제1 두께의 1/3인 것이 바람직하다.
상기 리세스 영역의 돌출부분의 두께는 상기 제2 트랜치 소자분리막의 제2 두께와 실질적으로 동일한 것이 바람직하다.
상기 게이트스택은 스트라이프 형태를 가지며, 상기 계단형 프로파일 및 상기 리세스 영역의 돌출부분과 함께 상기 제2 트랜치 소자분리막과도 중첩되도록 배치되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리소자의 트랜지스터의 제조방법은, 반도체기판의 활성영역 위에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 상기 반도체기판의 소자분리영역에 소자분리용 트랜치를 형성하는 단계; 상기 소자분리용 트랜치를 절연막으로 매립하여 트랜치 소자분리막을 형성하는 단계; 제1 마스크막패턴을 이용하여 상기 트랜치 소자분리막의 일부를 일정 깊이로 식각하여 상대적으로 높은 단차의 제1 두께를 갖는 제1 트랜치 소자분리막과 상대적으로 낮은 단차의 제2 두께를 갖는 제2 트랜치 소자분리막이 상호 교대로 배치되도록 하는 단계; 상기 하드마스크막패턴을 제거하는 단계; 제2 마스크막패턴을 이용하여 상기 활성영역을 일정 깊이로 식각하여, 경계부분에서의 계단형 프로파일과, 상기 제2 트랜치 소자분리막 사이로 상부를 향해 돌출되는 돌출부분을 갖는 리세스 영역을 형성하는 단계; 및 상기 활성영역의 계단형 프로파일과 상기 리세스 영역의 돌출부분에 중첩되도록 게이트절 연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하드마스크막패턴은 100-200Å 두께의 패드산화막패턴 및 500-800Å 두께의 패드질화막패턴이 순차적으로 적층되는 구조로 형성하는 것이 바람직하다.
상기 소자분리용 트랜치는 2000-4000Å의 깊이를 갖도록 형성하는 것이 바람직하다.
상기 제1 마스크막패턴을 이용한 식각은, 상기 트랜치 소자분리막 두께의 2/3가 제거되도록 수행하는 것이 바람직하다.
상기 제2 마스크막패턴을 이용한 식각은, 상기 리세스 영역의 깊이가 상기 제1 트랜치 소자분리막 두께의 1/3이 되도록 수행하는 것이 바람직하다.
상기 게이트스택은 상기 제1 마스크막패턴을 이용하여 수행하는 것이 바람직하다.
상기 게이트스택은, 400-700Å 두께의 도핑된 폴리실리콘막 및 1000-1500Å 두께의 텅스텐실리사이드막을 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 반도체 메모리소자의 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 2 내지 도 4는 각각 도 1의 트랜지스터를 선 Ⅱ-Ⅱ', 선 Ⅲ-Ⅲ' 및 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
도 1 내지 도 4를 참조하면, 활성영역(110)은 소자분리막(120)에 의해 한정된다. 활성영역(110)은 복수개가 상호 이격되도록 배치되며, 최소한의 면적에 최대한의 활성영역(110)들이 포함될 수 있도록 상호 엇갈리게 배치된다. 활성영역(110)은, 도 2에 나타낸 바와 같이, 양 가장자리를 제외한 중앙부근에 리세스된 리세스영역(112)을 갖는다. 즉 리세스영역(112)의 상부면 높이는 나머지 활성영역(110)의 상부면 높이보다 낮다. 따라서 그 경계부분에는 계단형 프로파일로 이루어진다.
소자분리막(120)은, 도 3에 나타낸 바와 같이, 상대적으로 높은 단차를 갖는 제1 소자분리막(121) 및 상대적으로 낮은 단차를 갖는 제2 소자분리막(122)을 포함한다. 제1 소자분리막(121)의 두께는 대략 2000-4000Å이며, 제2 소자분리막(122)의 두께는 제1 소자분리막(121) 두께의 대략 1/3이다. 낮은 단차를 갖는 제2 소자분리막(122)의 상부면 높이는 활성영역(110)의 상부면 높이보다 낮으며, 특히 도 4에 나타낸 바와 같이, 활성영역(110) 중 리세스영역(112)의 상부면 높이보다도 더 낮다. 이와 같은 제2 소자분리막(122)은 활성영역(110)을 가로지르는 스트라이프(stripe) 형태로 배치되며, 특히 활성영역(110)의 계단형 프로파일의 측면이 제2 소자분리막(122)에 의해 노출되도록 배치된다.
활성영역(110) 위에는 게이트절연막(102)이 배치된다. 게이트절연막(102)은 대략 30-50Å 두께의 산화막으로 이루어질 수 있지만, 경우에 따라서 다른 절연막, 예컨대 알루미나(Al2O3)와 같은 고유전 절연막으로 이루어질 수도 있다. 게이트절연막(102) 위에는 게이트스택(130)이 배치되는데, 특히 이 게이트스택(130)은 활성영 역(110)의 계단형 프로파일에 중첩되면서, 활성영역(110)을 가로지르는 스트라이프 형태를 갖는다. 게이트스택(130)은 게이트도전막패턴(131)과 하드마스크막패턴(132)이 순차적으로 적층되는 구조를 갖는다. 게이트도전막패턴(131)은 대략 400-700Å 두께의 폴리실리콘막패턴과 대략 1000-1500Å 두께의 텅스텐실리사이드막패턴이 순차적으로 적층되는 구조로 이루어지지만, 다른 도전막으로 이루어질 수도 있다. 하드마스크막패턴(132)은 질화막패턴으로 이루어진다.
이와 같은 구조의 트랜지스터는, 도 2에 나타낸 바와 같이, 계단형 프로파일을 갖는 트랜지스터 구조와 함께, 도 4에 나타낸 바와 같이, 돌기형 트랜지스터 구조가 함께 집적되는 구조를 갖는다. 따라서 통상의 계단형 프로파일을 갖는 트랜지스터가 갖는 장점들과 함께, 돌기형 트랜지스터 구조에 의한 전류구동능력의 향상 및 낮은 백 바이어스 의존성과 같이 향상된 동작특성을 나타낸다.
도 5 내지 도 15는 본 발명에 따른 반도체 메모리소자의 트랜지스터를 제조하는 방법을 설명하기 위하여 나타내 보인 도면들이다. 여기서 도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이고, 도 8은 도 7의 선 Ⅷ-Ⅷ'를 따라 절단하여 나타내 보인 단면도이고, 도 11 및 도 12는 각각 도 10의 선 ⅩⅠ-ⅩⅠ' 및 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도들이며, 그리고 도 14 및 도 15는 각각 도 13의 선 ⅩⅣ-ⅩⅣ' 및 선 ⅩⅤ-ⅩⅤ'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 5 및 도 6을 참조하면, 반도체기판(100) 위에 하드마스크막을 형성한다. 하드마스크막은 대략 100-200Å 두께의 패드산화막 및 대략 500-800Å 두께 의 패드질화막이 순차적으로 적층된 구조로 형성한다. 다음에 하드마스크막 위에 포토레지스트막패턴(미도시)을 형성한다. 이 포토레지스트막패턴은 소자분리영역의 하드마스크막 표면을 노출시키는 개구부를 갖는다. 다음에 이 포토레지스트막패턴을 식각마스크로 하드마스크막의 노출부분을 제거하여, 반도체기판의 소자분리영역을 노출시키는 하드마스크막패턴(200)을 형성한다. 하드마스크막패턴(200)은 패드산화막패턴(201) 및 패드질화막패턴(202)이 순차적으로 적층된 구조를 갖게 된다.
이후 포토레지스트막패턴을 제거하고, 하드마스크막패턴(200)을 식각마스크로 한 식각으로 반도체기판의 소자분리영역을 일정깊이, 예컨대 대략 2000-4000Å의 깊이로 식각하여, 소자분리용 트랜치(T)를 형성한다. 다음에 매립절연막, 예컨대 고밀도플라즈마(HDP; High Density Plasma) 산화막을 적층하여 소자분리용 트랜치(T)를 매립시킨다. 그리고 하드마스크막패턴(200)의 상부면이 노출되도록 통상의 평탄화를 수행하여 활성영역(110)을 한정하는 트랜치 소자분리막(120)을 형성한다.
다음에 도 7 및 도 8을 참조하면, 트랜치 소자분리막(120)이 형성된 결과물 전면에 포토레지스트막패턴(210)을 형성한다. 포토레지스트막패턴(210)은 반도체기판(100)의 활성영역(110)을 가로지르는 스트라이프 형태를 갖는다. 따라서 포토레지스트막패턴(210)이 갖는 개구부(211)도 라인 형태로 이루어진다.
다음에 도 9를 참조하면, 상기 포토레지스트막패턴(210)을 식각마스크로 트랜치 소자분리막(120)의 노출부분을 일정 깊이로 제거한다. 활성영역(110)은, 도 9에 나타내지는 않았지만, 하드마스크막패턴(200)에 의해 덮여 있으므로, 상기 식각에 의해 영향을 받지 않으며, 단지 트랜치 소자분리막(120)의 노출부분만이 일정 깊이로 식각된다. 트랜치 소자분리막(120)의 식각되는 두께는 대략 트랜치 소자분리막(120) 전체 두께의 대략 2/3가 되도록 한다. 상기 식각이 끝나면 포토레지스트막패턴(210)을 제거하고, 이어서 하드마스크막패턴(200)의 패드질화막(202)도 제거한다. 그러면, 트랜치 소자분리막(120)은, 원래의 두께를 갖는 제1 트랜치 소자분리막(121)과 일정 깊이 제거되어 감소된 두께를 갖는 제2 트랜치 소자분리막(122)을 포함하게 된다. 제2 트랜치 소자분리막(122)의 두께는 대략 제1 트랜치 소자분리막(121) 두께의 1/3이 된다.
다음에 도 10 내지 도 12를 참조하면, 전면에 포토레지스트막패턴(220)을 형성한다. 이 포토레지스트막패턴(220)은 활성영역(110)의 일부 패드산화막(102)을 노출시키는 개구부(221)를 갖는다. 또한 제1 트랜치 소자분리막(121) 및 제2 트랜치 소자분리막(122)이 배치되는 소자분리영역을 모두 덮는다.
다음에 도 13 내지 도 15를 참조하면, 상기 포토레지스트막패턴(220)을 식각마스크로 하고, 노출되는 패드산화막(102) 및 반도체기판(100)을 일정 깊이만큼 식각하여 리세스 영역(112)을 형성한다. 이때 식각되는 두께는 트랜치 소자분리막(120) 전체 두께의 1/3이 되도록 한다. 따라서 리세스 영역(112)에서의 활성영역(110)의 측면 노출부분의 두께(도 14의 d3)는 제1 트랜치 소자분리막(121) 두께(도 14의 d1)의 대략 1/3이 되고, 제2 트랜치 소자분리막(122) 두께(도 14의 d2)와 대략 같다. 상기 식각이 끝나면 포토레지스트막패턴(220)을 제거한다. 그러면 도 14에 나타낸 바와 같이, 일 측면에서 볼 때 제1 트랜치 소자분리막(121) 사이의 제2 트랜치 소자분리막(122)에 의해 계단형 프로파일을 갖는 활성영역(110)의 측면이 노출된다. 그리고 도 15에 나타낸 바와 같이, 다른 측면에서 볼 때 제2 트랜치 소자분리막(122) 사이로 리세스 영역(112)의 활성영역 표면이 돌출되는 프로파일이 만들어진다.
다음에 통상의 게이트스택 형성공정을 수행한다. 즉 게이트산화막, 게이트도전막 및 하드마스크막을 순차적으로 적층한다. 게이트산화막은, 대략 30-50Å 두께로 형성한다. 게이트도전막은, 400-700Å 두께의 폴리실리콘막 및 대략 1000-1500Å 두께의 텅스텐실리사이드막을 순차적으로 적층하여 형성한다. 하드마스크막은 질화막으로 형성할 수 있다. 다음에 소정의 마스크막패턴을 이용한 패터닝을 수행하여, 도 1 내지 도 4에 나타낸 바와 같이, 계단형 프로파일에 중첩되는 게이트스택(130)을 형성한다. 이때 상기 패터닝은 제2 트랜치 소자분리막(122) 형성을 위한 식각시 사용된 마스크를 사용하여 수행할 수 있다. 이 게이트스택(130)은 게이트도전막패턴(131) 및 하드마스크막패턴(132)이 순차적으로 적층된 구조를 갖는다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 메모리소자의 트랜지스터에 의하면, 반도체 메모리소자의 트랜지스터에 계단형 프로파일을 갖는 트랜지스터 구조와 돌기형 트랜지스터 구조가 집적된 구조를 가지므로, 돌기형 트랜지스터 구조의 장점들, 예컨대 양호한 온/오프(on/off) 특성, 높은 전류구동능력 및 낮은 백 바이어스 의존성과 같은 장점들 외에도, 계단형 프로파일을 갖는 트랜지스터 구조에 의해 감소된 접합누설전류의 소스 및 개선된 데이터보유시간과 같은 특성개선이 이루어질 수 있다는 이점이 제공된다.
또한 본 발명에 따른 반도체 메모리소자의 트랜지스터 제조방법에 의하면, 채널이온주입이 이루어지는 영역 외의 영역을 모두 소자분리막에 의해 차단함으로써, 국부적으로 채널이 형성되는 영역에만 한정하여 채널 이온주입을 수행할 수 있으며, 이에 따라 정션 오버랩 없이 채널을 형성하여 누설전류량을 최소화할 수 있다. 이 외에도 게이트스택 형성시 비트라인컨택노드와 스토리지노드컨택노드 사이의 폴리실리콘막 및 텅스텐실리사이드막의 두께 차이를 억제하여, 후속의 열처리시 게이트 리닝(gate leaning) 현상의 발생을 억제할 수 있다는 장점을 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

  1. 활성영역 및 소자분리영역을 갖는 반도체기판;
    상기 반도체기판의 소자분리영역에서 상호 교대로 배치되되, 상대적으로 높은 단차의 제1 두께를 가지며 배치되는 제1 트랜치 소자분리막 및 상대적으로 낮은 단차의 제2 두께를 가지면서 배치되는 제2 트랜치 소자분리막;
    상기 활성영역에서 일정 깊이로 파여 경계 부분에서 계단형 프로파일이 형성되도록 하되, 상기 제2 트랜치 소자분리막보다 높은 단차를 가져서 상기 제2 트랜치 소자분리막과 인접하는 영역에서는 상부로 돌출되는 리세스 영역; 및
    상기 활성영역의 계단형 프로파일과 상기 리세스 영역의 돌출부분에 중첩되도록 배치되는 게이트절연막 및 게이트스택을 포함하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 트랜치 소자분리막의 제1 두께는 2000-4000Å이며, 상기 제2 트랜치 소자분리막의 제2 두께는 상기 제1 트랜치 소자분리막의 제1 두께의 1/3인 것을 특징으로 하는 반도체소자의 트랜지스터.
  3. 제1항에 있어서,
    상기 리세스 영역의 돌출부분의 두께는 상기 제2 트랜치 소자분리막의 제2 두께와 실질적으로 동일한 것을 특징으로 하는 반도체소자의 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트스택은 스트라이프 형태를 가지며, 상기 계단형 프로파일 및 상기 리세스 영역의 돌출부분과 함께 상기 제2 트랜치 소자분리막과도 중첩되도록 배치되는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터.
  5. 반도체기판의 활성영역 위에 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각마스크로 상기 반도체기판의 소자분리영역에 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치를 절연막으로 매립하여 트랜치 소자분리막을 형성하는 단계;
    제1 마스크막패턴을 이용하여 상기 트랜치 소자분리막의 일부를 일정 깊이로 식각하여 상대적으로 높은 단차의 제1 두께를 갖는 제1 트랜치 소자분리막과 상대적으로 낮은 단차의 제2 두께를 갖는 제2 트랜치 소자분리막이 상호 교대로 배치되도록 하는 단계;
    상기 하드마스크막패턴을 제거하는 단계;
    제2 마스크막패턴을 이용하여 상기 활성영역을 일정 깊이로 식각하여, 경계부분에서의 계단형 프로파일과, 상기 제2 트랜치 소자분리막 사이로 상부를 향해 돌출되는 돌출부분을 갖는 리세스 영역을 형성하는 단계; 및
    상기 활성영역의 계단형 프로파일과 상기 리세스 영역의 돌출부분에 중첩되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  6. 제5항에 있어서,
    상기 하드마스크막패턴은 100-200Å 두께의 패드산화막패턴 및 500-800Å 두께의 패드질화막패턴이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  7. 제5항에 있어서,
    상기 소자분리용 트랜치는 2000-4000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  8. 제5항에 있어서,
    상기 제1 마스크막패턴을 이용한 식각은, 상기 트랜치 소자분리막 두께의 2/3가 제거되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  9. 제5항에 있어서,
    상기 제2 마스크막패턴을 이용한 식각은, 상기 리세스 영역의 깊이가 상기 제1 트랜치 소자분리막 두께의 1/3이 되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  10. 제5항에 있어서,
    상기 게이트스택은 상기 제1 마스크막패턴을 이용하여 수행하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
  11. 제5항에 있어서,
    상기 게이트스택은, 400-700Å 두께의 도핑된 폴리실리콘막 및 1000-1500Å 두께의 텅스텐실리사이드막을 포함하는 것을 특징으로 하는 반도체 메모리소자의 트랜지스터 제조방법.
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