KR100640594B1 - Interface circuit and memory system for implementing adaptive DQS latch scheme - Google Patents

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Abstract

본 발명은 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치하는 인터페이스 회로 및 이를 구비하는 메모리 시스템에 대하여 개시된다. 메모리 시스템은 독출 명령에 의해 데이터 스트로브 신호와 데이터를 출력하는 메모리 장치와, 데이터 스트로브 신호를 수신하고 메모리 장치의 출력 데이터에 데이터 스트로브 신호의 에지가 센터링되도록 데이터 스트로브 신호를 재정렬시키는 인터페이스 회로를 통하여 출력 데이터를 래치하는 메모리 콘트롤러를 포함한다. 인터페이스 회로는 독출 명령에 응답하여 다수개의 선택 신호들을 발생하고, 선택 신호들에 응답하여 데이터 스트로브 샘플링 신호들을 발생하는 로직 회로부와 데이터 스트로브 샘플링 신호들에 따라 데이터 스트로브 신호의 에지를 캡쳐하여 데이터 스트로브 신호를 재정렬시키는 최종 상태 머신(FSM) 저장부를 포함한다. 이에 따라, 메모리 콘트롤러 내 회로 구성이 복잡하고 전력 소모가 큰 DLL 회로 구성없이, 메모리 장치로부터 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치한다.The present invention discloses an interface circuit for monitoring a data strobe signal and adaptively latching a data input / output signal and a memory system having the same. The memory system outputs through a memory device that outputs a data strobe signal and data by a read command, and an interface circuit that receives the data strobe signal and rearranges the data strobe signal so that the edge of the data strobe signal is centered on the output data of the memory device. It includes a memory controller that latches data. The interface circuit generates a plurality of selection signals in response to the read command, and captures the edges of the data strobe signal in accordance with the data strobe sampling signals and the logic circuit portion generating the data strobe sampling signals in response to the selection signals. A final state machine (FSM) store to reorder it. Accordingly, the data strobe signal provided from the memory device is adaptively latched by adaptively latching the data input / output signal without a complicated circuit configuration in the memory controller and a large power consumption DLL circuit configuration.

DLL, 메모리 콘트롤러, 데이터 스트로브 신호, 인터페이스 회로DLL, memory controller, data strobe signal, interface circuit

Description

데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치하는 인터페이스 회로 및 이를 구비하는 메모리 시스템{Interface circuit and memory system for implementing adaptive DQS latch scheme}Interface circuit and memory system for monitoring data strobe signal and adaptively latch data input / output signal

도 1은 종래의 메모리 시스템을 설명하는 도면이다.1 is a diagram illustrating a conventional memory system.

도 2는 본 발명에 따른 인터페이스 회로가 내장되는 메모리 콘트롤러를 포함하는 메모리 시스템을 설명하는 도면이다.2 is a diagram illustrating a memory system including a memory controller in which an interface circuit according to the present invention is incorporated.

도 3은 도 2의 인터페이스 회로를 포함하는 메모리 콘트롤러를 설명하는 도면이다.FIG. 3 is a diagram for describing a memory controller including the interface circuit of FIG. 2.

도 4는 도 3의 메모리 콘트롤러의 동작 타이밍 다이어그램을 나타내는 도면이다.4 is a diagram illustrating an operation timing diagram of the memory controller of FIG. 3.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 메모리 장치로부터 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치하는 인터페이스 회로 및 이를 구비하는 메모리 시스템에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to an interface circuit for monitoring a data strobe signal provided from a memory device and adaptively latching a data input / output signal, and a memory system having the same.

메모리 시스템에는 동기식 DRAM(SDRAM)과 같은 메모리 장치의 동작을 제어하 는 메모리 콘트롤러를 포함한다. SDRAM과 메모리 콘트롤러는 클럭 신호에 기초하여 그 동작들이 이루어진다. 특히, 메모리 콘트롤러가 SDRAM에서 독출되는 데이터를 안정적으로 래치하기 위해서는 메모리 콘트롤러 내부에 지연 락킹 루프(Delayed Locked Loop) 회로(이하 "DLL"이라 칭한다)를 구비한다. DLL은 SDRAM에서 제공되는 데이터 스트로브 신호(DQS)와 독출 데이터의 위상을 동기화시킨다.The memory system includes a memory controller that controls the operation of a memory device such as synchronous DRAM (SDRAM). SDRAM and memory controllers perform their operations based on a clock signal. In particular, the memory controller includes a delayed locked loop circuit (hereinafter referred to as a "DLL") in the memory controller for stably latching data read from the SDRAM. The DLL synchronizes the phase of the read data with the data strobe signal (DQS) provided by the SDRAM.

도 1은 종래의 메모리 시스템을 설명하는 도면이다. 이를 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 SDRAM(120)이 클럭 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ[31:0]), 그리고 제어 신호들로 연결되어 있다. SDRAM(120)은 메모리 콘트롤러(110)로부터 제공되는 클럭 신호(CK_DDR)를 락킹하여 클럭 신호(CLK)와 일정하게 위상이 틀어진(shift) 데이터 스트로브 신호(DQS)를 메모리 콘트롤러(110)로 제공한다. 데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ[31:0])와 동기되어 출력되도록 SDRAM(120) 내 DLL(122)에서 발생된다. 그리고 데이터 스트로브 신호(DQS)는 메모리 콘트롤러(110) 내 DLL(112)로도 제공되어 SDRAM(120)에서 독출되는 데이터 입출력 신호(DQ[31:0])를 래치하기 위하여 그 위상을 조절한다.1 is a diagram illustrating a conventional memory system. Referring to this, in the memory system 100, the memory controller 110 and the SDRAM 120 may include a clock signal CLK, an address signal ADDR, a data strobe signal DQS, and a data input / output signal DQ [31: 0]. ) And control signals. The SDRAM 120 locks the clock signal CK_DDR provided from the memory controller 110 to provide the memory controller 110 with a data strobe signal DQS that is constantly shifted from the clock signal CLK. . The data strobe signal DQS is generated in the DLL 122 in the SDRAM 120 to be output in synchronization with the data input / output signals DQ [31: 0]. The data strobe signal DQS is also provided to the DLL 112 in the memory controller 110 to adjust its phase to latch the data input / output signal DQ [31: 0] read from the SDRAM 120.

SDRAM(120)의 DLL(122)은 메모리 콘트롤러(110)로부터 항상 제공되는 클럭 신호(CLK)를 락킹하는 데 반하여, 메모리 콘트롤러(110)의 DLL(112)은 SDRAM(120)이 데이터 입출력 신호(DQ[31:0])를 독출할 때 발생되는 데이터 스트로브 신호(DQS)를 락킹한다. 즉, 메모리 콘트롤러(120)의 DLL(122)은 임의로 발생되는 데이터 스트로브 신호(DQS)를 락킹해야 하기 때문에 데이터 스트로브 신호(DQS)를 모니 터링하기 위한 회로 설계 구현이 쉽지 않다. 그리고, DLL(122)은 그 동작에 따른 전력 소모가 크기 때문에, 핸드폰과 같은 모바일 전자 장치에 장치되는 메모리 콘트롤러(110)에 내장되는 것은 적합하지 않다.While the DLL 122 of the SDRAM 120 locks the clock signal CLK that is always provided from the memory controller 110, the DLL 112 of the memory controller 110 is configured to allow the SDRAM 120 to transmit a data input / output signal ( The data strobe signal DQS generated when reading DQ [31: 0]) is locked. That is, since the DLL 122 of the memory controller 120 needs to lock a randomly generated data strobe signal DQS, it is difficult to implement a circuit design for monitoring the data strobe signal DQS. In addition, since the DLL 122 consumes a lot of power due to its operation, it is not suitable to be embedded in the memory controller 110 installed in a mobile electronic device such as a mobile phone.

그러므로, 메모리 콘트롤러 내 DLL을 내장하지 않으면서 데이터 스트로브 신호(DQS)를 락킹할 수 있는 회로의 존재가 요구된다.Therefore, there is a need for a circuit that can lock the data strobe signal DQS without embedding the DLL in the memory controller.

본 발명의 목적은 메모리 장치에서 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치하는 메모리 시스템을 제공하는 데 있다.It is an object of the present invention to provide a memory system for adaptively latching data input / output signals by monitoring data strobe signals provided from a memory device.

본 발명의 다른 목적은 DLL 없이 메모리 장치로부터 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터를 래치하는 인터페이스 회로를 제공하는 데 있다.Another object of the present invention is to provide an interface circuit for adaptively latching data by monitoring a data strobe signal provided from a memory device without a DLL.

상기 목적을 달성하기 위하여, 본 발명의 메모리 시스템은 독출 명령에 의해 데이터 스트로브 신호와 데이터를 출력하는 메모리 장치; 데이터 스트로브 신호를 수신하고, 메모리 장치의 출력 데이터에 데이터 스트로브 신호의 에지가 센터링되도록 데이터 스트로브 신호를 재정렬시키는 인터페이스 회로를 통하여 출력 데이터를 래치하는 메모리 콘트롤러를 구비한다. 인터페이스 회로는 독출 명령에 응답하여 다수개의 선택 신호들을 발생하고, 선택 신호들에 응답하여 데이터 스트로브 샘플링 신호들을 발생하는 로직 회로부; 및 데이터 스트로브 샘플링 신호들에 따라 데이터 스트로브 신호의 에지를 캡쳐하여 데이터 스트로브 신호를 재정렬시키는 최종 상태 머신(FSM) 저장부를 포함한다.In order to achieve the above object, the memory system of the present invention comprises a memory device for outputting a data strobe signal and data by a read command; And a memory controller that receives the data strobe signal and latches the output data through an interface circuit that realigns the data strobe signal so that the edge of the data strobe signal is centered on the output data of the memory device. The interface circuit may include a logic circuit portion generating a plurality of selection signals in response to a read command and generating data strobe sampling signals in response to the selection signals; And a final state machine (FSM) storage for capturing the edges of the data strobe signal and reordering the data strobe signal in accordance with the data strobe sampling signals.

상기 다른 목적을 달성하기 위하여, 본 발명의 인터페이스 회로는 클럭 신호를 수신하여 지연된 클럭 신호를 발생시키는 클럭 지연부; 메모리 장치의 독출 명령에 응답하여 제1 내지 제N(N은 자연수) 선택 신호들을 발생하는 선택 신호 발생부; 제1 내지 제N 선택 신호들 각각에 응답하여 이전 데이터 스트로브 샘플링 신호 또는 데이터 스트로브 신호를 선택하여 각각 출력하는 제1 내지 제N 먹스부들; 클럭 신호에 응답하여 제1 내지 제(N/2) 먹스부들 각각에서 출력되는 신호를 현재 데이터 스트로브 샘플링 신호로 출력하고 제1 내지 제(N/2) 먹스부들의 이전 데이터 샘플링 신호로 피이드백시키는 제1군의 플립플롭들; 및 지연된 클럭 신호에 응답하여 제((N/2)+1) 내지 제N 먹스부들 각각에서 출력되는 신호를 현재 데이터 스트로브 샘플링 신호로 출력하고 제((N/2)+1) 내지 제N 먹스부들의 상기 이전 데이터 샘플링 신호로 피이드백시키는 제2군의 플립플롭들을 포함한다.In order to achieve the above object, the interface circuit of the present invention comprises a clock delay unit for receiving a clock signal to generate a delayed clock signal; A selection signal generator for generating first to Nth selection signals (N is a natural number) in response to a read command of the memory device; First to N-th muxes respectively selecting and outputting a previous data strobe sampling signal or a data strobe signal in response to each of the first to Nth selection signals; A signal output from each of the first through N / 2 muxes is output as a current data strobe sampling signal in response to a clock signal and fed back to a previous data sampling signal of the first through N / 2 muxes. A first group of flip-flops; And outputting a signal output from each of the ((N / 2) +1) to N-th muxes as a current data strobe sampling signal in response to the delayed clock signal, and generating the ((N / 2) +1) to N-th mux And a second group of flip-flops that feed back to the previous data sampling signal of the portions.

따라서, 본 발명에 의하면, 메모리 콘트롤러 내 회로 구성이 복잡하고 전력 소모가 큰 DLL 회로 구성없이, 메모리 장치로부터 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치한다. 인터페이스 회로에 의해 인식된 데이터 스트로브 신호는 데이터 입출력 신호들 구간의 센터에 맞춰져 데이터의 유효 윈도우를 넓히고 데이터 스트로브 신호 에지로부터 데이터 입출력 신호의 에지까지의 신호(TDQSQ) 마진을 크게 한다.Therefore, according to the present invention, a data strobe signal provided from a memory device is monitored and adaptively latches a data input / output signal without a complicated circuit configuration and a large power consumption DLL circuit configuration. The data strobe signal recognized by the interface circuit is aligned with the center of the data input / output signal interval to widen the effective window of the data and increase the signal TDQSQ margin from the data strobe signal edge to the edge of the data input / output signal.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명에 따른 인터페이스 회로가 내장되는 메모리 콘트롤러를 포함하는 메모리 시스템을 설명하는 도면이다. 이를 참조하면, 메모리 시스템(200)은 DLL을 포함하지 않는 인터페이스 회로(212)가 메모리 콘트롤러(210)에 내장되어 있고, 메모리 콘트롤러(210)와 메모리 장치(220), 예컨대 SDRAM은 제2 클럭 신호(CLK2), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ[31:0]), 그리고 제어 신호들로 연결되어 있다.2 is a diagram illustrating a memory system including a memory controller in which an interface circuit according to the present invention is incorporated. Referring to this, in the memory system 200, an interface circuit 212 that does not include a DLL is embedded in the memory controller 210, and the memory controller 210 and the memory device 220, for example, the SDRAM, may include a second clock signal. CLK2, address signal ADDR, data strobe signal DQS, data input / output signals DQ [31: 0], and control signals.

도 3은 인터페이스 회로(212)를 포함하는 메모리 콘트롤러(210)를 설명하는 도면이다. 이를 참조하면, 메모리 콘트롤러(210)는 클럭 발생부(310), 1/2 분주기(312), 지연부(314), 그리고 인터페이스 회로(212)를 포함한다. 클럭 발생부(310)에서 발생된 제1 클럭 신호(CLK1)는 1/2 분주기(312)와 지연부(314)로 각각 제공되어 제2 클럭 신호(CLK2)와 제3 클럭 신호(CLK3)를 발생한다. 제2 클럭 신호(CLK2)는 메모리 장치(220, 도 2)로 제공된다.3 is a diagram illustrating a memory controller 210 including an interface circuit 212. Referring to this, the memory controller 210 includes a clock generator 310, a half divider 312, a delay unit 314, and an interface circuit 212. The first clock signal CLK1 generated by the clock generator 310 is provided to the 1/2 divider 312 and the delay unit 314, respectively, so that the second clock signal CLK2 and the third clock signal CLK3 are provided. Occurs. The second clock signal CLK2 is provided to the memory device 220 (FIG. 2).

인터페이스 회로(212)는 제1 클럭 신호(CLK1)와 제3 클럭 신호(CLK3), 그리고 메모리 장치(220)로부터 제공되는 데이터 스트로브 신호(DQS)를 수신하고 제1 내지 제8 선택 신호들(S00, S01, S10, S11, S20, S21, S30, S31)에 응답하여 데이 터 스트로브 샘플링 신호들(D00, D01, D10, D11, D20, D21, D30, D31)을 발생하는 다수개의 먹스들(321-328)과 플립플롭들(331-338)을 포함한다. 본 실시예에서는 8개의 먹스들(321-328)과 8개의 플립플롭들(331-338)을 포함하는 것으로 설명되고 있으나, 이외에 임의의 개수로 다양하게 구비될 수 있음은 당업자에게 자명하다. 한편, 제1 내지 제8 선택 신호들(S00, S01, S10, S11, S20, S21, S30, S31)는 메모리 장치(220)의 독출 명령으로부터 발생된다.The interface circuit 212 receives the first clock signal CLK1, the third clock signal CLK3, and the data strobe signal DQS provided from the memory device 220 and receives the first to eighth selection signals S00. , A plurality of muxes 321 generating data strobe sampling signals D00, D01, D10, D11, D20, D21, D30, and D31 in response to S01, S10, S11, S20, S21, S30, and S31. -328) and flip-flops 331-338. In the present exemplary embodiment, eight muxes 321 to 328 and eight flip flops 331 to 338 are described. However, it will be apparent to those skilled in the art that the present invention can be provided in any number. Meanwhile, the first to eighth selection signals S00, S01, S10, S11, S20, S21, S30, and S31 are generated from a read command of the memory device 220.

제1 먹스부(321)는 제1 선택 신호(S00)에 응답하여 이전 제1 데이터 스트로브 샘플링 신호(D00) 또는 데이터 스트로브 신호(DQS)를 선택하여 출력한다. 제1 플립플롭(331)은 제1 클럭 신호(CLK1)에 응답하여 제1 먹스부(321)에서 출력되는 이전 제1 데이터 스트로브 샘플링 신호(D00) 또는 데이터 스트로브 신호(DQS)를 현재 제1 데이터 스트로브 샘플링 신호(D00)로 출력한다. 제2 먹스부(322)는 제2 선택 신호(S01)에 응답하여 제1 데이터 스트로브 샘플링 신호(D00) 또는 이전 제2 데이터 스트로브 샘플링 신호(D01)를 선택하여 출력한다. 제2 플립플롭(332)은 제1 클럭 신호(CLK1)에 응답하여 제2 먹스부(322)에서 출력되는 제1 데이터 스트로브 샘플링 신호(D00) 또는 이전 제2 데이터 스트로브 샘플링 신호(D01)를 현재 제2 데이터 스트로브 샘플링 신호(D01)로 출력한다.The first mux unit 321 selects and outputs the previous first data strobe sampling signal D00 or the data strobe signal DQS in response to the first selection signal S00. The first flip-flop 331 transmits the first first data strobe sampling signal D00 or the data strobe signal DQS output from the first mux unit 321 in response to the first clock signal CLK1. It outputs as the strobe sampling signal D00. The second mux unit 322 selects and outputs the first data strobe sampling signal D00 or the previous second data strobe sampling signal D01 in response to the second selection signal S01. The second flip-flop 332 currently outputs the first data strobe sampling signal D00 or the previous second data strobe sampling signal D01 output from the second mux unit 322 in response to the first clock signal CLK1. It outputs as the 2nd data strobe sampling signal D01.

제3 먹스부(323)는 제3 선택 신호(S10)에 응답하여 이전 제3 데이터 스트로브 샘플링 신호(D10) 또는 데이터 스트로브 신호(DQS)를 선택하여 출력한다. 제3 플립플롭(333)은 제1 클럭 신호(CLK1)의 반전 신호에 응답하여 제3 먹스부(323)에서 출력되는 이전 제3 데이터 스트로브 샘플링 신호(D10) 또는 데이터 스트로브 신 호(DQS)를 현재 제3 데이터 스트로브 샘플링 신호(D10)로 출력한다. 제4 먹스부(324)는 제4 선택 신호(S11)에 응답하여 제3 데이터 스트로브 샘플링 신호(D10) 또는 이전 제4 데이터 스트로브 샘플링 신호(D11)를 선택하여 출력한다. 제4 플립플롭(334)은 제1 클럭 신호(CLK1)의 반전 신호에 응답하여 제4 먹스부(324)에서 출력되는 제3 데이터 스트로브 샘플링 신호(D10) 또는 이전 제4 데이터 스트로브 샘플링 신호(D11)를 현재 제4 데이터 스트로브 샘플링 신호(D11)로 출력한다.The third mux unit 323 selects and outputs the previous third data strobe sampling signal D10 or the data strobe signal DQS in response to the third selection signal S10. The third flip-flop 333 may receive the previous third data strobe sampling signal D10 or the data strobe signal DQS output from the third mux unit 323 in response to the inverted signal of the first clock signal CLK1. Currently output as the third data strobe sampling signal D10. The fourth mux unit 324 selects and outputs the third data strobe sampling signal D10 or the previous fourth data strobe sampling signal D11 in response to the fourth selection signal S11. The fourth flip-flop 334 is the third data strobe sampling signal D10 or the previous fourth data strobe sampling signal D11 output from the fourth mux unit 324 in response to the inverted signal of the first clock signal CLK1. ) Is output as the fourth data strobe sampling signal D11.

제5 먹스부(325)는 제5 선택 신호(S20)에 응답하여 이전 제5 데이터 스트로브 샘플링 신호(D20) 또는 데이터 스트로브 신호(DQS)를 선택하여 출력한다. 제5 플립플롭(335)은 제3 클럭 신호(CLK3)에 응답하여 제5 먹스부(325)에서 출력되는 이전 제5 데이터 스트로브 샘플링 신호(D20) 또는 데이터 스트로브 신호(DQS)를 현재 제5 데이터 스트로브 샘플링 신호(D20)로 출력한다. 제6 먹스부(326)는 제6 선택 신호(S21)에 응답하여 제5 데이터 스트로브 샘플링 신호(D20) 또는 이전 제6 데이터 스트로브 샘플링 신호(D21)를 선택하여 출력한다. 제6 플립플롭(336)은 제3 클럭 신호(CLK3)에 응답하여 제6 먹스부(326)에서 출력되는 제5 데이터 스트로브 샘플링 신호(D20) 또는 이전 제6 데이터 스트로브 샘플링 신호(D21)를 현재 제6 데이터 스트로브 샘플링 신호(D21)로 출력한다.The fifth mux unit 325 selects and outputs the previous fifth data strobe sampling signal D20 or the data strobe signal DQS in response to the fifth selection signal S20. The fifth flip-flop 335 is configured to receive the previous fifth data strobe sampling signal D20 or the data strobe signal DQS output from the fifth mux unit 325 in response to the third clock signal CLK3. It outputs as the strobe sampling signal D20. The sixth mux unit 326 selects and outputs the fifth data strobe sampling signal D20 or the previous sixth data strobe sampling signal D21 in response to the sixth selection signal S21. The sixth flip-flop 336 currently receives the fifth data strobe sampling signal D20 or the sixth data strobe sampling signal D21 output from the sixth mux unit 326 in response to the third clock signal CLK3. The sixth data strobe sampling signal D21 is output.

제7 먹스부(327)는 제7 선택 신호(S30)에 응답하여 이전 제7 데이터 스트로브 샘플링 신호(D30) 또는 데이터 스트로브 신호(DQS)를 선택하여 출력한다. 제7 플립플롭(337)은 제3 클럭 신호(CLK3)의 반전 신호에 응답하여 제7 먹스부(327)에서 출력되는 이전 제7 데이터 스트로브 샘플링 신호(D30) 또는 데이터 스트로브 신 호(DQS)를 현재 제7 데이터 스트로브 샘플링 신호(D30)로 출력한다. 제8 먹스부(328)는 제8 선택 신호(S31)에 응답하여 제7 데이터 스트로브 샘플링 신호(D30) 또는 이전 제8 데이터 스트로브 샘플링 신호(D31)를 선택하여 출력한다. 제8 플립플롭(338)은 제3 클럭 신호(CLK3)의 반전 신호에 응답하여 제8 먹스부(328)에서 출력되는 제7 데이터 스트로브 샘플링 신호(D30) 또는 이전 제8 데이터 스트로브 샘플링 신호(D31)를 현재 제8 데이터 스트로브 샘플링 신호(D31)로 출력한다.The seventh mux unit 327 selects and outputs the previous seventh data strobe sampling signal D30 or the data strobe signal DQS in response to the seventh selection signal S30. The seventh flip-flop 337 may receive the previous seventh data strobe sampling signal D30 or the data strobe signal DQS output from the seventh mux unit 327 in response to the inverted signal of the third clock signal CLK3. The seventh data strobe sampling signal D30 is output. The eighth mux unit 328 selects and outputs the seventh data strobe sampling signal D30 or the previous eighth data strobe sampling signal D31 in response to the eighth selection signal S31. The eighth flip-flop 338 is the seventh data strobe sampling signal D30 or the previous eighth data strobe sampling signal D31 output from the eighth mux unit 328 in response to the inverted signal of the third clock signal CLK3. ) Is output as the eighth data strobe sampling signal D31.

이러한 인터페이스 회로(212)에서 출력되는 제1 내지 제8 데이터 스트로브 샘플링 신호들(D00, D01, D10, D11, D20, D21, D30, D31)의 상태에 따라 데이터 스트로브 신호(DQS)의 첫번째 상승 에지를 검출하는 동작은 표 1과 같이 정리된다.The first rising edge of the data strobe signal DQS according to the states of the first to eighth data strobe sampling signals D00, D01, D10, D11, D20, D21, D30, and D31 output from the interface circuit 212. The operation of detecting is summarized as shown in Table 1.

D00D00 D20D20 D10D10 D30D30 D01D01 D21D21 D11D11 D31D31 캡쳐 에지Capture edge Case 1Case 1 00 1One xx xx xx xx xx xx Edge 0Edge 0 Case 2Case 2 00 00 1One xx xx xx xx xx Edge 1Edge 1 Case 3Case 3 00 00 00 1One xx xx xx xx Edge 2Edge 2 Case 4Case 4 00 00 00 00 1One xx xx xx Edge 3Edge 3 Case 5Case 5 00 00 00 00 00 1One xx xx Edge 4Edge 4 Case 6Case 6 00 00 00 00 00 00 1One xx Edge 5Edge 5 Case 7Case 7 00 00 00 00 00 00 00 1One Edge 6Edge 6 Case 8Case 8 00 00 00 00 00 00 00 00 Edge 7Edge 7

즉, 데이터 스트로브 신호(DQS)의 첫번째 상승 에지가 제1 경우(Case1) 영역에서 검출되면 제1 데이터 스트로브 샘플링 신호(D00)와 제5 데이터 스트로브 샘플링 신호(D20) 사이의 데이터 변화에 의해 제1 에지(Edge 0)에서 데이터 스트로브 신호(DQS)가 인식되도록 설정되고, 데이터 스트로브 신호(DQS)의 첫번째 상승 에지가 제2 경우(Case2) 영역에서 검출되면 제5 데이터 스트로브 샘플링 신호(D20)와 제3 데이터 스트로브 샘플링 신호(D10) 사이의 데이터 변화에 의해 제2 에지(Edge 1)에서 데이터 스트로브 신호(DQS)가 인식되도록 설정된다. 이러한 방식으로 계속하여, 데이터 스트로브 신호(DQS)의 첫번째 상승 에지가 제8 경우(Case8) 영역에서 검출되면 제8 에지(Edge 7)에서 데이터 스트로브 신호(DQS)가 인식되도록 설정된다.That is, when the first rising edge of the data strobe signal DQS is detected in the first case (Case1), the first data strobe sampling signal D00 and the fifth data strobe sampling signal D20 may cause a first change. If the data strobe signal DQS is set to be recognized at the edge Edge 0 and the first rising edge of the data strobe signal DQS is detected in the second case (Case2) area, the fifth data strobe sampling signal D20 and the fifth data strobe sampling signal D20 are detected. The data strobe signal DQS is set to be recognized at the second edge Edge 1 by the data change between the three data strobe sampling signals D10. In this manner, the data strobe signal DQS is set to be recognized at the eighth edge Edge 7 when the first rising edge of the data strobe signal DQS is detected in the eighth case (Case8).

도 4는 인터페이스 회로(212)의 동작을 설명하는 타이밍 다이어그램이다. 이를 참조하면, 제1 클럭 신호(CLK1)로부터 소정 시간 지연되어 제3 클럭 신호(CLK3)가 발생되고, 제1 클럭 신호(CLK1)를 1/2 분주하여 제2 클럭 신호(CLK2)가 발생된다. 제1 클럭 신호(CLK1)와 제3 클럭 신호(CLK3)의 듀레이션이 일정한 구간을 제1 내지 제8 경우(Case1-Case8) 영역으로 정의한다. 메모리 장치(220, 도 2)로부터 수신되는 데이터 스트로브 신호(DQS)의 첫번째 상승 에지가 제4 경우(Case4) 영역으로 들어오면(①), 표 1에 표시된 바와 같이, 제7 데이터 스트로브 샘플링 신호(D30)와 제2 데이터 스트로브 샘플링 신호(D10) 사이의 데이터 변화에 의해 제4 에지(Edge 3)에서 데이터 스트로브 신호(DQS)가 인식되도록(②) 설정된다. 이렇게 인식된 데이터 스트로브 신호(DQS)는 데이터 입출력 신호들(DQ[31:0]) 구간의 센터에 맞춰져 데이터의 유효 윈도우를 넓히고 데이터 스트로브 신호(DQS) 에지로부터 데이터 입출력 신호(DQ[31:0])의 에지까지의 신호(TDQSQ) 마진을 크게 한다.4 is a timing diagram illustrating the operation of the interface circuit 212. Referring to this, the third clock signal CLK3 is generated after a predetermined time delay from the first clock signal CLK1, and the second clock signal CLK2 is generated by dividing the first clock signal CLK1 by half. . A period in which the duration of the first clock signal CLK1 and the third clock signal CLK3 is constant is defined as a region of the first to eighth cases (Case1-Case8). When the first rising edge of the data strobe signal DQS received from the memory device 220 (FIG. 2) enters the fourth case (Case4) region (①), as shown in Table 1, the seventh data strobe sampling signal ( The data strobe signal DQS is recognized at the fourth edge Edge 3 by the data change between D30 and the second data strobe sampling signal D10 (2). The recognized data strobe signal DQS is aligned with the center of the data input / output signals DQ [31: 0] to widen the effective window of the data and the data input / output signal DQ [31: 0 from the edge of the data strobe signal DQS. Increase the margin of the signal (TDQSQ) to the edge of]).

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 인터페이스 회로에 의하면, 메모리 콘트롤러 내 회로 구성이 복잡하고 전력 소모가 큰 DLL 회로 구성없이, 메모리 장치로부터 제공되는 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터 입출력 신호를 래치한다. 인터페이스 회로에 의해 인식된 데이터 스트로브 신호는 데이터 입출력 신호들 구간의 센터에 맞춰져 데이터의 유효 윈도우를 넓히고 데이터 스트로브 신호 에지로부터 데이터 입출력 신호의 에지까지의 신호(TDQSQ) 마진을 크게 한다.According to the interface circuit of the present invention described above, the data strobe signal provided from the memory device is adaptively latched by monitoring the data strobe signal provided from the memory device without a complicated circuit configuration and a large power consumption DLL circuit configuration. The data strobe signal recognized by the interface circuit is aligned with the center of the data input / output signal interval to widen the effective window of the data and increase the signal TDQSQ margin from the data strobe signal edge to the edge of the data input / output signal.

Claims (10)

삭제delete 삭제delete 삭제delete 삭제delete 메모리 장치에서 제공되는 데이터 스트로브 신호와 출력 데이터를 수신하는 인터페이스 회로에 있어서,An interface circuit for receiving data strobe signals and output data provided by a memory device, 클럭 신호를 수신하여 지연된 클럭 신호를 발생시키는 클럭 지연부;A clock delay unit configured to receive a clock signal and generate a delayed clock signal; 상기 메모리 장치의 독출 명령에 응답하여 제1 내지 제N(N은 자연수) 선택 신호들을 발생하는 선택 신호 발생부;A selection signal generator for generating first to Nth selection signals (N is a natural number) in response to a read command of the memory device; 상기 제1 내지 제N 선택 신호들 각각에 응답하여 이전 데이터 스트로브 샘플링 신호 또는 상기 데이터 스트로브 신호를 선택하여 각각 출력하는 제1 내지 제N 먹스부들;First to N-th muxes respectively selecting and outputting a previous data strobe sampling signal or the data strobe signal in response to each of the first to Nth selection signals; 상기 클럭 신호에 응답하여 상기 제1 내지 제(N/2) 먹스부들 각각에서 출력되는 신호를 현재 데이터 스트로브 샘플링 신호로 출력하고 상기 제1 내지 제(N/2)먹스부들의 상기 이전 데이터 샘플링 신호로 피이드백시키는 제1군의 플립플롭들; 및In response to the clock signal, a signal output from each of the first through (N / 2) muxes is output as a current data strobe sampling signal, and the previous data sampling signal from the first through the (N / 2) muxes. First group of flip-flops to feed back; And 상기 지연된 클럭 신호에 응답하여 상기 제((N/2)+1) 내지 제N 먹스부들 각각에서 출력되는 신호를 현재 데이터 스트로브 샘플링 신호로 출력하고 상기 제((N/2)+1) 내지 제N 먹스부들의 상기 이전 데이터 샘플링 신호로 피이드백시키는 제2군의 플립플롭들을 구비하는 것을 특징으로 하는 인터페이스 회로.In response to the delayed clock signal, a signal output from each of the ((N / 2) +1) to N-th mux units is output as a current data strobe sampling signal, and the ((N / 2) +1) to a-th signal is output. And a second group of flip-flops that feed back to the previous data sampling signal of N mux portions. 제5항에 있어서, 상기 인터페이스 회로는The method of claim 5, wherein the interface circuit 상기 메모리 장치와 연결되는 메모리 콘트롤러에 내장되는 것을 특징으로 하는 인터페이스 회로.An interface circuit embedded in a memory controller connected to the memory device. 제5항에 있어서, 상기 인터페이스 회로는The method of claim 5, wherein the interface circuit 상기 데이터 스트로브 샘플링 신호들에 따라 상기 데이터 스트로브 신호의 에지를 캡쳐하여, 상기 데이터 스트로브 신호의 에지가 상기 메모리 장치의 출력 데이터에 센터링되도록 상기 데이터 스트로브 신호를 인식하는 것을 특징으로 하는 인터페이스 회로.And capture an edge of the data strobe signal in accordance with the data strobe sampling signals to recognize the data strobe signal such that the edge of the data strobe signal is centered on the output data of the memory device. 제5항에 있어서, 상기 인터페이스 회로는The method of claim 5, wherein the interface circuit 상기 클럭 신호와 상기 지연된 클럭 신호의 듀레이션이 일정한 구간들을 다수개의 영역들로 구분하는 최종 상태 머신 저장부를 더 구비하는 것을 특징으로 하는 인터페이스 회로.And a final state machine storage for dividing the intervals in which the duration of the clock signal and the delayed clock signal are constant into a plurality of regions. 제8항에 있어서, 상기 인터페이스 회로는The method of claim 8, wherein the interface circuit 상기 메모리 장치의 데이터 스트로브 신호의 첫번째 상승 에지가 상기 영역들 중 어느 영역에 들어오는 가를 검출하는 것을 특징으로 하는 인터페이스 회로.And detecting which of the areas the first rising edge of the data strobe signal of the memory device enters. 제9항에 있어서, 상기 인터페이스 회로는10. The apparatus of claim 9, wherein the interface circuit is 상기 인식된 데이터 스트로브 신호의 에지가 상기 메모리 장치의 출력 데이터에 센터링되도록 상기 데이터 스트로브 신호를 재정렬시키는 것을 특징으로 하는 인터페이스 회로.Reorder the data strobe signal such that the edge of the recognized data strobe signal is centered on the output data of the memory device.
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