KR100640573B1 - Test data generating circuit for testing semiconductor memory device and test data generating method thereof - Google Patents
Test data generating circuit for testing semiconductor memory device and test data generating method thereof Download PDFInfo
- Publication number
- KR100640573B1 KR100640573B1 KR1020000068730A KR20000068730A KR100640573B1 KR 100640573 B1 KR100640573 B1 KR 100640573B1 KR 1020000068730 A KR1020000068730 A KR 1020000068730A KR 20000068730 A KR20000068730 A KR 20000068730A KR 100640573 B1 KR100640573 B1 KR 100640573B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- write data
- signal
- latches
- data input
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로 및 테스트 데이터 발생 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로는 제 1 및 제 2 데이터 입력 패드들, 제 1 데이터 입력 패드에 연결되는 복수개의 제 1 래치들, 제 2 데이터 입력 패드에 연결되는 복수개의 제 2 래치들 및 제 1 데이터 입력 패드와 복수개의 제 1 래치들 사이 또는 제 2 데이터 입력 패드와 복수개의 제 2 래치들 사이에 연결되고, 제 1 또는 제 2 데이터 입력 패드들을 통해 입력된 기입 데이터의 위상을 반전하는 적어도 하나의 데이터 위상 반전부를 구비한다. 상기 테스트 데이터 발생회로는 기입 데이터 펄스신호를 수신하여 데이터 위상 반전부를 제어하는 경로 선택신호를 발생하는 제어부를 더 구비할 수 있다. 본 발명의 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로 및 테스트 데이터 발생 방법에 의해 테스트 데이터의 기입 동작시 사용되는 데이터 입출력 패드의 수의 증가 없이 다양한 테스트 데이터 포맷을 발생할 수 있다.A test data generating circuit and a test data generating method for testing a semiconductor memory device are disclosed. The test data generation circuit for testing the semiconductor memory device according to the present invention includes a plurality of first latches connected to the first and second data input pads, a plurality of first latches connected to the first data input pad, and a plurality of second data input pads. Two latches and a write connected between the first data input pad and the plurality of first latches or between the second data input pad and the plurality of second latches and input via the first or second data input pads. At least one data phase inversion unit for inverting the phase of data is provided. The test data generation circuit may further include a controller configured to receive a write data pulse signal and generate a path selection signal for controlling the data phase inversion unit. According to the test data generating circuit and the test data generating method for testing the semiconductor memory device of the present invention, various test data formats can be generated without increasing the number of data input / output pads used in writing test data.
Description
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 종래의 램버스 디램의 테스트를 위한 테스트 데이터 발생 회로를 나타내는 블락도이다.1 is a block diagram illustrating a test data generation circuit for testing a conventional Rambus DRAM.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로를 나타내는 블락도이다. 2 is a block diagram illustrating a test data generation circuit for testing a semiconductor memory device according to an exemplary embodiment of the present invention.
도 3은 도 2에 도시된 데이터 위상 반전부를 나타내는 회로도이다.FIG. 3 is a circuit diagram illustrating a data phase inversion unit illustrated in FIG. 2.
도 4는 도 3의 데이터 위상 반전부를 제어하는 제어부를 나타내는 회로도이다.4 is a circuit diagram illustrating a control unit for controlling a data phase inversion unit of FIG. 3.
도 5는 본 발명의 실시예에 따른 테스트 데이터 발생 회로의 동작을 나타내는 타이밍도이다. 5 is a timing diagram illustrating an operation of a test data generation circuit according to an exemplary embodiment of the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 램버스 디램(RDRAM: rambus dynamic random access memory)에 내장되는 테스트용 데이터 발생 회로 및 테스트용 데이터 발생 방법에 관한 것이다. BACKGROUND OF THE
램버스 디램을 테스트하는 테스트 모드 중의 하나인 DA(direct access) 모드의 경우, 기입 방식은 모든 데이터 입력 패드(x 16 또는 x18구성)에 대해 8비트의 기입 데이터를 직렬(serial)로 입력하는 조기 기입 방식(EARLY WRITE 방식)과, 특정된 두 개의 데이터 입력 패드에 대해 데이터를 2 비트 입력하는 방식인 2 비트 기입방식(2 BIT WRITE 방식)으로 나뉘며, 두 방식 모두 데이터 입력 파이프 라인에서 코어(CORE)로 기입되는 데이터의 전체 비트 수는 128 비트(또는 144 비트)가 된다. In direct access (DA) mode, one of the test modes for testing Rambus DRAM, the write method is an early write that serially inputs 8-bit write data to all data input pads (x16 or x18 configurations). It is divided into two methods, an EARLY WRITE method and a 2-bit write method (2 BIT WRITE method), which inputs two bits of data to two specified data input pads. The total number of bits of data to be written is 128 bits (or 144 bits).
일반적으로 양산과정에서의 테스트 시간 단축 및 핀 수의 감소등을 고려하여 2 비트 기입 방식을 적용하고 있다. 그러나 이 방식의 가장 큰 단점은 다양한 입출력 포맷을 구현하는데 한계가 있다는 것이다. Generally, 2 bit write method is applied in consideration of shortening test time and reduction of pin number during mass production. However, the biggest disadvantage of this method is that there are limitations in implementing various input / output formats.
도 1은 종래의 램버스 디램의 테스트를 위한 테스트 데이터 발생 회로를 나타내는 블락도이다.1 is a block diagram illustrating a test data generation circuit for testing a conventional Rambus DRAM.
도 1에 도시된 종래의 회로는, 제 1 및 제 2 데이터 입력 패드들(DQA, DQB), 상기 제1 데이터 입력 패드에 연결되는 복수개의 제 1 래치들(L0, L2, L4, L6)과 상기 제 2 데이터 입력 패드에 연결되는 복수개의 제 2 래치들(L1, L3, L5, L7)을 포함하는 데이터 입력 파이프 라인(100) 및 데이터 버스 라인들(W<0> ~ W<7>, IO<0> ~ IO<7>)을 구비한다.
The conventional circuit shown in FIG. 1 includes first and second data input pads DQA and DQB, and a plurality of first latches L0, L2, L4 and L6 connected to the first data input pad. A
도 1에 도시된 종래의 회로의 경우, 모든 데이터 입력 포맷은 데이터 입력 패드(DQA, DQB)에 각각 0과 1을 입력한 값들의 조합인 00000000, 01010101, 10101010, 11111111의 총 4가지가 된다. In the conventional circuit shown in FIG. 1, all data input formats have a total of four types of 00000000, 01010101, 10101010, and 11111111, which are combinations of values of 0 and 1 respectively input to the data input pads DQA and DQB.
그런데 이와 같이 다양하지 못한 데이터 입력 포맷은 입출력과 관련된 브리지(BRIDGE)불량 및 다양한 데이터 패턴에 의한 불량을 검사하는데 어려움이 있는 문제점이 있다. 이러한 데이터 입력 포맷의 한계를 극복하기 위한 수단으로 데이터의 기입시 사용되는 데이터 입력 패드들의 수를 4 개로 증가시킨 방식이 있으나 이 또한 데이터 입력 핀의 수의 관점에서는 비효율적인 것이다. However, the data input format, which is not diverse, has a problem in that it is difficult to check a bridge (BRIDGE) defect related to input / output and a defect due to various data patterns. As a means of overcoming the limitation of the data input format, there is a method of increasing the number of data input pads used to write data to four, but this is also inefficient in terms of the number of data input pins.
본 발명이 이루고자하는 기술적 과제는, 테스트 데이터의 기입 동작시 사용되는 데이터 입출력 패드의 수의 증가 없이, 다양한 테스트 데이터 포맷을 발생하는 반도체 메모리 장치의 테스트 데이터 발생 회로를 제공하는데 있다.An object of the present invention is to provide a test data generating circuit of a semiconductor memory device which generates various test data formats without increasing the number of data input / output pads used in writing test data.
본 발명이 이루고자하는 다른 기술적 과제는, 테스트 데이터의 기입 동작시 사용되는 데이터 입출력 패드의 수의 증가 없이, 다양한 테스트 데이터 포맷을 발생하는 테스트 데이터 발생 방법을 제공하는데 있다. Another object of the present invention is to provide a test data generation method for generating various test data formats without increasing the number of data input / output pads used in writing test data.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 제 1 및 제 2 데이터 입력 패드들, 상기 제 1 데이터 입력 패드에 연결되는 복수개의 제 1 래치들, 상기 제 2 데이터 입력 패드에 연결되는 복수개의 제 2 래치들 및 상기 제 1 데이터 입력 패드와 상기 복수개의 제 1 래치들 사이 또는 상기 제 2 데이터 입력 패드와 상 기 복수개의 제 2 래치들 사이에 연결되고, 상기 제 1 또는 제 2 데이터 입력 패드들을 통해 입력된 기입 데이터의 위상을 반전하는 적어도 하나의 데이터 위상 반전부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 데이터 발생회로가 제공된다.According to an exemplary embodiment of the present invention, a plurality of first latches connected to first and second data input pads, a plurality of first latches connected to the first data input pad, and a plurality of first data input pads connected to the second data input pad are provided. Second latches and between the first data input pad and the plurality of first latches or between the second data input pad and the plurality of second latches and connect the first or second data input pads. A test data generation circuit of a semiconductor memory device is provided, comprising at least one data phase inversion unit for inverting the phase of write data input through the same.
상기 테스트 데이터 발생회로는, 기입 데이터 펄스신호를 수신하여 상기 데이터 위상 반전부를 제어하는 경로 선택신호를 발생하는 제어부를 더 구비할 수 있다.The test data generation circuit may further include a controller configured to receive a write data pulse signal and generate a path selection signal for controlling the data phase inversion unit.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 제 1 및 제 2 데이터 입력 패드들과 상기 제 1 및 제 2 데이터 입력 패드들에 연결되는 복수개의 래치들을 구비하는 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 방법에 있어서, 상기 제 1 및 제 2 데이터 입력 패드들에 기입 데이터를 입력하는 단계, 상기 입력된 기입 데이터의 위상을 그대로 또는 반전하여 상기 복수개의 래치들중 대응되는 래치로 출력하는 단계 및 상기 각각의 래치에서 출력되는 상기 기입 데이터를 메모리로 인가하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 방법이 제공된다. According to another aspect of the present invention, there is provided a test for testing a semiconductor memory device including first and second data input pads and a plurality of latches connected to the first and second data input pads. A data generation method, comprising: inputting write data to the first and second data input pads, outputting a write data to a corresponding one of the plurality of latches by inverting or inverting a phase of the input write data; And applying the write data output from each of the latches to a memory, the test data generating method for testing a semiconductor memory device.
상기 입력된 기입 데이터의 위상을 그대로 또는 반전하여 상기 복수개의 래치들중 대응되는 래치로 출력하는 단계는, 기입 데이터 펄스 신호에 응답하여 경로 선택신호를 발생하는 단계 및 상기 경로 선택신호의 활성 또는 비활성에 응답하여 상기 기입 데이터의 위상을 그대로 출력하거나 또는 반전하여 상기 복수개의 래치들중 대응되는 래치로 출력하는 단계를 구비할 수 있다. Inverting or inverting a phase of the input write data to a corresponding one of the plurality of latches may include generating a path selection signal in response to a write data pulse signal and activating or deactivating the path selection signal. And outputting the phase of the write data as it is or inverting the output data to a corresponding one of the plurality of latches.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로를 나타내는 블락도이다. 2 is a block diagram illustrating a test data generation circuit for testing a semiconductor memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 테스트 데이터 발생 회로는, 제 1 및 제 2 데이터 입력 패드들(DQA, DQB), 제 1 데이터 입력 패드(DQA)에 연결되는 복수개의 제 1 래치들(L0, L2, L4, L6)과 제 2 데이터 입력 패드(DQB)에 연결되는 복수개의 제 2 래치들(L1, L3, L5, L7)을 포함하는 데이터 입력 파이프 라인(200) 및 제 1 데이터 입력 패드(DQA)와 복수개의 제 1 래치들(L0, L2, L4, L6) 사이 또는 제 2 데이터 입력 패드(DQB)와 복수개의 제 2 래치들(L1, L3, L5, L7) 사이에 연결되고, 제 1 또는 제 2 데이터 입력 패드들(DQA, DQB)을 통해 입력된 기입 데이터의 위상을 반전하는 적어도 하나의 데이터 위상 반전부(210, 211)를 구비한다.Referring to FIG. 2, the test data generation circuit according to an embodiment of the present invention may include a plurality of first latches connected to the first and second data input pads DQA and DQB and the first data input pad DQA.
데이터 버스 라인들은 설명의 편의를 위해, 제 1 및 제 2 데이터 입력 패드들(DQA, DQB)과 데이터 입력 파이프 라인(200) 사이의 데이터 버스 라인들(W<0> ~ W<7>)과 데이터 입력 파이프 라인(200) 으로부터 메모리(미도시)로 연결되는 데이터 버스 라인(IO<0> ~ IO<7>)으로 나뉘어 설명된다.
For convenience of description, the data bus lines may include the data bus lines W <0> to W <7> between the first and second data input pads DQA and DQB and the
제 1 데이터 입력 패드(DQA)에 연결되어 있는 데이터 버스 라인들(W<0>, W<2>, W<4>, W<6>)은 데이터 입력 파이프 라인(200)의 제 1 래치들(L0, L2, L4, L6)로 연결되고, 제 2 데이터 입력 패드(DQB)에 연결되어 있는 데이터 버스 라인들(W<1>, W<3>, W<5>, W<7>)은 데이터 입력 파이프 라인(200)의 제 2 래치들(L1, L3, L5, L7)로 연결된다. 제 1 데이터 입력 패드(DQA)에 연결된 제 1 래치들(L0, L2, L4, L6)은 데이터 입력 파이프 라인(200)의 홀수번째에 위치하고 제 2 데이터 입력 패드(DQB)에 연결된 제 2 래치들(L1, L3, L5, L7)은 데이터 입력 파이프 라인(200)의 짝수번째에 위치한다. The data bus lines W <0>, W <2>, W <4>, and W <6> connected to the first data input pad DQA may include first latches of the
이하 도 2를 참조하여 본 발명의 실시예에 따른 테스트 데이터 발생 회로의 동작이 상세히 설명된다.Hereinafter, the operation of the test data generation circuit according to the embodiment of the present invention will be described in detail with reference to FIG. 2.
제 1 및 제 2 데이터 입력 패드들(DQA, DQB)에 기입 데이터가 0 또는 1로 입력되면, 데이터 위상 반전부(210, 211)를 구비하지 않은 종전의 2 비트 기입 방식일 때에는 실현 가능한 최대 데이터 입력 포맷의 수는 4가지이다. 복수개의 래치들(L0~L7)로 구비된 데이터 입력 파이프 라인(200)의 입력단에, 즉 데이터 버스 라인들(W<2>, W<4>)에 데이터 위상 반전부(210, 211)가 구비되면, 대응되는 래치들(L2, L4)로 입력되는 기입 데이터는 경로 선택신호에 응답하여 위상이 반전되거나 또는 그대로 입력된다. 따라서 데이터 입력 포맷의 경우의 수가 기존의 4가지에서 8가지로 확장된다. 경로 선택신호 및 어느 경우에 위상이 반전되는지 여부는 후술하는 도 3과 도 4에서 상세히 설명된다.When the write data is inputted as 0 or 1 to the first and second data input pads DQA and DQB, the maximum data that can be realized in the conventional 2-bit writing method without the data
표 1은 도 2의 본 발명의 실시예에 따라 데이터 입력 포맷이 확장되는 것을 보여준다. 표 1의 굵은 숫자는 기존의 2 비트 기입 방식의 경우의 데이터 포맷이고 그 아래의 밑줄이 그어진 숫자들은 위상이 반전된 데이터의 포맷을 나타낸다.
Table 1 shows that the data input format is expanded according to the embodiment of the present invention of FIG. The bold numbers in Table 1 indicate the data format of the conventional 2-bit write method, and the underlined numbers below the data indicate the format of the data whose phase is reversed.
도 2에 예시된 데이터 위상 반전부(210, 211)는 2개 뿐 이지만, 데이터 위상 반전부는 적어도 하나 이상의 개수로 구비될 수 있다. 데이터 위상 반전부(210, 211)는 도 2에서 데이터 버스 라인(W<2>, W<4>)위에 위치되어 있으나 데이터 버스 라인들(W<0>~W<7>)중 임의의 하나 이상의 데이터 버스 라인에 위치할 수 있다. 따라서 데이터 입력 포맷은 데이터 위상 반전부의 개수에 따라서 다양하게 변화될 수 있으며, 같은 수의 데이터 위상 반전부를 구비하여도 위치하는 데이터 버스 라인들(W<0>~W<7>)에 따라서 또한 다양하게 변화될 수 있다.
Although only two data
도 3은 도 2에 도시된 데이터 위상 반전부를 나타내는 회로도이다.FIG. 3 is a circuit diagram illustrating a data phase inversion unit illustrated in FIG. 2.
도 3을 참조하면, 데이터 위상 반전부(210)는 경로 선택신호(WD_I)에 응답하여 기입 데이터를 대응되는 래치(L2)로 전송하는 제 1전송 게이트(301), 기입 데이터를 수신하여 반전시키는 인버터(302) 및 경로 선택신호의 반전신호(/WD_I)에 응답하여 인버터(302)에서 출력된 신호를 대응되는 래치(L2)로 전송하는 제 2전송 게이트(303)를 구비한다. Referring to FIG. 3, the data
좀더 상세히 설명하면, 경로 선택신호(WD_I)가 '하이' 값으로 활성화되면 제 2전송 게이트(303)가 턴온 되고, 기입 데이터를 통해 입력되는 데이터는 인버터(302)를 통과하면서 위상이 반전되어 제 2전송 게이트(303)를 통해 대응되는 래치(L2)로 전송된다. 래치(L2)에 저장되어 있던 데이터는 데이터 버스 라인(IO<2>)을 통하여 메모리(미도시)로 기입된다. 경로 선택신호(WD_I)가 '로우' 값으로 되면 제 1전송 게이트(301)가 턴온 되고, 기입 데이터를 통해 입력되는 데이터는 위상이 반전되지 않고 제 1전송 게이트(301)를 통해 대응되는 래치(L2)로 인가된다. 래치(L2)에 저장되어 있던 데이터는 데이터 버스 라인(IO<2>)을 통하여 메모리(미도시)로 기입된다. In more detail, when the path selection signal WD_I is activated to a 'high' value, the
도 4는 도 3의 데이터 위상 반전부를 제어하는 제어부를 나타내는 회로도이다.4 is a circuit diagram illustrating a control unit for controlling a data phase inversion unit of FIG. 3.
도 4를 참조하면, 제어부(405)는, 칼럼 어드레스 신호(COL) 수신하여 기입 데이터 제어신호(WD_I_E)를 발생하는 자동 펄스 발생기(400), 기입 데이터 제어신호(WD_I_E) 및 기입 데이터 제어신호의 반전신호(/WD_I_E)에 의해 제어되며 기입 데이터 펄스 신호(WDP)를 전송하는 전송 게이트(410), 전송 게이트(410)를 통해 전송된 기입 데이터 펄스 신호(WDP)를 수신하여 지연시키는 지연부(420), 지연부(420)의 출력신호 및 전송 게이트(410)에서 전송되는 기입 데이터 펄스 신호(WDP)를 반전 논리합하여 출력하는 반전 논리합 수단(430) 및 반전 논리합 수단(430)의 출력신호를 다시 반전하여 경로 선택신호(WD_I)로서 출력하는 인버터(440)를 구비한다.Referring to FIG. 4, the
이하 도 4를 참조하여 제어부(405)의 동작이 상세히 설명된다.Hereinafter, the operation of the
기입 동작시, 최초로 활성화되는 칼럼 어드레스 신호(COL)를 수신하는 자동 펄스 발생기(400)에 의해 기입 데이터 제어신호(WD_I_E)가 "하이" 값으로 활성화된다. 기입 데이터 제어신호(WD_I_E)가 "하이" 값인 구간 동안에 제 1 데이터 입력 패드(DQA)를 통해 기입 데이터 펄스 신호(WDP)가 입력되면 경로 선택신호(WD_I)가 발생된다.In the write operation, the write data control signal WD_I_E is activated to a "high" value by the
상세히 설명하면, 기입 데이터 제어신호(WD_I_E)가 "하이"값으로 활성화 되면 전송 게이트(410)가 턴온되고 기입 데이터 펄스 신호(WDP)는 지연부(420)와 반전 논리합 수단(430)으로 전송된다. 지연부(420)는 복수개의 인버터들(421, 422, 423, 424)로 구비되며, 인버터들(421, 422, 423, 424)의 개수는 임의로 조절될 수 있다.In detail, when the write data control signal WD_I_E is activated to the “high” value, the
지연부(420)의 출력신호 및 전송 게이트(410)에서 전송되는 기입 데이터 펄스 신호(WDP)는 반전 논리합 수단(430)에서 반전 논리합되어 인버터(440)로 인가된다. 전송 게이트(410)에서 지연부(420)를 통하지 않고 직접 인가된 기입 데이터 펄 스 신호(WDP)가 먼저 인가되고, 지연부(420)의 출력신호가 소정의 시간 후에 인가되므로 반전 논리합 수단(430)에서 출력되는 신호는 기입 데이터 펄스 신호(WDP)보다 긴 "로우"값의 활성구간을 갖는 펄스 신호가 된다. 반전 논리합 수단(430)에서 출력된 신호가 인버터(440)를 통하여 위상이 반전되고 경로 선택신호(WD_I)로서 발생된다. 발생된 경로 선택신호(WD_I)에 의해 도 3의 제 2전송 게이트(303)가 선택되고, 기입 데이터는 위상이 반전되어 메모리로 기입된다. The output signal of the
기입 데이터 제어신호(WD_I_E)가 "하이" 값인 구간 동안에 제 1 데이터 입력 패드(DQA)를 통해 기입 데이터 펄스 신호(WDP)가 입력되지 않으면, 즉 기입 데이터 펄스 신호(WDP)가 "로우" 값으로 되면 경로 선택신호(WD_I)도 "로우"값이 되고 결국 도 3의 제 1전송 게이트(301)가 선택되어 기입 데이터는 위상의 반전 없이 그대로 메모리로 기입된다.If the write data pulse signal WDP is not input through the first data input pad DQA during the period in which the write data control signal WD_I_E is the "high" value, that is, the write data pulse signal WDP is set to the "low" value. When the path selection signal WD_I is also " low ", the
도 5는 본 발명의 실시예에 따른 테스트 데이터 발생 회로의 동작을 나타내는 타이밍도이다. 5 is a timing diagram illustrating an operation of a test data generation circuit according to an exemplary embodiment of the present invention.
데이터 기입 활성 신호(WRT)가 "하이"값으로 활성화될 경우, 제 1 데이터 입력 패드(DQA)를 통해 기입 데이터(WDA)가 인가되기 전에 기입 데이터 펄스 신호(WDP)가 먼저 인가되면, 제어부(405)에 의해 경로 선택신호(WD_I)가 "하이"값으로 활성화되고 기입 데이터(WDA)의 위상이 반전된다. 제 2 데이터 입력 패드(DQB)의 경우, 기입 데이터(WDB)가 인가되기 전에 기입 데이터 펄스 신호(WDP)가 인가되지 않으므로 기입 데이터(WDB)의 위상은 반전되지 않고 그대로 메모리로 입력될 것이다. 칼럼 어드레스 신호(COL)가 "하이"값으로 활성화되면, 자동 펄스(AUTO PULSE) 발생기에 의해 기입 데이터 제어신호(WD_I_E)가 "하이" 값으로 활성화되는 동작이 나타나 있다.When the data write activation signal WRT is activated to a "high" value, if the write data pulse signal WDP is first applied before the write data WDA is applied through the first data input pad DQA, the controller ( 405 activates the path selection signal WD_I to a "high" value and inverts the phase of the write data WDA. In the case of the second data input pad DQB, since the write data pulse signal WDP is not applied before the write data WDB is applied, the phase of the write data WDB will be input to the memory without being inverted. When the column address signal COL is activated to the "high" value, an operation in which the write data control signal WD_I_E is activated to the "high" value by the automatic pulse generator is shown.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생 회로는 테스트 데이터의 기입 동작시 사용되는 데이터 입출력 패드의 수의 증가 없이 다양한 테스트 데이터 포맷을 발생할 수 있는 장점이 있다.As described above, the test data generation circuit for testing the semiconductor memory device according to the present invention has an advantage of generating various test data formats without increasing the number of data input / output pads used in writing test data.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000068730A KR100640573B1 (en) | 2000-11-18 | 2000-11-18 | Test data generating circuit for testing semiconductor memory device and test data generating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000068730A KR100640573B1 (en) | 2000-11-18 | 2000-11-18 | Test data generating circuit for testing semiconductor memory device and test data generating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020038863A KR20020038863A (en) | 2002-05-24 |
| KR100640573B1 true KR100640573B1 (en) | 2006-10-31 |
Family
ID=19699874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000068730A KR100640573B1 (en) | 2000-11-18 | 2000-11-18 | Test data generating circuit for testing semiconductor memory device and test data generating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100640573B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574193A (en) * | 1991-09-10 | 1993-03-26 | Nec Corp | Semiconductor memory device |
| JPH05273311A (en) * | 1992-03-24 | 1993-10-22 | Nec Corp | Logic integrated circuit |
| JPH08203300A (en) * | 1995-01-23 | 1996-08-09 | Sony Corp | Semiconductor nonvolatile storage device |
| JPH0954142A (en) * | 1995-08-18 | 1997-02-25 | Mitsubishi Electric Corp | Semiconductor memory device |
-
2000
- 2000-11-18 KR KR1020000068730A patent/KR100640573B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574193A (en) * | 1991-09-10 | 1993-03-26 | Nec Corp | Semiconductor memory device |
| JPH05273311A (en) * | 1992-03-24 | 1993-10-22 | Nec Corp | Logic integrated circuit |
| JPH08203300A (en) * | 1995-01-23 | 1996-08-09 | Sony Corp | Semiconductor nonvolatile storage device |
| JPH0954142A (en) * | 1995-08-18 | 1997-02-25 | Mitsubishi Electric Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020038863A (en) | 2002-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3670604B2 (en) | Semiconductor memory device and memory system | |
| JP5625163B2 (en) | Memory device and method having a data path with multiple prefetch I / O configurations | |
| KR100546339B1 (en) | Semiconductor device for implementing differential data strobe mode and single data strobe mode with data inversion scheme selectively | |
| US6421291B1 (en) | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output | |
| US20050005054A1 (en) | Memory system having data inversion and data inversion method for a memory system | |
| KR100459798B1 (en) | A sdram with a maskable input | |
| US6166967A (en) | Multi-bank testing apparatus for a synchronous DRAM | |
| KR101097447B1 (en) | Data Transmission Apparatus | |
| KR100640573B1 (en) | Test data generating circuit for testing semiconductor memory device and test data generating method thereof | |
| US8374042B2 (en) | Command decoder and a semiconductor memory device including the same | |
| JPH10302463A (en) | Semiconductor memory device | |
| US4763304A (en) | Semiconductor random access memory device having switchable input and output bit forms | |
| US7835218B2 (en) | Semiconductor integrated circuit including bank selection control block | |
| US6876564B2 (en) | Integrated circuit device and method for applying different types of signals to internal circuit via one pin | |
| US5986953A (en) | Input/output circuits and methods for testing integrated circuit memory devices | |
| US6504767B1 (en) | Double data rate memory device having output data path with different number of latches | |
| KR100929831B1 (en) | Semiconductor memory device for high speed data input / output | |
| US7263014B2 (en) | Semiconductor memory device having N-bit prefetch type and method of transferring data thereof | |
| KR20020054506A (en) | method for maintaining data coherency in late-select type semiconductor memory device and data coherency maintaining circuit therefore | |
| JPH0394350A (en) | Semiconductor storage device | |
| KR20030002503A (en) | Semiconductor memory device having test mode of delay locked loop | |
| KR101005152B1 (en) | Method and apparatus for sharing data input/output line in semiconductor memory device | |
| KR100213216B1 (en) | Parallel bit test control circuit for synchronous dram and control method thereof | |
| KR200177252Y1 (en) | Test device for neighbouring cells | |
| KR100259974B1 (en) | Synchronous semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |