KR100639000B1 - Method of fabricating metal-insulator-metal capacitor - Google Patents

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Abstract

A method for fabricating an MIM capacitor is provided to completely a photoresist layer without generating subsequent ashing residue, by simultaneously forming a trench and a via hole for forming an MIM capacitor, by forming a dielectric layer on the resultant structure and by forming a photoresist layer with a very small thickness enough for removing only the dielectric layer. First and second metal layer patterns(241,251,242,252) are formed on an insulation layer on a semiconductor substrate(200). An intermetal dielectric is formed on the resultant structure. The intermetal dielectric is etched by a predetermined thickness so that a predetermined thickness of the intermetal dielectric is left on the first metal layer pattern. A first photoresist layer pattern is formed which exposes the etched portion of the intermetal dielectric and a via hole formation part. The exposed portion of the interlayer dielectric is etched by using the first photoresist layer pattern as an etch mask to form a trench exposing the first metal layer pattern and a via hole exposing the second metal layer pattern. A dielectric layer is formed on the resultant structure. A second photoresist layer pattern is formed on the dielectric layer, exposing the dielectric layer in the via hole. The exposed dielectric layer in the via hole is eliminated by using the second photoresist layer pattern as an etch mask to expose the second metal layer pattern.

Description

금속-절연체-금속 커패시터의 제조방법{Method of fabricating metal-insulator-metal capacitor}Method of manufacturing a metal-insulator-metal capacitor {Method of fabricating metal-insulator-metal capacitor}

도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional method of manufacturing a metal-insulator-metal capacitor.

도 5 내지 도 11은 본 발명에 따른 금속-절연체-금속 커패시터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 11 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 금속-절연체-금속 커패시터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a metal-insulator-metal capacitor.

반도체소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.As the use of semiconductor devices is diversified, high speed and large capacity capacitors are required. In general, in order to increase the speed of the capacitor, the resistance of the capacitor electrode should be reduced to reduce the frequency dependence.In order to increase the capacity of the capacitor, the thickness of the dielectric film in between the capacitor electrodes is reduced, or a material having a high dielectric constant is used as the dielectric film. The area of the electrode must be increased.

반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구 조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.Capacitors used in semiconductor devices include capacitors, such as a MOS structure, a pn junction structure, a polysilicon-insulator-polysilicon (PIP) structure, and a metal-insulator-metal (MIM) structure, depending on the junction structure. Among these, capacitors having a structure other than the metal-insulator-metal structure use single crystal silicon or polycrystalline silicon as at least one electrode material. However, single crystal silicon or polycrystalline silicon shows a limitation in reducing the resistance of the capacitor electrode due to its material properties. Therefore, in applications requiring high-speed capacitors, metal-insulator-metal capacitors are mainly used to easily realize low resistance capacitor electrodes.

도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional method of manufacturing a metal-insulator-metal capacitor.

먼저 도 1을 참조하면, 제1 금속간절연막(130) 위에 MIM 커패시터를 위한 하부금속전극막패턴(141/151) 및 금속배선을 위한 하부금속배선막패턴(142/152)을 형성한다. 제1 금속간절연막(130)은 절연막(110)을 개재하여 반도체기판(100) 위에 배치된다. 절연막(110) 위에는 제1 금속레벨의 금속배선막패턴들(121, 122)이 배치되는데, 제1 금속레벨의 금속배선막패턴(121)은 제1 비아컨택(131)을 통해 하부금속전극막패턴(141/151)과 전기적으로 연결된다. 그리고 다른 제1 금속레벨의 금속배선막패턴(122)은 제2 비아컨택(132)을 통해 하부금속배선막패턴(142/152)과 전기적으로 연결된다. 따라서 상기 하부금속전극막패턴(141/151) 및 하부금속배선막패턴(142/152)은 제2 금속레벨이 된다. 하부금속전극막패턴(141/151) 및 하부금속배선막패턴(142/152)은 각각 하부금속막패턴(141, 142) 및 장벽금속층패턴(151, 152)이 순차적으로 적층된 구조로 형성된다.First, referring to FIG. 1, a lower metal electrode film pattern 141/151 for a MIM capacitor and a lower metal wiring film pattern 142/152 for metal wiring are formed on the first intermetallic insulating film 130. The first intermetallic insulating layer 130 is disposed on the semiconductor substrate 100 through the insulating layer 110. The metallization layer patterns 121 and 122 of the first metal level are disposed on the insulating layer 110, and the metallization layer pattern 121 of the first metal level is disposed on the lower metal electrode layer through the first via contact 131. It is electrically connected to the patterns 141/151. The metallization pattern 122 of another first metal level is electrically connected to the lower metallization pattern 142/152 through the second via contact 132. Accordingly, the lower metal electrode film patterns 141 and 151 and the lower metal wiring film patterns 142 and 152 become a second metal level. The lower metal electrode film patterns 141 and 151 and the lower metal wiring film patterns 142 and 152 are formed by sequentially stacking the lower metal film patterns 141 and 142 and the barrier metal layer patterns 151 and 152, respectively. .

다음에 제1 금속간절연막(130) 위에 하부금속전극막패턴(141/151) 및 하부금속배선막패턴(142/152)을 덮도록 제2 금속간절연막(160)을 형성한다. 그리고 제2 금속간절연막(160) 위에 트랜치 형성을 위한 식각마스크막패턴으로서 제1 포토레지스트막패턴(170)을 형성한다. 이때 제1 포토레지스트막패턴(170)은 MIM 커패시터를 위한 트랜치영역을 노출시키는 개구부(171)를 갖도록 형성한다.Next, a second intermetallic insulating film 160 is formed on the first intermetallic insulating film 130 to cover the lower metal electrode film patterns 141/151 and the lower metal wiring film patterns 142/152. A first photoresist layer pattern 170 is formed on the second intermetallic insulating layer 160 as an etch mask layer pattern for trench formation. In this case, the first photoresist layer pattern 170 is formed to have an opening 171 exposing the trench region for the MIM capacitor.

다음에 도 2를 참조하면, 상기 제1 포토레지스트막패턴(도 1의 170)을 식각마스크로 한 식각공정으로 하부금속전극막패턴(141/151)의 상부면 일부를 노출시키는 트랜치(161)를 형성한다. 트랜치(161)를 형성한 후에는 통상의 애싱공정을 수행하여 제1 포토레지스트막패턴(170)을 제거한다. 다음에 전면에 유전체막(180)을, 예컨대 실리콘질화막으로 형성한다.Next, referring to FIG. 2, a trench 161 exposing a portion of the upper surface of the lower metal electrode layer patterns 141/151 by an etching process using the first photoresist layer pattern 170 of FIG. 1 as an etching mask. To form. After the trench 161 is formed, the first photoresist film pattern 170 is removed by performing a conventional ashing process. Next, a dielectric film 180 is formed on the entire surface, for example, a silicon nitride film.

다음에 도 3을 참조하면, 유전체막(180) 위에 비아홀 형성을 위한 식각마스크막패턴으로서 제2 포토레지스트막패턴(190)을 형성한다. 제2 포토레지스트막패턴(190)은 금속배선을 위한 비아홀영역의 유전체막(180)을 노출시키는 개구부(191)를 갖도록 형성한다. 다음에 제2 포토레지스트막패턴(190)을 식각마스크로 한 식각공정으로 유전체막(180) 및 제2 금속간절연막(160)의 노출부분을 순차적으로 제거한다. 그러면 유전체막(180) 및 제2 금속간절연막(160)을 관통하여 하부금속배선막패턴(142/152)의 상부면 일부를 노출시키는 비아홀(162)이 만들어진다.Next, referring to FIG. 3, a second photoresist layer pattern 190 is formed on the dielectric layer 180 as an etch mask layer pattern for forming a via hole. The second photoresist film pattern 190 is formed to have an opening 191 exposing the dielectric film 180 in the via hole region for metal wiring. Next, an exposed portion of the dielectric layer 180 and the second intermetallic insulating layer 160 are sequentially removed by an etching process using the second photoresist layer pattern 190 as an etching mask. Then, a via hole 162 is formed through the dielectric layer 180 and the second intermetallic insulating layer 160 to expose a portion of the upper surface of the lower metal interconnection layer pattern 142/152.

다음에 도 4를 참조하면, 비아홀(162)을 형성한 후에 통상의 애싱공정을 수행하여 제2 포토레지스트막패턴(190)을 제거한다. 이때 트랜치(161) 내의 유전체막(180) 위에는 제2 포토레지스트막패턴(190)의 잔류물(192)이 남아 있을 수 있다. 다음에 전면에 도전막을 형성한 후에 통상의 평탄화공정을 수행하여 트랜치(161) 내의 상부금속전극막(미도시)과, 비아홀(162)이 금속막으로 채워져서 형성되는 비아컨택(미도시)을 형성한다.Next, referring to FIG. 4, after the via hole 162 is formed, the second photoresist film pattern 190 is removed by performing a normal ashing process. In this case, a residue 192 of the second photoresist layer pattern 190 may remain on the dielectric layer 180 in the trench 161. Next, after the conductive film is formed on the entire surface, a normal planarization process is performed to form an upper metal electrode film (not shown) in the trench 161 and a via contact (not shown) formed by filling the via hole 162 with a metal film. Form.

그런데 이와 같은 종래의 MIM 커패시터 형성방법에 있어서, 도 4에 나타낸 바와 같이, 제2 포토레지스트막패턴(190)을 제거하고 난 후에 트랜치(161) 바닥에 남아있는 잔류물(192)을 제거하기 위하여, 오랜 시간에 걸쳐 애싱공정을 수행하고 또한 별도의 세정을 수행하였다. 그러나 단차가 큰 MIM 커패시터 영역에서는 비아홀(162) 형성을 위한 식각시 발생한 폴리머로 인하여 오랜 시간에 걸친 애싱 및 세정만으로는 잔류물(192)이 완전히 제거되지 않는 경우가 많다. 따라서 추가로 플루오르(Fluorine) 계열의 가스를 이용한 플라즈마 처리를 수행하여 잔류물(192)이 모두 제거되도록 한다.However, in the conventional MIM capacitor forming method, as shown in FIG. 4, in order to remove the residue 192 remaining on the bottom of the trench 161 after removing the second photoresist film pattern 190. The ashing process was carried out for a long time and a separate washing was performed. However, in the MIM capacitor region having a large step, the residue 192 may not be completely removed by only ashing and cleaning for a long time due to the polymer generated during etching to form the via hole 162. Therefore, the plasma treatment using a fluorine-based gas is further performed to remove all of the residues 192.

그러나 이 경우 상기 잔류물(192)은 제거할 수 있더라도, 플루오르에 의한 유전체막(180)의 손실을 피할 수 없으며, 이는 전체 커패시턴스를 감소시킨다. 이를 해결하기 위해서는 제2 포토레지스트막패턴(190)의 두께를 감소하면 되지만, 제2 포토레지스트막패턴(190)의 두께가 작은 경우, 도 3에서 "A"로 나타낸 바와 같이, 비아홀(162) 형성을 위한 식각시 MIM 커패시터 영역의 제2 금속간절연막(160) 모서리 부분이 손상될 수 있으므로, 제2 포토레지스트막패턴(190)의 두께를 감소시키는데는 한계가 있다.In this case, however, even if the residue 192 can be removed, the loss of the dielectric film 180 by fluorine is inevitable, which reduces the overall capacitance. In order to solve this problem, the thickness of the second photoresist film pattern 190 may be reduced. However, when the thickness of the second photoresist film pattern 190 is small, as shown by "A" in FIG. 3, the via hole 162 is formed. Since the edge portion of the second intermetallic insulating layer 160 of the MIM capacitor region may be damaged during the etching for forming, there is a limit to reducing the thickness of the second photoresist layer pattern 190.

본 발명이 이루고자 하는 기술적 과제는, 유전체막에 대한 손상없이 포토레 지스트막 잔류물이 제거되고 모서리 부분에서의 손상없이 비아홀 형성을 위한 포토레지스트막의 두께를 충분히 얇게 할 수 있도록 하는 MIM 커패시터의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a MIM capacitor, in which a residue of a photoresist film is removed without damaging a dielectric film and a thickness of the photoresist film for forming a via hole is sufficiently thin without damage at a corner portion. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조방법은, 반도체기판 위의 절연막상에 제1 금속막패턴 및 제2 금속막패턴을 형성하는 단계, 상기 절연막 위에 상기 제1 금속막패턴 및 제2 금속막패턴을 덮는 금속간절연막을 형성하는 단계, 상기 제1 금속막패턴 위에 일정 두께의 금속간절연막이 남도록 상기 금속간절연막을 일정 두께로 식각하는 단계, 상기 금속간절연막의 식각된 부분 및 비아홀이 형성될 부분을 노출시키는 제1 포토레지스트막패턴을 형성하는 단계, 상기 제1 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 금속간절연막의 노출부분을 식각하여 상기 제1 금속막패턴을 노출시키는 트랜치 및 제2 금속막패턴을 노출시키는 비아홀을 형성하는 단계, 상기 트랜치 및 비아홀이 형성된 결과물 전면에 유전체막을 형성하는 단계, 상기 유전체막 위에 상기 비아홀 내의 유전체막을 노출시키는 제2 포토레지스트막패턴을 형성하는 단계 및 상기 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 비아홀 내에서 노출된 유전체막을 제거하여 상기 제2 금속막패턴을 노출시키는 단계를 포함한다. In order to achieve the above technical problem, a method of manufacturing a MIM capacitor according to the present invention, forming a first metal film pattern and a second metal film pattern on an insulating film on a semiconductor substrate, the first metal film on the insulating film Forming an intermetallic insulating film covering the pattern and the second metal film pattern, etching the intermetallic insulating film to a predetermined thickness so that an intermetallic insulating film of a predetermined thickness remains on the first metal film pattern, and etching the intermetallic insulating film Forming a first photoresist layer pattern exposing the portion and the portion where the via hole is to be formed; etching the exposed portion of the intermetal dielectric layer by etching the first photoresist layer pattern as an etch mask; Forming a trench for exposing the film pattern and a via hole for exposing the second metal film pattern; Forming a film, forming a second photoresist film pattern exposing the dielectric film in the via hole on the dielectric film, and removing the dielectric film exposed in the via hole by etching using the second photoresist film pattern as an etch mask. Exposing the second metal film pattern.

상기 제1 금속막패턴은 금속-절연체-금속 커패시터의 하부금속전극막패턴이고, 상기 제2 금속막패턴은 금속배선을 위한 하부금속배선막패턴인 것이 바람직하다.The first metal film pattern is a lower metal electrode film pattern of a metal-insulator-metal capacitor, and the second metal film pattern is a lower metal wiring film pattern for metal wiring.

상기 금속간절연막에 대한 식각으로 상기 제1 금속막패턴 위에서 남는 금속간절연막의 두께는, 상기 비아홀 형성영역의 금속간절연막 제거와 동시에 제거될 수 있는 두께인 것이 바람직하다.The thickness of the intermetallic insulating film remaining on the first metal film pattern by etching the intermetallic insulating film may be a thickness that can be removed simultaneously with removing the intermetallic insulating film of the via hole forming region.

상기 제2 포토레지스트막패턴은, 상기 비아홀 내에서 노출된 유전체막이 제거되는 동안 상기 금속간절연막 모서리가 손상되지 않을 범위 내의 최소한의 두께를 갖도록 형성하는 것이 바람직하다.The second photoresist film pattern may be formed to have a minimum thickness within a range where the edges of the intermetallic insulating film are not damaged while the dielectric film exposed in the via hole is removed.

상기 제2 포토레지스트막패턴은, 상기 제2 금속막패턴을 노출시킨 후 수행되는 제거공정에 의해 잔류물 없이 제거될 수 있는 최소한의 두께를 갖도록 형성하는 것이 바람직하다.The second photoresist film pattern may be formed to have a minimum thickness that can be removed without a residue by a removal process performed after exposing the second metal film pattern.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 5 내지 도 11은 본 발명에 따른 금속-절연체-금속 커패시터의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 11 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

먼저 도 5를 참조하면, 제1 금속간절연막(230) 위에 제1 금속막패턴(241/251) 및 제2 금속막패턴(242/252)을 형성한다. 제1 금속막패턴(241/251)은 MIM 커패시터의 하부금속전극막패턴으로 기능하고, 제2 금속막패턴(242/252)은 금속배선을 위한 하부금속배선막패턴으로 기능한다. 제1 금속막패턴(241/251) 및 제2 금속막패턴(242/252)은 각각 하부의 금속막패턴(241, 242)과 상부의 장벽층패턴 (251, 252)이 순차적으로 적층되는 구조를 갖는다.First, referring to FIG. 5, a first metal film pattern 241/251 and a second metal film pattern 242/252 are formed on the first intermetallic insulating film 230. The first metal film pattern 241/251 functions as a lower metal electrode film pattern of the MIM capacitor, and the second metal film pattern 242/252 functions as a lower metal wiring film pattern for metal wiring. The first metal film pattern 241/251 and the second metal film pattern 242/252 have a structure in which lower metal film patterns 241 and 242 and upper barrier layer patterns 251 and 252 are sequentially stacked. Has

한편 제1 금속간절연막(230)은 절연막(210)을 개재하여 실리콘기판과 같은 반도체기판(200) 위에 배치된다. 절연막(210) 위에는 제1 금속레벨의 금속배선막패턴들(221, 222)이 배치되는데, 제1 금속레벨의 금속배선막패턴(221)은 제1 비아컨택(231)을 통해 제1 금속막패턴(241/251)과 전기적으로 연결된다. 그리고 다른 제1 금속레벨의 금속배선막패턴(222)은 제2 비아컨택(232)을 통해 제2 금속막패턴(242/252)과 전기적으로 연결된다. 따라서 상기 제1 금속막패턴(241/251) 및 제2 금속막패턴(242/252)은 제2 금속레벨이 된다.Meanwhile, the first intermetallic insulating film 230 is disposed on the semiconductor substrate 200 such as a silicon substrate through the insulating film 210. The metallization layer patterns 221 and 222 of the first metal level are disposed on the insulating layer 210, and the metallization layer pattern 221 of the first metal level is formed through the first via contact 231. It is electrically connected to the patterns 241/251. The metallization pattern 222 of another first metal level is electrically connected to the second metal layer pattern 242/252 through the second via contact 232. Therefore, the first metal film pattern 241/251 and the second metal film pattern 242/252 become a second metal level.

제1 금속막패턴(241/251) 및 제2 금속막패턴(242/252)을 형성한 후에는 제1 금속간절연막(230) 위에서 제1 금속막패턴(241/251) 및 제2 금속막패턴(242/252)을 덮는 제2 금속간절연막(260)을 형성한다. 그리고 제2 금속간절연막(260) 위에 제1 포토레지스트막패턴(270)을 형성한다. 제1 포토레지스트막패턴(270)은 개구부(271)를 갖는데, 이 개구부(271)에 의해 MIM 커패시터가 배치될 트랜치영역의 제2 금속간절연막(260) 표면이 노출된다.After the first metal film pattern 241/251 and the second metal film pattern 242/252 are formed, the first metal film pattern 241/251 and the second metal film are formed on the first intermetallic insulating film 230. A second intermetallic insulating layer 260 is formed to cover the patterns 242/252. A first photoresist film pattern 270 is formed on the second intermetallic insulating film 260. The first photoresist film pattern 270 has an opening 271, which exposes the surface of the second intermetal dielectric film 260 in the trench region where the MIM capacitor is to be disposed.

다음에 도 6을 참조하면, 제1 포토레지스트막패턴(도 5의 270)을 식각마스크로 한 식각공정으로 제2 금속간절연막(260)의 노출부분을 일정 깊이로 식각하여, 제1 금속막패턴(241/251)의 상부면 위로 일정 두께(d)의 제2 금속간절연막(260)이 남도록 한다. 제2 금속간절연막(260)의 남는 두께는, 후속공정으로 수행되는 비아홀 형성영역의 제2 금속간절연막 제거와 동시에 제거될 수 있는 두께가 되도록 하여, 비아홀과 MIM 커패시터 형성을 위한 트랜치가 동시에 형성되도록 한다. 이와 같은 식각을 수행한 후에는, 통상의 애싱공정을 수행하여 제1 포토레지스트막패턴(270)을 제거한다.Next, referring to FIG. 6, an exposed portion of the second intermetallic insulating layer 260 is etched to a predetermined depth by an etching process using the first photoresist film pattern 270 of FIG. 5 as an etching mask. The second intermetallic insulating layer 260 having a predetermined thickness d remains on the upper surface of the patterns 241/251. The remaining thickness of the second intermetallic insulating film 260 is such that the remaining thickness of the second intermetallic insulating film 260 may be removed at the same time as the removal of the second intermetallic insulating film of the via hole forming region performed in a subsequent process, so that the trenches for forming the via holes and the MIM capacitor are simultaneously formed. Be sure to After the etching is performed, a general ashing process is performed to remove the first photoresist film pattern 270.

다음에 도 7을 참조하면, 전면에 제2 포토레지스트막패턴(290)을 형성한다. 제2 포토레지스트막패턴(290)은 제1 개구부(291) 및 제2 개구부(292)를 갖는다. 제1 개구부(291)에 의해 제2 금속간절연막(260)의 식각된 부분이 노출되고, 제2 개구부(292)에 의해 비아컨택이 형성될 영역의 제2 금속간절연막(260) 표면이 노출된다.Next, referring to FIG. 7, a second photoresist film pattern 290 is formed on the entire surface. The second photoresist film pattern 290 has a first opening 291 and a second opening 292. An etched portion of the second intermetallic insulating layer 260 is exposed by the first opening 291, and a surface of the second intermetallic insulating layer 260 is exposed in the region where the via contact is to be formed by the second opening 292. do.

다음에 도 8을 참조하면, 제2 포토레지스트막패턴(도 7의 290)을 식각마스크로 제2 금속간절연막(260)의 노출부분에 대한 식각을 수행하여 MIM 커패시터 영역의 트랜치(261)와 비아컨택영역의 비아홀(262)을 형성한다. 비록 비아컨택 영역에서 식각되어 제거될 제2 금속간절연막(260)의 두께가 MIM 커패시터 영역에서 식각되어 제거될 제2 금속간절연막(260)의 두께보다 크지만, 일반적으로 로딩이펙트(loading effect)로 알려진 현상, 즉 좁은 영역에서의 식각율이 넓은 영역에서의 식각률보다 높은 현상에 의해, 비아컨택 영역에서의 제2 금속간절연막(260)의 제거와 MIM 커패시터 영역에서의 제2 금속간절연막(260)의 제거는 실질적으로 함께 이루어진다. MIM 커패시터 영역에 형성된 트랜치(261)에 의해 제1 금속막패턴(241/251)의 일부표면이 노출되고, 비아컨택 영역에 형성된 비아홀(262)에 의해 제2 금속막패턴(242/252)의 일부표면이 노출된다.Next, referring to FIG. 8, the second photoresist layer pattern 290 of FIG. 7 is etched to expose the exposed portion of the second intermetallic insulating layer 260 with an etch mask to form a trench 261 in the MIM capacitor region. A via hole 262 is formed in the via contact area. Although the thickness of the second intermetallic insulating layer 260 to be etched and removed in the via contact region is larger than the thickness of the second intermetallic insulating layer 260 to be etched and removed in the MIM capacitor region, in general, a loading effect The phenomenon known as, that is, the etching rate in the narrow region is higher than the etching rate in the wide region, the removal of the second inter-metal dielectric film 260 in the via contact region and the second inter-metal dielectric film in the MIM capacitor region ( Removal of 260 takes place substantially together. A portion of the first metal film pattern 241/251 is exposed by the trench 261 formed in the MIM capacitor region, and a portion of the second metal film pattern 242/252 is formed by the via hole 262 formed in the via contact region. Some surfaces are exposed.

다음에 도 9를 참조하면, 트랜치(261) 및 비아홀(262)이 형성된 결과물 전면에 유전체막(280)을 순차적으로 형성한다. 유전체막(280)은 질화막을 사용하여 형 성할 수 있다. MIM 커패시터 영역내의 유전체막(280)은 MIM 커패시터의 유전체막으로 작용하므로 남겨야 하지만, 비아컨택 영역 내의 유전체막(280), 즉 비아홀(262) 내의 유전체막(280)은 제거되어야 한다. 따라서 이를 위하여 유전체막(280) 위에 제3 포토레지스트막패턴(300)을 형성한다. 제3 포토레지스트막패턴(300)은 개구부(300)를 갖는데, 이 개구부(300)에 의해 비아컨택 영역의 비아홀(262) 내의 유전체막(280)이 노출된다.Next, referring to FIG. 9, the dielectric film 280 is sequentially formed on the entire surface of the resultant product in which the trench 261 and the via hole 262 are formed. The dielectric film 280 may be formed using a nitride film. The dielectric film 280 in the MIM capacitor region should be left as it serves as the dielectric film of the MIM capacitor, but the dielectric film 280 in the via contact region, that is, the dielectric film 280 in the via hole 262, should be removed. Therefore, for this purpose, the third photoresist film pattern 300 is formed on the dielectric film 280. The third photoresist film pattern 300 has an opening 300, through which the dielectric film 280 in the via hole 262 of the via contact region is exposed.

다음에 도 11을 참조하면, 제3 포토레지스트막패턴(300)을 식각마스크로 비아홀(262) 내의 유전체막(280)에 대한 식각을 수행하여 비아홀(262) 내의 유전체막(280)을 제거한다. 이 식각에 의해 비아홀(262) 하부의 제2 금속막패턴(242/252)은 다시 노출된다. 상기 식각시 식각대상은 단지 비아홀(262) 내의 유전체막(280)막이며, 이 유전체막(280)의 두께는 상대적으로 얇으므로 식각이 이루어지는 동안 MIM 커패시터 영역의 제3 포토레지스트막패턴(300)에 대한 식각데미지도 낮다. 따라서 제3 포토레지스트막패턴(300)의 두께가 충분히 얇더라도 MIM 커패시터 영역의 제2 금속간절연막(260) 모서리가 손상되는 현상이 억제된다.Next, referring to FIG. 11, the dielectric layer 280 in the via hole 262 is removed by etching the dielectric layer 280 in the via hole 262 using the third photoresist layer pattern 300 as an etching mask. . By the etching, the second metal layer patterns 242 and 252 under the via holes 262 are exposed again. The etching target is only the dielectric film 280 in the via hole 262, and the thickness of the dielectric film 280 is relatively thin so that the third photoresist pattern 300 of the MIM capacitor region during the etching is performed. The etch damage is also low. Therefore, even if the thickness of the third photoresist film pattern 300 is sufficiently thin, the phenomenon that the edge of the second intermetallic insulating film 260 in the MIM capacitor region is damaged is suppressed.

이후 통상의 애싱공정을 수행하여 제3 포토레지스트막패턴(300)을 제거한다. 앞서 언급한 바와 같이, 제3 포토레지스트막패턴(300)의 두께를 충분히 얇게 형성할 수 있으므로, 애싱공정에 의해 제3 포토레지스트막패턴(300)의 거의 제거되며, 트랜치(261) 내의 유전체막(280) 위에 제3 포토레지스트막패턴(300)의 잔류물은 거의 존재하지 않게 된다. 다음에 전면에 도전막을 형성한 후에 통상의 평탄화공정을 수행하여 트랜치(261) 내의 MIM 커패시터의 상부금속전극막(미도시)과, 비아홀 (262)이 금속막으로 채워져서 형성되는 비아컨택(미도시)을 형성하면, MIM 커패시터 및 비아컨택이 만들어진다.Thereafter, the ashing process is performed to remove the third photoresist film pattern 300. As mentioned above, since the thickness of the third photoresist film pattern 300 can be formed sufficiently thin, the third photoresist film pattern 300 is almost removed by the ashing process, and the dielectric film in the trench 261 is formed. There is almost no residue of the third photoresist film pattern 300 on 280. Next, after the conductive film is formed on the entire surface, a normal planarization process is performed to form a via contact in which the upper metal electrode film (not shown) of the MIM capacitor in the trench 261 and the via hole 262 are filled with the metal film. Is formed, a MIM capacitor and via contact are made.

지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조방법에 의하면, MIM 커패시터 형성을 위한 트랜치와 비아홀을 동시에 형성하고, 그 결과물에 유전체막을 형성한 후, 비아홀 내의 유전체막 제거를 위한 포토레지스트막 두께를 유전체막만 제거하는데 충분할 정도로 작은 두께로 형성함으로써, 후속의 애싱에 의해 잔류물 없이 포토레지스트막이 완전히 제거되도록 할 수 있다. 또한 포토레지스트막 두께가 작더라도 비아홀 내의 유전체막만 식각대상이므로 단차가 큰 MIM 커패시터 영역에서의 금속간절연막의 모서리가 식각에 의해 손상되는 현상이 억제된다는 이점도 제공된다.As described so far, according to the method for manufacturing a MIM capacitor according to the present invention, a trench and a via hole for forming a MIM capacitor are simultaneously formed, and a dielectric film is formed in the resultant, and then a photoresist film for removing the dielectric film in the via hole is formed. By forming the thickness to be small enough to remove only the dielectric film, it is possible to completely remove the photoresist film without residue by subsequent ashing. In addition, even if the thickness of the photoresist film is small, only the dielectric film in the via hole is to be etched, thereby providing an advantage that the edge damage of the intermetallic insulating film in the MIM capacitor region having a large step is suppressed by etching.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

반도체기판 위의 절연막상에 제1 금속막패턴 및 제2 금속막패턴을 형성하는 단계,Forming a first metal film pattern and a second metal film pattern on the insulating film on the semiconductor substrate; 상기 절연막 위에 상기 제1 금속막패턴 및 제2 금속막패턴을 덮는 금속간절연막을 형성하는 단계,Forming an intermetallic insulating film on the insulating film to cover the first metal film pattern and the second metal film pattern; 상기 제1 금속막패턴 위에 일정 두께의 금속간절연막이 남도록 상기 금속간절연막을 일정 두께로 식각하는 단계,Etching the intermetallic insulating film to a predetermined thickness such that an intermetallic insulating film of a predetermined thickness remains on the first metal film pattern; 상기 금속간절연막의 식각된 부분 및 비아홀이 형성될 부분을 노출시키는 제1 포토레지스트막패턴을 형성하는 단계,Forming a first photoresist film pattern exposing the etched portion and the portion where the via hole is to be formed; 상기 제1 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 금속간절연막의 노출부분을 식각하여 상기 제1 금속막패턴을 노출시키는 트랜치 및 제2 금속막패턴을 노출시키는 비아홀을 형성하는 단계,Etching the exposed portion of the intermetallic insulating layer by etching using the first photoresist layer pattern as an etch mask to form a trench for exposing the first metal layer pattern and a via hole exposing the second metal layer pattern; 상기 트랜치 및 비아홀이 형성된 결과물 전면에 유전체막을 형성하는 단계,Forming a dielectric film on the entire surface of the resultant trench and via hole, 상기 유전체막 위에 상기 비아홀 내의 유전체막을 노출시키는 제2 포토레지스트막패턴을 형성하는 단계 및Forming a second photoresist film pattern on the dielectric film to expose the dielectric film in the via hole; and 상기 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 비아홀 내에서 노출된 유전체막을 제거하여 상기 제2 금속막패턴을 노출시키는 단계를 포함하는 금속-절연체-금속 커패시터의 제조방법.And removing the dielectric film exposed in the via hole by etching using the second photoresist film pattern as an etching mask to expose the second metal film pattern. 제1항에서,In claim 1, 상기 제1 금속막패턴은 금속-절연체-금속 커패시터의 하부금속전극막패턴이고, 상기 제2 금속막패턴은 금속배선을 위한 하부금속배선막패턴인 금속-절연체-금속 커패시터의 제조방법.The first metal film pattern is a lower metal electrode film pattern of the metal-insulator-metal capacitor, and the second metal film pattern is a lower metal wiring film pattern for metal wiring. 제1항에서,In claim 1, 상기 금속간절연막에 대한 식각으로 상기 제1 금속막패턴 위에 남는 금속간절연막의 두께는, 상기 비아홀 형성영역의 금속간절연막 제거와 동시에 제거될 수 있는 두께인 금속-절연체-금속 커패시터의 제조방법.The thickness of the intermetallic insulating film remaining on the first metal film pattern by etching the intermetallic insulating film is a thickness that can be removed simultaneously with the removal of the intermetallic insulating film in the via hole forming region. 제1항에서,In claim 1, 상기 제2 포토레지스트막패턴은, 상기 비아홀 내에서 노출된 유전체막이 제거되는 동안 상기 금속간절연막 모서리가 손상되지 않을 범위 내의 최소한의 두께를 갖도록 형성하는 금속-절연체-금속 커패시터의 제조방법.And the second photoresist film pattern is formed to have a minimum thickness within a range where the edges of the intermetallic insulating film are not damaged while the exposed dielectric film in the via hole is removed. 제1항에서,In claim 1, 상기 제2 포토레지스트막패턴은, 상기 제2 금속막패턴을 노출시킨 후 수행되는 제거공정에 의해 잔류물 없이 제거될 수 있는 최소한의 두께를 갖도록 형성하는 금속-절연체-금속 커패시터의 제조방법.And the second photoresist film pattern is formed to have a minimum thickness that can be removed without residues by a removal process performed after exposing the second metal film pattern.
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CN105470127A (en) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 Method to remove photoresist from deep groove and manufacturing method of flash memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315932B (en) * 2007-05-31 2011-12-28 罗姆股份有限公司 Semiconductor device and method of manufacturing the same
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