KR100636925B1

KR100636925B1 - Non-volatile ferroelectric memory device

Info

Publication number: KR100636925B1
Application number: KR1020040115418A
Authority: KR
Inventors: 강희복; 안진홍; 이재진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-10-19
Also published as: KR20060076655A

Abstract

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로서, 강유전체의 분극 상태에 따라 채널 저항이 달라지는 메모리 셀 어레이의 읽기/쓰기 동작을 제어하는 기술을 개시한다. 이러한 본 발명은, 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 직렬 연결된 복수개의 메모리 셀의 스위칭 동작이 선택적으로 제어되고, 제 1선택신호의 활성화 상태에 따라 제 1스위칭 소자가 선택적으로 스위칭되어 비트라인과 복수개의 메모리 셀이 선택적으로 연결되며, 제 2선택신호의 활성화 상태에 따라 제 2스위칭 소자가 선택적으로 스위칭되어 센싱라인과 복수개의 메모리 셀을 선택적으로 연결함으로써, 선택된 메모리 셀의 읽기/쓰기 동작을 제어하도록 한다. The present invention relates to a nonvolatile ferroelectric memory device, and discloses a technique for controlling a read / write operation of a memory cell array whose channel resistance varies according to the polarization state of the ferroelectric. According to the present invention, a switching operation of a plurality of memory cells connected in series is selectively controlled according to voltages applied to the plurality of word lines and the plurality of bottom word lines, and the first switching element is controlled according to the activation state of the first selection signal. Selectively switched to selectively connect the bit line and the plurality of memory cells, the second switching element is selectively switched in accordance with the activation state of the second selection signal to selectively connect the sensing line and the plurality of memory cells, the selected memory Control the read / write operation of the cell.

Description

불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device}Non-volatile ferroelectric memory device

도 1은 종래기술에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도. 1 is a cross-sectional view of a cell of a nonvolatile ferroelectric memory device according to the prior art.

도 2a 내지 도 2c는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도 및 심볼을 나타낸 도면. 2A through 2C are cell cross-sectional views and symbols of a nonvolatile ferroelectric memory device according to the present invention;

도 3a 및 도 3b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 1 쓰기/읽기 동작을 설명하기 위한 도면. 3A and 3B illustrate a data 1 write / read operation of a nonvolatile ferroelectric memory device according to the present invention;

도 4a 및 도 4b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 0 쓰기/읽기 동작을 설명하기 위한 도면. 4A and 4B are diagrams for explaining a data 0 write / read operation of a nonvolatile ferroelectric memory device according to the present invention;

도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 어레이를 나타낸 도면. 5 illustrates a unit array of a nonvolatile ferroelectric memory device according to the present invention.

도 6은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 어레이를 나타낸 도면. 6 illustrates an array of nonvolatile ferroelectric memory devices in accordance with the present invention.

도 7은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 쓰기 동작을 설명하기 위한 도면. 7 is a view for explaining a write operation of a nonvolatile ferroelectric memory device according to the present invention;

도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 1 쓰기 동작에 관한 타이밍도. 8 is a timing diagram related to a data 1 write operation of a nonvolatile ferroelectric memory device according to the present invention;

도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 0 쓰기 동작 및 데이타 1 유지에 관한 동작 타이밍도. 9 is an operation timing diagram relating to data 0 write operation and data 1 retention of a nonvolatile ferroelectric memory device according to the present invention;

도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 데이타 센싱에 관한 동작 타이밍도. 10 is a timing diagram of cell data sensing of a nonvolatile ferroelectric memory device according to the present invention;

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 나노 스케일(Nano scale) 메모리 장치에서 강유전체의 분극 상태에 따라 채널 저항이 달라지는 메모리 셀을 어레이로 구현하여 불휘발성 메모리 셀의 읽기/쓰기 동작을 제어하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile ferroelectric memory device, wherein an array of memory cells whose channel resistance varies according to the polarization state of a ferroelectric in a nanoscale memory device is configured to control read / write operations of the nonvolatile memory cell. Technology.

일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다. In general, the nonvolatile ferroelectric memory, or ferroelectric random access memory (FeRAM), has a data processing speed of about DRAM (DRAM) and is attracting attention as a next-generation memory device due to its characteristic that data is preserved even when the power is turned off. have.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다. The FeRAM is a memory device having a structure almost similar to that of a DRAM, and uses a ferroelectric material as a capacitor material to utilize high residual polarization characteristic of the ferroelectric material. Due to this residual polarization characteristic, data is not erased even when the electric field is removed.

상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적 인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다. Description of the above-described FeRAM has been disclosed in Korean Patent Application No. 2001-57275 filed by the same inventor as the present invention. Therefore, a detailed description of the basic configuration and operation of the FeRAM will be omitted.

이러한 종래의 불휘발성 강유전체 메모리 장치의 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 서브 비트라인과 불휘발성 강유전체 캐패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 불휘발성 강유전체 캐패시터를 구비하여 이루어진다.The unit cell of the conventional nonvolatile ferroelectric memory device includes one switching element connecting a sub bit line and a nonvolatile ferroelectric capacitor by switching according to a state of a word line, and one connected between one end of the switching element and a plate line. Of nonvolatile ferroelectric capacitors.

여기서, 종래의 불휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.Here, the switching element of the conventional nonvolatile ferroelectric memory device mainly uses an NMOS transistor whose switching operation is controlled by a gate control signal.

도 1은 종래기술에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도이다. 1 is a cross-sectional view of a cell of a nonvolatile ferroelectric memory device according to the prior art.

종래의 1-T(One-Transistor) FET(Field Effect Transistor)형 셀은 P형영역 기판(1) 상에 N형 드레인영역(2)과 N형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다. In a conventional 1-T (FET) field effect transistor (FET) type cell, an N-type drain region 2 and an N-type source region 3 are formed on a P-type region substrate 1. A ferroelectric layer 4 is formed on the channel region, and a word line 5 is formed on the ferroelectric layer 4.

이러한 구성을 갖는 종래의 불휘발성 강유전체 메모리 장치는 강유전체층(4)의 분극(Polarization) 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이타를 읽거나 쓰도록 한다. 즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 상태가 되어 턴온된다. A conventional nonvolatile ferroelectric memory device having such a configuration allows data to be read or written using characteristics in which the channel resistance of the memory cell varies depending on the polarization state of the ferroelectric layer 4. That is, when the polarity of the ferroelectric layer 4 induces a positive charge in the channel, the memory cell is turned off due to a high resistance state. In contrast, when the polarity of the ferroelectric layer 4 induces a negative charge to the channel, the memory cell is turned into a low resistance state.

하지만, 이러한 종래의 불휘발성 강유전체 메모리 장치는, 셀 사이즈가 작아질 경우 데이타 유지 특성이 저하되어 정상적인 셀의 동작이 어렵게 된다. 즉, 셀의 읽기 동작시 인접한 셀에 전압이 가해지게 되어 데이타가 파괴됨으로써 셀 간에 인터페이스 노이즈가 발생하게 된다. 또한, 셀의 쓰기 동작시 비선택된 셀에 쓰기 전압이 인가되어 비선택된 셀들의 데이타가 파괴됨으로써 랜덤한 엑세스(Random Access) 동작이 어렵게 되는 문제점이 있다. However, in such a conventional nonvolatile ferroelectric memory device, when the cell size becomes small, the data retention characteristic is deteriorated, which makes normal cell operation difficult. In other words, when a cell read operation, voltage is applied to an adjacent cell and data is destroyed, thereby causing interface noise between cells. In addition, a write voltage is applied to an unselected cell during a write operation of the cell, thereby destroying data of the unselected cells, thereby making it difficult to perform a random access operation.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 워드라인과 버텀 워드라인 사이에 N형 드레인영역, P형 채널영역 및 N형 소스영역으로 이루어진 플로팅 채널층을 형성하여 데이타 유지 특성을 개선함으로써 셀의 신뢰성을 향상시킬 수 있도록 하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and improves data retention characteristics by forming a floating channel layer including an N-type drain region, a P-type channel region, and an N-type source region between a word line and a bottom word line. By doing so, it is possible to improve the reliability of the cell.

또한, 본 발명은 상술된 메모리 셀을 어레이로 구현하여 메모리 셀의 읽기/쓰기 동작을 제어함으로써 셀의 전체적인 사이즈를 줄일 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to reduce the overall size of the cell by implementing the above-described memory cells in an array to control the read / write operation of the memory cell.

상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는,복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀; 제 1선택신호의 상태에 따라 비트라인과 복수개의 메모리 셀 중 어느 하나를 선택적으로 연결하는 제 1스위칭 소자; 및 제 2선택신호의 상태에 따라 센싱라인과 복수개의 메모리 셀 중 다른 어느 하나를 선택적으로 연결하는 제 2스위칭 소자를 구비하고, 복수개의 메모리 셀 각각은 버텀 워드라인의 상부에 형성된 절연층; 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 채널영역의 양측에 연결된 N형 드레인 영역 및 N형 소스 영역을 구비하는 플로팅 채널층; 플로팅 채널층의 채널영역 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 워드라인을 구비함을 특징으로 한다. In the nonvolatile ferroelectric memory device of the present invention, a switching operation is selectively controlled according to voltages applied to a plurality of word lines and a plurality of bottom word lines, and a plurality of memories having a floating channel layer connected in series. Cell; A first switching element selectively connecting any one of a bit line and a plurality of memory cells according to a state of the first selection signal; And a second switching element for selectively connecting one of the sensing line and the other of the plurality of memory cells according to the state of the second selection signal, each of the plurality of memory cells comprising: an insulating layer formed on the bottom word line; A floating channel layer formed on the insulating layer to maintain a floating state and an N-type drain region and an N-type source region connected to both sides of the channel region; A ferroelectric layer formed on the channel region of the floating channel layer; And a word line formed on the ferroelectric layer.

또한, 본 발명은 횡 방향으로 배열된 복수개의 비트라인; 복수개의 비트라인과 수직 방향으로 배열된 복수개의 센싱라인; 복수개의 비트라인과 복수개의 센싱라인이 교차되는 영역에 위치하여 횡 및 종 방향으로 배열된 복수개의 메모리 셀; 및 복수개의 비트라인과 일대일 대응하여 연결된 복수개의 센스앰프를 구비하고, 복수개의 메모리 셀 각각은 버텀 워드라인의 상부에 형성된 절연층; 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 채널영역의 양측에 연결된 N형 드레인 영역 및 N형 소스 영역을 구비하는 플로팅 채널층; 플로팅 채널층의 채널영역 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 워드라인을 구비함을 특징으로 한다. In addition, the present invention includes a plurality of bit lines arranged in the transverse direction; A plurality of sensing lines arranged in a vertical direction with the plurality of bit lines; A plurality of memory cells arranged in a horizontal and a longitudinal direction and positioned in an area where the plurality of bit lines and the plurality of sensing lines cross each other; And a plurality of sense amplifiers connected in a one-to-one correspondence with the plurality of bit lines, each of the plurality of memory cells comprising: an insulating layer formed on the bottom word line; A floating channel layer formed on the insulating layer to maintain a floating state and an N-type drain region and an N-type source region connected to both sides of the channel region; A ferroelectric layer formed on the channel region of the floating channel layer; And a word line formed on the ferroelectric layer.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a 및 도 2b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 셀 단면도이다. 2A and 2B are cross-sectional views of unit cells of a nonvolatile ferroelectric memory device according to the present invention.

도 2a는 워드라인과 평행인 방향에서 본 단위 셀의 단면도이다. 2A is a cross-sectional view of a unit cell viewed in a direction parallel to a word line.

먼저, 최하부층에 형성된 버텀(Bottom) 워드라인(10)과 최상부층에 형성된 워드라인(17)은 평행하게 배치된다. 여기서, 버텀 워드라인(10)과 워드라인(17)은 동일한 로오(Row) 어드레스 디코더(미도시)에 의해 선택적으로 구동된다. 그리고, 버텀 워드라인(10)의 상부에는 절연층(Oxide layer;11)이 형성되고, 절연층(11)의 상부에는 P형 채널영역(12)으로 이루어진 플로팅 채널층(Floating Channel layer;15)이 형성된다. First, the bottom word line 10 formed in the lowermost layer and the word line 17 formed in the uppermost layer are arranged in parallel. Here, the bottom word line 10 and the word line 17 are selectively driven by the same row address decoder (not shown). In addition, an insulating layer 11 is formed on the bottom word line 10, and a floating channel layer 15 formed of a P-type channel region 12 is formed on the insulating layer 11. Is formed.

또한, 플로팅 채널층(15)의 상부에는 강유전체층(Ferroelectric layer;16)이 형성되고, 강유전체층(16)의 상부에는 워드라인(17)이 형성된다. In addition, a ferroelectric layer 16 is formed on the floating channel layer 15, and a word line 17 is formed on the ferroelectric layer 16.

도 2b는 워드라인과 수직인 방향에서 본 단위 셀의 단면도이다. 2B is a cross-sectional view of the unit cell viewed in a direction perpendicular to the word line.

먼저, 버텀 워드라인(10)의 상부에 절연층(11)이 형성된다. 그리고, 절연층(11)의 상부에는 플로팅 채널층(Floating Channel layer;15)이 형성된다. 여기서, 플로팅 채널층(15)의 드레인영역(13)과 소스영역(14)은 N형으로 이루어지고, 채널 영역(12)은 P형으로 이루어져 플로팅 상태가 된다. First, the insulating layer 11 is formed on the bottom word line 10. In addition, a floating channel layer 15 is formed on the insulating layer 11. Here, the drain region 13 and the source region 14 of the floating channel layer 15 are made of N type, and the channel region 12 is made of P type to be in a floating state.

또한, 플로팅 채널층(15)의 반도체는 탄소 나노 튜브(Carbon Nano Tube), 실리콘 또는 Ge(게르마늄) 등의 재료가 이용될 수 있다. 또한, 플로팅 채널층(15)의 P형 채널영역(12) 상부에는 강유전체층(16)이 형성되고, 강유전체층(16)의 상부에는 워드라인(17)이 형성된다. In addition, as the semiconductor of the floating channel layer 15, a material such as carbon nanotube, silicon, or Ge (germanium) may be used. In addition, a ferroelectric layer 16 is formed on the P-type channel region 12 of the floating channel layer 15, and a word line 17 is formed on the ferroelectric layer 16.

이에 따라, 본 발명은 강유전체층(16)의 분극(Polarization) 상태에 따라 플로팅 채널층(15)의 채널 저항이 달리지는 특성을 이용하여 데이타를 읽거나 쓰도록 한다. 즉, 강유전체층(16)의 극성이 채널영역(12)에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 상태가 되어 채널이 오프된다. 반대로, 강유전체층(16)의 극성이 채널영역(12)에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 상태가 되어 채널이 턴온된다. Accordingly, the present invention reads or writes data using the characteristic that the channel resistance of the floating channel layer 15 varies according to the polarization state of the ferroelectric layer 16. That is, when the polarity of the ferroelectric layer 16 induces positive charge in the channel region 12, the memory cell is in a high resistance state and the channel is turned off. On the contrary, when the polarity of the ferroelectric layer 16 induces negative charge in the channel region 12, the memory cell is in a low resistance state and the channel is turned on.

이러한 구성을 갖는 본 발명의 단위 메모리 셀은 도 2c에 도시된 심볼과 같이 표현하고자 한다. The unit memory cell of the present invention having such a configuration is intended to be represented as a symbol shown in FIG. 2C.

도 3a 및 도 3b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 1의 쓰기/읽기 동작을 설명하기 위한 도면이다. 3A and 3B are diagrams for describing a write / read operation of data 1 of the nonvolatile ferroelectric memory device according to the present invention.

먼저, 도 3a를 보면, 데이타 "1"의 쓰기 동작 모드시 버텀 워드라인(10)에 양의 전압인 <+V>를 인가하고 워드라인(17)에 음의 전압인 <-V>를 인가한다. 이때, 드레인영역(13)과 소스영역(14)은 그라운드 전압 <GND> 상태가 되도록 한다. First, referring to FIG. 3A, in the write operation mode of data “1”, a positive voltage <+ V> is applied to the bottom word line 10 and a negative voltage <-V> is applied to the word line 17. do. At this time, the drain region 13 and the source region 14 are in a ground voltage <GND> state.

이러한 경우 강유전체층(16)과 절연층(11) 사이의 캐패시터의 전압 분배에 의해, 강유전체층(16)과 플로팅 채널층(15)의 P형 채널 영역(12) 사이에 전압이 인가된다. In this case, a voltage is applied between the ferroelectric layer 16 and the P-type channel region 12 of the floating channel layer 15 by the voltage distribution of the capacitor between the ferroelectric layer 16 and the insulating layer 11.

따라서, 강유전체층(16)의 극성에 따라 채널 영역(12)에 양의 전하가 유도되어 메모리 셀은 고저항 상태가 된다. 이때, 채널영역(12)에 양의 전하가 유도되고, 드레인영역(13)과 소스영역(14)은 그라운드 상태이기 때문에 채널영역(12)은 오프 상태를 유지한다. 이에 따라, 쓰기 동작 모드시 메모리 모든 셀에 데이타 "1"을 쓸 수 있게 된다. Accordingly, positive charge is induced in the channel region 12 depending on the polarity of the ferroelectric layer 16, resulting in a high resistance state of the memory cell. At this time, positive charge is induced in the channel region 12, and the drain region 13 and the source region 14 are in a ground state, so the channel region 12 remains in an off state. Accordingly, data "1" can be written to all cells in the memory in the write operation mode.

반면에, 도 3b를 보면, 데이타 "1"의 읽기 동작 모드시 버텀 워드라인(10)과 워드라인(17)에 그라운드 전압 <GND>을 인가한다. 여기서, 채널영역(12)에 양의 전하가 유도되고, 드레인영역(13)과 소스영역(14)은 그라운드 상태이기 때문에 채널영역(12)은 오프 상태를 유지한다. 3B, the ground voltage <GND> is applied to the bottom word line 10 and the word line 17 in the read operation mode of the data “1”. Here, the positive charge is induced in the channel region 12, and the drain region 13 and the source region 14 are in a ground state, and therefore the channel region 12 remains in an off state.

이에 따라, 읽기 동작 모드시 메모리 셀에 저장된 데이타 "1"을 읽을 수 있게 된다. 이때, 드레인영역(13)과 소스영역(14)에 약간의 전압차를 주어도 채널 영역(12)이 오프된 상태이므로 적은 전류가 흐르게 된다. Accordingly, data "1" stored in the memory cell can be read in the read operation mode. At this time, even if a slight voltage difference is applied to the drain region 13 and the source region 14, a small current flows because the channel region 12 is turned off.

도 4a 및 도 4b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 0의 쓰기/읽기 동작을 설명하기 위한 도면이다. 4A and 4B are diagrams for describing a write / read operation of data 0 of a nonvolatile ferroelectric memory device according to the present invention.

먼저, 도 4a를 보면, 데이타 "0"의 쓰기 동작 모드시 버텀 워드라인(10)과 워드라인(17)에 양의 전압인 <+V>를 인가한다. 이때, 드레인영역(13)과 소스영역(14)은 그라운드 전압 <GND> 상태가 되도록 한다. First, referring to FIG. 4A, a positive voltage <+ V> is applied to the bottom word line 10 and the word line 17 in the write operation mode of the data “0”. At this time, the drain region 13 and the source region 14 are in a ground voltage <GND> state.

이러한 경우 채널영역(12)에 음의 전하가 유도되고, 드레인영역(13)과 소스영역(14)은 그라운드 상태이기 때문에 채널영역(12)은 턴온 상태를 유지한다. 이에 따라, 채널 영역(12)이 턴온 상태가 되어 그라운드 전압이 흐르게 된다. In this case, negative charge is induced in the channel region 12, and the drain region 13 and the source region 14 are in a ground state, and therefore the channel region 12 remains turned on. As a result, the channel region 12 is turned on so that the ground voltage flows.

그리고, 채널영역(12)에 형성된 그라운드 전압과 워드라인(17)으로부터 인가되는 양의 전압 <+V> 사이에 높은 전압이 형성된다. 따라서, 강유전체층(16)의 극성에 따라 채널 영역(12)에 음의 전하가 유도되어 메모리 셀은 저저항 상태가 된다. 이에 따라, 쓰기 동작 모드시 메모리 셀에 데이타 "0"을 쓸 수 있게 된다. A high voltage is formed between the ground voltage formed in the channel region 12 and the positive voltage <+ V> applied from the word line 17. Therefore, a negative charge is induced in the channel region 12 according to the polarity of the ferroelectric layer 16, resulting in a low resistance state of the memory cell. Accordingly, data "0" can be written to the memory cell in the write operation mode.

한편, 데이타 "1"이 저장된 상태에서 드레인영역(13)과 소스영역(14)에 양의 전압 <+V>을 인가한다. 그리고, 버텀 워드라인(10)과 워드라인(17)에 양의 전압 <+V>을 인가할 경우 채널영역(12)이 오프 상태가 된다. 이에 따라, 채널영역(12)에 그라운드 전압이 흐르지 못하게 된다. On the other hand, a positive voltage <+ V> is applied to the drain region 13 and the source region 14 while data "1 " is stored. In addition, when a positive voltage <+ V> is applied to the bottom word line 10 and the word line 17, the channel region 12 is turned off. As a result, the ground voltage does not flow in the channel region 12.

이러한 경우 플로팅 상태에 있는 채널영역(12)의 양의 전압과 워드라인(17)의 양의 전압 <+V> 사이에 전압차가 발생하지 않게 된다. 이에 따라, 강유전체층(16)의 극성 변화가 발생하지 않고 이전 극성 상태를 유지할 수 있게 된다. 따라서, 데이타 "1"의 쓰기 동작 수행 이후에 선택된 셀에 데이타 "0"을 쓸 수 있게 된다. In this case, a voltage difference does not occur between the positive voltage of the channel region 12 in the floating state and the positive voltage <+ V> of the word line 17. Accordingly, the polarity change of the ferroelectric layer 16 does not occur and the previous polarity state can be maintained. Therefore, after performing the write operation of the data "1", the data "0" can be written to the selected cell.

반면에, 도 4b를 보면, 데이타 "0"의 읽기 동작 모드시 버텀 워드라인(10)과 워드라인(17)에 그라운드 전압 <GND>을 인가한다. 이때, 드레인영역(13)과 소스영역(14) 사이에 약간의 전압차를 주어도 채널 영역(12)이 턴온된 상태이므로 많은 전류가 흐르게 된다. 이에 따라, 읽기 동작 모드시 메모리 셀에 저장된 데이타 "0"을 읽을 수 있게 된다. 4B, the ground voltage <GND> is applied to the bottom word line 10 and the word line 17 in the read operation mode of the data “0”. At this time, even if a slight voltage difference is applied between the drain region 13 and the source region 14, a large current flows because the channel region 12 is turned on. Accordingly, data "0" stored in the memory cell can be read in the read operation mode.

따라서, 읽기 동작 모드시 워드라인(17)과 버텀 워드라인(10)을 그라운드로 제어하여 강유전체층(16)에 전압 스트레스가 가해지지 않기 때문에 셀의 데이타 유지 특성이 향상될 수 있게 된다. Accordingly, since the voltage stress is not applied to the ferroelectric layer 16 by controlling the word line 17 and the bottom word line 10 to the ground in the read operation mode, the data retention characteristics of the cell can be improved.

도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 어레이를 나타낸 도면이다. 5 is a diagram illustrating a unit array of a nonvolatile ferroelectric memory device according to the present invention.

본 발명은 스위칭 소자 N1,N2와 복수개의 메모리 셀 Q1~Qm을 구비한다. 여기서, 스위칭 소자 N1는 비트라인 BL과 메모리 셀 Q1 사이에 연결되어 게이트 단자를 통해 선택신호 SEL_1가 인가된다. 그리고, 스위칭 소자 N2는 센싱라인 S/L과 메모리 셀 Qm 사이에 연결되어 게이트 단자를 통해 선택신호 SEL_2가 인가된다. The present invention includes switching elements N1 and N2 and a plurality of memory cells Q1 to Qm. Here, the switching element N1 is connected between the bit line BL and the memory cell Q1 to apply the selection signal SEL_1 through the gate terminal. The switching element N2 is connected between the sensing line S / L and the memory cell Qm to apply the selection signal SEL_2 through the gate terminal.

또한, 복수개의 메모리 셀 Q1~Qm은 스위칭 소자 N1,N2 사이에 직렬 연결되어 워드라인 WL_1~WL_m과 버텀 워드라인 BWL_1~BWL_m에 의해 선택적으로 스위칭 동작 한다. 각각의 메모리 셀 Q1~Qm의 상세 구성은 도 2b에 도시된 바와 같다. 이에 따라, 메모리 셀 Q1의 소스 단자는 스위칭 소자 N1과 연결되고, 메모리 셀 Qm의 드레인 단자는 스위칭 소자 N2와 연결된다. In addition, the plurality of memory cells Q1 to Qm are connected in series between the switching elements N1 and N2 to selectively switch between the word lines WL_1 to WL_m and the bottom word lines BWL_1 to BWL_m. The detailed configuration of each memory cell Q1-Qm is as shown in FIG. 2B. Accordingly, the source terminal of the memory cell Q1 is connected with the switching element N1, and the drain terminal of the memory cell Qm is connected with the switching element N2.

도 6은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 어레이를 나타낸다. 6 shows an array of nonvolatile ferroelectric memory devices in accordance with the present invention.

본 발명은 복수개의 비트라인 BL_1~BL_n과 복수개의 센싱라인 S/L_1~S/L_n이 교차되는 영역에 복수개의 단위 셀 어레이(20~23)들이 구비되어, 횡(Row) 및 종(Column) 방향으로 배치된다. 각각의 단위 셀 어레이(20~23)들의 구성은 도 5에 도시된 바와 같다. 그리고, 복수개의 비트라인 BL_1~BL_n은 복수개의 센스앰프(30)와 일대일 대응하여 연결된다. According to the present invention, a plurality of unit cell arrays 20 to 23 are provided in an area where a plurality of bit lines BL_1 to BL_n and a plurality of sensing lines S / L_1 to S / L_n cross each other, thereby providing a row and a column. Are arranged in the direction. Each unit cell array 20 to 23 is configured as shown in FIG. 5. The plurality of bit lines BL_1 to BL_n are connected in one-to-one correspondence with the plurality of sense amplifiers 30.

도 7은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다. 7 is a diagram for describing a write operation of a nonvolatile ferroelectric memory device according to the present invention.

본 발명의 쓰기 동작 사이클은 두 개의 서브 동작 영역으로 구분할 수 있다. 즉, 첫 번째 서브 동작 영역에서는 데이타 "1"을 쓰고, 두 번째 서브 동작 영역에서는 데이타 "0"을 쓰도록 한다. The write operation cycle of the present invention can be divided into two sub operation regions. That is, data "1" is written in the first sub-operation area and data "0" is written in the second sub-operation area.

만약, 데이타 "1"을 보존하고자 할 경우 일정 구간에서 비트라인 BL에 하이 레벨의 전압을 인가한다. 이에 따라, 첫번째 서브 동작 영역에서 써진(Write) 데이타 "1"의 값을 메모리 셀에 보존할 수 있게 된다. If data "1" is to be preserved, a high level voltage is applied to the bit line BL in a predetermined period. Accordingly, the value of the write data " 1 " written in the first sub operation area can be stored in the memory cell.

도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 "1" 쓰기 동작 타이밍도이다. 8 is a timing diagram of data "1" write operation of the nonvolatile ferroelectric memory device according to the present invention.

먼저, 데이타 "1"의 쓰기 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다. First, it is assumed that the memory cell Q1 shown in Fig. 5 is selected during the write operation of data "1". The t0 section is defined as a precharge section of the memory cell.

t1 구간에서 선택신호 SEL_1,SEL_2가 하이로 천이하면, 스위칭 소자 N1,N2가 턴온된다. 이에 따라, 비트라인 BL과 메모리 셀 Q1의 소스 단자가 연결되고, 센싱라인 S/L과 메모리 셀 Qm의 드레인 단자가 연결된다. When the selection signals SEL_1 and SEL_2 transition high in the period t1, the switching elements N1 and N2 are turned on. Accordingly, the bit line BL and the source terminal of the memory cell Q1 are connected, and the sensing line S / L and the drain terminal of the memory cell Qm are connected.

이때, 복수개의 워드라인 WL_1~WL_m과 복수개의 버텀 워드라인 BWL_1~BWL_m은 로우 상태를 유지한다. 그리고, 비트라인 BL_1과 센싱라인 S/L_1은 로우 상태를 유지한다. In this case, the plurality of word lines WL_1 to WL_m and the plurality of bottom word lines BWL_1 to BWL_m remain low. The bit line BL_1 and the sensing line S / L_1 remain low.

이후에, t2구간에서 선택된 메모리 셀 Q1과 연결된 버텀 워드라인 BWL_1을 제외한 나머지 복수개의 버텀 워드라인 BWL_2~BWL_m들이 하이로 천이한다. 이에 따라, 메모리 셀 Q1의 드레인 단자와 소스 단자에 그라운드 전압 <GND>이 인가된다. Thereafter, the plurality of bottom word lines BWL_2 to BWL_m except for the bottom word line BWL_1 connected to the selected memory cell Q1 in the t2 section transition to high. As a result, the ground voltage <GND> is applied to the drain terminal and the source terminal of the memory cell Q1.

다음에, t3 구간에서 선택된 메모리 셀 Q1과 연결된 워드라인 WL_1에 음의 전압 VNEG을 인가한다. 그리고, t4 구간에서 버텀 워드라인 BWL_1을 하이로 천이시킨다. 이에 따라, 도 3a에 도시된 바와 같이, 워드라인 WL_1과 버텀 워드라인 BWL_1의 전압 분배에 의해 강유전체층(16)에 고전압이 인가되어 데이타 "1"을 쓸 수 있게 된다. Next, a negative voltage VNEG is applied to the word line WL_1 connected to the selected memory cell Q1 in the period t3. The bottom word line BWL_1 is shifted high in the t4 period. Accordingly, as shown in FIG. 3A, a high voltage is applied to the ferroelectric layer 16 by the voltage distribution of the word line WL_1 and the bottom word line BWL_1 to write data “1”.

이어서, t5 구간에서 워드라인 WL_1과 버텀 워드라인 BWL_1이 다시 그라운드 상태로 천이된다. 그리고, t6 구간에서 나머지 복수개의 버텀 워드라인 BWL_2~BWL_m이 그라운드 상태로 천이되어 쓰기 동작을 완료한다. 이후에, t7 구간에서 선택신호 SEL_1,SEL_2가 로우로 천이되면 스위칭 소자 N1,N2가 턴오프된다. Subsequently, the word line WL_1 and the bottom word line BWL_1 transition to the ground state again in the period t5. The remaining bottom word lines BWL_2 to BWL_m are transitioned to the ground state in the period t6 to complete the write operation. Thereafter, when the selection signals SEL_1 and SEL_2 transition low in the period t7, the switching elements N1 and N2 are turned off.

도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 "0" 쓰기 동작 및 데이타 "1" 유지에 관한 동작 타이밍도이다. 9 is an operation timing diagram relating to data "0" write operation and data "1" retention of a nonvolatile ferroelectric memory device according to the present invention.

먼저, 데이타 "0"의 쓰기 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다. First, it is assumed that the memory cell Q1 shown in Fig. 5 is selected during the write operation of data " 0 ". The t0 section is defined as a precharge section of the memory cell.

t1 구간에서 선택신호 SEL_1가 하이로 천이하면 스위칭 소자 N1가 턴온된다. 이에 따라, 비트라인 BL과 메모리 셀 Q1의 소스 단자가 연결된다. When the selection signal SEL_1 transitions high in the t1 period, the switching element N1 is turned on. Accordingly, the bit line BL is connected to the source terminal of the memory cell Q1.

이때, 선택신호 SEL_2와, 복수개의 워드라인 WL_1~WL_m과 복수개의 버텀 워드라인 BWL_1~BWL_m은 로우 상태를 유지한다. 그리고, 비트라인 BL_1과 센싱라인 S/L_1은 로우 상태를 유지한다. At this time, the selection signal SEL_2, the plurality of word lines WL_1 to WL_m and the plurality of bottom word lines BWL_1 to BWL_m are kept low. The bit line BL_1 and the sensing line S / L_1 remain low.

이후에, t2구간에서 모든 버텀 워드라인 BWL_1~BWL_m들이 하이로 천이한다. 이에 따라, 모든 메모리 셀 Q1~Qm들이 버텀 워드라인 BWL_1~BWL_m을 통해 비트라인 BL과 연결되어, 비트라인 BL에 인가된 데이타가 모든 셀 Q1~Qm들에 전달될 수 있게 된다. Thereafter, all of the bottom word lines BWL_1 to BWL_m transition high in the period t2. Accordingly, all of the memory cells Q1 to Qm are connected to the bit line BL through the bottom word lines BWL_1 to BWL_m so that data applied to the bit line BL can be transferred to all the cells Q1 to Qm.

다음에, t3 구간에서 메모리 셀 Q1에 쓸 데이타가 "0"일 경우 비트라인 BL_1은 계속해서 그라운드 전압 상태를 유지한다. 반면에, 메모리 셀 Q1에 저장된 데이타 "1"을 유지하고자 할 경우 비트라인 BL_1은 하이로 천이한다. Next, when the data to be written to the memory cell Q1 is "0" in the period t3, the bit line BL_1 continues to maintain the ground voltage state. On the other hand, when it is desired to hold data "1" stored in the memory cell Q1, the bit line BL_1 transitions high.

이어서, t4 구간에서 워드라인 WL_1이 하이로 천이한다. 이러한 경우 도 4a에 도시된 바와 같이, 워드라인 WL_1에 의해 메모리 셀 Q1의 P형 채널 영역(12)에 전자가 쌓이게 된다. 따라서, 워드라인 WL_1에 양의 전압이 인가되고 임계 전압차가 발생하여 강유전체층(16)에 채널 전자가 유도되도록 극성이 형성된다. 이에 따라, 메모리 셀 Q1에 데이타 "0"을 쓸 수 있게 된다. Subsequently, the word line WL_1 transitions high in the period t4. In this case, as shown in FIG. 4A, electrons are accumulated in the P-type channel region 12 of the memory cell Q1 by the word line WL_1. Accordingly, a positive voltage is applied to the word line WL_1 and a threshold voltage difference is generated so that polarity is formed so that channel electrons are induced in the ferroelectric layer 16. As a result, data "0" can be written to the memory cell Q1.

만약, 메모리 셀 Q1에 저장된 데이타 "1"을 그대로 유지하고자 할 경우 비트라인 BL_1에 하이 전압을 인가하여 메모리 셀 Q1에 비트라인 BL_1의 전압이 인가되도록 한다. 이에 따라, 채널 영역(12)에 전자가 형성되는 것을 방지함으로써 데이타 "1"을 보존할 수 있게 된다. If the data "1" stored in the memory cell Q1 is to be kept as it is, a high voltage is applied to the bit line BL_1 so that the voltage of the bit line BL_1 is applied to the memory cell Q1. Accordingly, data "1" can be preserved by preventing the formation of electrons in the channel region 12.

이어서, t5 구간에서 워드라인 WL_1이 다시 그라운드 상태로 천이된다. 그리고, t6 구간에서 모든 버텀 워드라인 BWL_1~BWL_m과 비트라인 BL_1이 그라운드 상태로 천이되어 쓰기 동작을 완료한다. 이후에, t7 구간에서 선택신호 SEL_1가 로우로 천이되면 스위칭 소자 N1가 턴오프된다. Subsequently, the word line WL_1 transitions to the ground state again in the period t5. In addition, all of the bottom word lines BWL_1 to BWL_m and the bit line BL_1 transition to the ground state in the period t6 to complete the write operation. Thereafter, when the selection signal SEL_1 transitions low in the period t7, the switching element N1 is turned off.

도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 데이타 센싱에 관한 동작 타이밍도이다. 10 is a timing diagram of cell data sensing of a nonvolatile ferroelectric memory device according to the present invention.

먼저, 데이타의 센싱 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다. First, it is assumed that the memory cell Q1 shown in FIG. 5 is selected during the data sensing operation. The t0 section is defined as a precharge section of the memory cell.

이때, 복수개의 워드라인 WL_1~WL_m과 복수개의 버텀 워드라인 BWL_1~BWL_m은 로우 상태를 유지한다. 그리고, 센스앰프(30)와 비트라인 BL_1 및 센싱라인 S/L_1은 로우 상태를 유지한다. In this case, the plurality of word lines WL_1 to WL_m and the plurality of bottom word lines BWL_1 to BWL_m remain low. The sense amplifier 30, the bit lines BL_1, and the sensing lines S / L_1 remain low.

이후에, t2 구간에서 선택된 메모리 셀 Q1과 연결된 버텀 워드라인 BWL_1을 제외한 나머지 복수개의 버텀 워드라인 BWL_2~BWL_m들이 하이로 천이한다. 이에 따라, 선택된 메모리 셀 Q1을 제외한 나머지 메모리 셀 Q2~Qm들이 센싱라인 S/L_1과 연결된다. Thereafter, the plurality of bottom word lines BWL_2 to BWL_m, except for the bottom word line BWL_1 connected to the selected memory cell Q1, transition high in the period t2. Accordingly, the remaining memory cells Q2 to Qm except the selected memory cell Q1 are connected to the sensing line S / L_1.

이때, 복수개의 워드라인 WL_1~WL_m들은 모두 그라운드 상태를 유지한다. 따라서, 메모리 셀 Q1에 형성된 극성 상태에 따라 비트라인 BL_1과 센싱라인 S/L 간의 전류의 흐름이 결정된다. At this time, all of the plurality of word lines WL_1 to WL_m maintain the ground state. Accordingly, the flow of current between the bit line BL_1 and the sensing line S / L is determined according to the polarity state formed in the memory cell Q1.

이어서, t3 구간에서 센스앰프(30)가 동작하여 센싱 전압이 비트라인 BL_1에 인가될 경우 메모리 셀 Q1의 상태에 따라 비트라인 BL_1의 전류 흐름이 결정된다. Subsequently, when the sense amplifier 30 operates in the period t3 and the sensing voltage is applied to the bit line BL_1, the current flow of the bit line BL_1 is determined according to the state of the memory cell Q1.

즉, 도 3b에 도시된 바와 같이, 비트라인 BL_1에 전류가 인가되지 않을 경우 메모리 셀 Q1에 데이타 "1"이 저장되어 있음을 알 수 있다. 반면에, 도 4b에 도시된 바와 같이, 비트라인 BL_1에 일정값 이상의 전류가 인가되면 메모리 셀 Q1에 데이타 "0"이 저장되어 있음을 알 수 있다. That is, as shown in FIG. 3B, it can be seen that data "1" is stored in the memory cell Q1 when no current is applied to the bit line BL_1. On the other hand, as shown in FIG. 4B, it can be seen that when a current of a predetermined value or more is applied to the bit line BL_1, data “0” is stored in the memory cell Q1.

다음에, t4 구간에서 센스앰프(30)의 동작이 중지되면 비트라인 BL_1이 로우로 천이하여 센싱 동작을 완료한다. 그리고, t5 구간에서 복수개의 버텀 워드라인 BWL_2~BWL_m들이 로우로 천이한다. 이후에, t6 구간에서 선택신호 SEL_1,SEL_2가 로우로 천이되면 스위칭 소자 N1,N2가 턴오프된다. Next, when the operation of the sense amplifier 30 is stopped in the period t4, the bit line BL_1 goes low to complete the sensing operation. In addition, the plurality of bottom word lines BWL_2 to BWL_m transition to low in a period t5. Thereafter, when the selection signals SEL_1 and SEL_2 transition low in the period t6, the switching elements N1 and N2 are turned off.

본 발명에서는 플로팅 채널층(15)이 N형 드레인영역(13), P형 채널영역(12) 및 N형 소스영역(14)으로 이루어진 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 플로팅 채널층(15)이 P형 드레인 영역, P형 채널영역 및 P형 소 스영역으로 이루어질 수도 있다. In the present invention, the floating channel layer 15 is composed of an N-type drain region 13, a P-type channel region 12 and an N-type source region 14 in the embodiment, but the present invention is not limited thereto. The floating channel layer 15 may be formed of a P-type drain region, a P-type channel region, and a P-type source region.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명은 NDRO(Non Destructive Read Out) 방식을 사용하여 읽기 동작시 셀의 데이타가 파괴되지 않는다. 이에 따라, 본 발명은 나노 스케일(Nano scale) 강유전체 셀의 저전압 동작시 셀의 신뢰성이 향상되고 읽기 동작 속도를 향상시킬 수 있게 된다. 또한, 복수개의 강유전체 단위 셀을 어레이로 구현하여 읽기/쓰기 동작을 제어함으로써 셀의 집적 용량을 향상시키고 전체적인 사이즈를 줄일 수 있도록 하는 효과를 제공한다. As described above, according to the present invention, data of a cell is not destroyed during a read operation using a non-destructive read out (NDRO) method. Accordingly, the present invention can improve the reliability of the cell and improve the read operation speed during the low voltage operation of the nanoscale ferroelectric cell. In addition, by implementing a plurality of ferroelectric unit cells in an array to control the read / write operation to improve the integrated capacity of the cell and to reduce the overall size.

Claims

복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀; A plurality of memory cells in which switching operations are selectively controlled according to voltages applied to the plurality of word lines and the plurality of bottom word lines, respectively, and in which floating channel layers are connected in series;

제 1선택신호의 상태에 따라 비트라인과 상기 복수개의 메모리 셀 중 어느 하나를 선택적으로 연결하는 제 1스위칭 소자; 및 A first switching element for selectively connecting one of a bit line and the plurality of memory cells according to a state of a first selection signal; And

제 2선택신호의 상태에 따라 센싱라인과 상기 복수개의 메모리 셀 중 다른 어느 하나를 선택적으로 연결하는 제 2스위칭 소자를 구비하고, A second switching element for selectively connecting one of a sensing line and another one of the plurality of memory cells according to a state of a second selection signal,

상기 복수개의 메모리 셀 각각은 Each of the plurality of memory cells

버텀 워드라인의 상부에 형성된 절연층;An insulation layer formed on the bottom word line;

상기 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 상기 채널영역의 양측에 연결된 N형 드레인 영역 및 N형 소스 영역을 구비하는 상기 플로팅 채널층; A floating channel layer formed on the insulating layer and having a P-type channel region maintaining a floating state, and an N-type drain region and an N-type source region connected to both sides of the channel region;

상기 플로팅 채널층의 상기 채널영역 상부에 형성된 강유전체층; 및 A ferroelectric layer formed on the channel region of the floating channel layer; And

상기 강유전체층의 상부에 형성된 워드라인을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치. And a word line formed over the ferroelectric layer.

제 1항에 있어서, 상기 복수개의 메모리 셀에 데이타 1을 쓸 경우 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 1, wherein when the data 1 is written to the plurality of memory cells, the first switching device and the second switching device are turned on.

제 1항 또는 제 2항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인에 양의 전압이 인가되고, 상기 워드라인에 음의 전압이 인가되며, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가된 상태에서, 데이타 1을 쓰는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치. The memory device of claim 1, wherein the selected memory cell of the plurality of memory cells has a positive voltage applied to the bottom word line, a negative voltage applied to the word line, and the bit line and the sensing. A nonvolatile ferroelectric memory device, characterized by writing data 1 with a ground voltage applied to a line.

제 3항에 있어서, 상기 플로팅 채널층은 상기 강유전체층의 극성이 상기 채널영역에 양의 전하를 유도할 경우 고저항 상태가 되어 채널이 오프됨을 특징으로 하는 불휘발성 강유전체 메모리 장치. 4. The nonvolatile ferroelectric memory device of claim 3, wherein the floating channel layer is turned off when the polarity of the ferroelectric layer induces positive charge in the channel region, resulting in a high resistance state.

제 3항에 있어서, 상기 복수개의 메모리 셀 중 선택되지 않은 메모리 셀들에 연결된 복수개의 워드라인은 로우 상태를 유지하며 복수개의 버텀 워드라인은 하이 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. 4. The nonvolatile ferroelectric memory device of claim 3, wherein the plurality of word lines connected to unselected memory cells of the plurality of memory cells maintain a low state and the plurality of bottom word lines maintain a high state.

제 1항에 있어서, 상기 복수개의 메모리 셀에 데이타 0을 쓸 경우 상기 제 1스위칭 소자는 턴온되고 상기 제 2스위칭 소자는 턴오프 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 1, wherein when the data 0 is written to the plurality of memory cells, the first switching device is turned on and the second switching device is turned off.

제 1항 또는 제 6항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인과 상기 워드라인에 양의 전압이 인가되고, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가된 상태에서, 데이타 0을 쓰는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치. The memory cell of claim 1 or 6, wherein a positive voltage is applied to the bottom word line and the word line, and a ground voltage is applied to the bit line and the sensing line. A nonvolatile ferroelectric memory device characterized by writing data 0 in a state.

제 7항에 있어서, 상기 플로팅 채널층은 상기 강유전체층의 극성이 상기 채널영역에 음의 전하를 유도할 경우 저저항 상태가 되어 채널이 턴온됨을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 7, wherein the floating channel layer is turned on when the polarity of the ferroelectric layer induces a negative charge in the channel region, thereby turning on the channel.

제 7항에 있어서, 상기 복수개의 메모리 셀 중 선택되지 않은 메모리 셀들에 연결된 복수개의 워드라인은 로우 상태를 유지하며 복수개의 버텀 워드라인은 하이 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. 8. The nonvolatile ferroelectric memory device of claim 7, wherein the plurality of word lines connected to unselected memory cells of the plurality of memory cells maintain a low state and the plurality of bottom word lines maintain a high state.

제 7항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인과 상기 워드라인에 양의 전압이 인가되고, 상기 비트라인에 양의 전압이 인가되어 이전 데이타를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. 8. The memory cell of claim 7, wherein a positive voltage is applied to the bottom word line and the word line, and a positive voltage is applied to the bit line to maintain previous data. Nonvolatile ferroelectric memory device.

제 1항에 있어서, 상기 복수개의 메모리 셀의 읽기 동작시 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 1, wherein the first switching device and the second switching device are turned on during a read operation of the plurality of memory cells.

제 1항 또는 제 11항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인과 상기 워드라인에 그라운드 전압이 인가되고 상기 플로팅 채널층의 채널이 오프된 상태에서 데이타 1을 읽는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치. The memory cell of claim 1 or 11, wherein the selected memory cell of the plurality of memory cells reads data 1 when a ground voltage is applied to the bottom word line and the word line, and a channel of the floating channel layer is turned off. Nonvolatile ferroelectric memory device, characterized in that.

제 1항 또는 제 11항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인과 상기 워드라인에 그라운드 전압이 인가하고 상기 플로팅 채널층의 채널이 턴온된 상태에서 데이타 0을 읽는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치. The memory cell of claim 1 or 11, wherein the selected memory cell of the plurality of memory cells reads data 0 while a ground voltage is applied to the bottom word line and the word line, and a channel of the floating channel layer is turned on. Nonvolatile ferroelectric memory device, characterized in that.

횡 방향으로 배열된 복수개의 비트라인;A plurality of bit lines arranged in the transverse direction;

상기 복수개의 비트라인과 수직 방향으로 배열된 복수개의 센싱라인;A plurality of sensing lines arranged in a vertical direction with the plurality of bit lines;

상기 복수개의 비트라인과 상기 복수개의 센싱라인이 교차되는 영역에 위치하여 횡 및 종 방향으로 배열된 복수개의 메모리 셀; 및 A plurality of memory cells arranged in a horizontal and a longitudinal direction in a region where the plurality of bit lines and the plurality of sensing lines cross each other; And

상기 복수개의 비트라인과 일대일 대응하여 연결된 복수개의 센스앰프를 구비하고, And a plurality of sense amplifiers connected in one-to-one correspondence with the plurality of bit lines,

제 14항에 있어서, 상기 복수개의 메모리 셀 각각은 15. The method of claim 14, wherein each of the plurality of memory cells

제 2선택신호의 상태에 따라 센싱라인과 상기 복수개의 메모리 셀 중 다른 어느 하나를 선택적으로 연결하는 제 2스위칭 소자를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치. And a second switching element for selectively connecting one of the sensing line and the other of the plurality of memory cells according to the state of the second selection signal.

제 15항에 있어서, 상기 복수개의 메모리 셀에 데이타 1을 쓸 경우 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 15, wherein when the data 1 is written to the plurality of memory cells, the first switching element and the second switching element maintain a turn-on state.

제 16항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인에 양의 전압이 인가되고, 상기 워드라인에 음의 전압이 인가되며, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가됨을 특징으로 하는 불휘발 성 강유전체 메모리 장치. The memory cell of claim 16, wherein the selected memory cell of the plurality of memory cells has a positive voltage applied to the bottom word line, a negative voltage applied to the word line, and a ground voltage applied to the bit line and the sensing line. Non-volatile ferroelectric memory device, characterized in that applied.

제 15항에 있어서, 상기 복수개의 메모리 셀에 데이타 0을 쓸 경우 상기 제 1스위칭 소자는 턴온되고 상기 제 2스위칭 소자는 턴오프 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치. The nonvolatile ferroelectric memory device of claim 15, wherein when the data 0 is written to the plurality of memory cells, the first switching device is turned on and the second switching device is turned off.

제 18항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인과 상기 워드라인에 양의 전압이 인가되고, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가됨을 특징으로 하는 불휘발성 강유전체 메모리 장치. 19. The method of claim 18, wherein the selected memory cell of the plurality of memory cells is characterized in that a positive voltage is applied to the bottom word line and the word line, and a ground voltage is applied to the bit line and the sensing line. Volatile ferroelectric memory device.

제 15항에 있어서, 상기 복수개의 메모리 셀의 읽기 동작시 상기 제 1스위칭 소자와 상기 제 2스위칭 소자가 턴온된 상태에서, 상기 버텀 워드라인과 상기 워드라인에 그라운드 전압이 인가됨을 특징으로 하는 불휘발성 강유전체 메모리 장치. 16. The method of claim 15, wherein a ground voltage is applied to the bottom word line and the word line while the first switching element and the second switching element are turned on during a read operation of the plurality of memory cells. Volatile ferroelectric memory device.