KR100635580B1 - Thin film transistor, flat panel display and fabricating method of the same - Google Patents
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Abstract
본 발명은 박막트랜지스터, 평판표시장치 및 그 제조방법에 관한 것으로, 반도체층패턴에 소정 크기의 홀(hole)을 형성하여 채널 길이 및 채널 폭은 동일하나, 실질적으로 화소영역 별로 채널 폭의 크기가 서로 다른 박막 트랜지스터를 형성함으로써 각 화소영역 별로 전류의 양을 조절할 수 있으므로, 공정을 단순하게 하고 효율적으로 전류를 제어할 수 있는 구동 소자를 구현할 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, a flat panel display, and a method of manufacturing the same. A hole having a predetermined size is formed in a semiconductor layer pattern so that the channel length and the channel width are the same, but the channel width is substantially the same for each pixel region. By forming different thin film transistors, the amount of current can be adjusted for each pixel region, and thus a driving device capable of simplifying the process and efficiently controlling the current can be realized.
채널 폭, 전류 제어Channel Width, Current Control
Description
도 1 는 종래기술에 따른 화소영역 별 구동 TFT의 사진. 1 is a photograph of a driving TFT for each pixel region according to the prior art;
도 2 는 일반적인 TFT를 개략적으로 도시한 평면도.2 is a plan view schematically showing a general TFT;
도 3a 내지 도 3c 는 본 발명에 따른 TFT를 개략적으로 도시한 평면도. 3A to 3C are plan views schematically showing TFTs according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200 : 반도체층패턴 102, 206 : 소오스영역100, 200:
104, 208 : 드레인영역 105, 209 : 채널영역104, 208: drain
110, 220 : 게이트전극 120, 220 : 콘택110, 220:
130, 230 : 소오스전극 132, 232 : 드레인전극130, 230:
202, 204 : 홀202, 204: hall
본 발명은 박막트랜지스터, 평판표시장치 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 각 화소영역 별로 흐르는 전류량을 효율적으로 제어할 수 있는 박막트랜지스터를 구비하는 박막트랜지스터, 평판표시장치 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, a flat panel display, and a method of manufacturing the same. More particularly, the present invention relates to a thin film transistor, a flat panel display, and a method for manufacturing the same. It is about.
인간과 컴퓨터의 인터페이스를 담당하는 디스플레이 장치의 퍼스널화, 스페이스 절약화의 요구에 부응하여 지금까지의 디스플레이 장치, 특히 비교적 거대한 음극선(CRT)을 대신하여 액정표시장치(liquid crystal display ; LCD), 플라즈마표시패널(plasma display panel ; PDP), 전계발광표시소자(light emitting display device; EL) 등 각종 평면 스크린이나 평판 디스플레이장치가 개발되어 왔다. 이들 평판 패널 디스플레이들 중에서 LCD의 기술 진전은 획기적이라 할 수 있으며, 최근에는 유기 전계 발광 소자를 이용한 유기 전계 발광 표시장치가 CRT나 LCD를 대신하여 평판 표시장치로서 주목받고 있다. In response to the demand for personalization and space saving of display devices in charge of the interface between humans and computers, liquid crystal displays (LCDs) and plasmas have been replaced by display devices, in particular, in place of relatively large cathode ray (CRT) devices. Various flat screens and flat panel display devices such as a plasma display panel (PDP) and a light emitting display device (EL) have been developed. Among these flat panel displays, the technological progress of LCD is a breakthrough, and in recent years, an organic electroluminescent display using an organic electroluminescent element has attracted attention as a flat panel display instead of a CRT or LCD.
이러한 평판 디스플레이는 그 구동방법에 있어서 크게 수동 매트릭스(Passive Matrix)방식과 능동 매트릭스(Active Matrix)방식으로 나눌 수 있다. LCD나 PDP 등과 같은 전압 구동 방식에서는 수동 매트릭스 방식을 주로 사용하고, FED나 EL 등과 같은 전류 구동 방식에서는 큰 전류 레벨을 요구하는 수동 매트릭스 방식보다 능동 매트릭스 방식이 유리한 방식으로 인식되고 있다. Such a flat panel display can be classified into a passive matrix method and an active matrix method in its driving method. In the voltage driving method such as LCD or PDP, the passive matrix method is mainly used. In the current driving method such as FED and EL, the active matrix method is recognized as an advantage over the passive matrix method requiring a large current level.
능동 매트릭스 방식을 사용하는 경우, 예를 들면 AMLCD 또는 AMOLED(Active Matrix Organic Light Emitting Display)의 경우에는 박막트랜지스터(thin film transistor ; TFT)가 스위칭 소자로 사용되고 있다. 특히, AMOLED의 경우에는 두 가지의 TFT가 있으며, 두개의 TFT중 하나는 온, 오프역할을 담당하는 스위칭 TFT이고, 다른 하나는 회로를 구동하는 구동 TFT를 말한다. 일반적으로 상기 스위칭 TFT로서는 NMOS TFT가 사용되고, 상기 구동 TFT로서는 PMOS TFT가 사용된다. In the case of using the active matrix method, for example, in the case of AMLCD or AMOLED (Active Matrix Organic Light Emitting Display), a thin film transistor (TFT) is used as the switching element. In particular, in the case of AMOLED, there are two TFTs, one of the two TFTs is a switching TFT in charge of on and off roles, and the other is a driving TFT for driving a circuit. In general, an NMOS TFT is used as the switching TFT, and a PMOS TFT is used as the driving TFT.
도 1 은 종래기술에 따른 각 화소영역 별 구동 TFT의 사진으로서, 각 화소영역 별로 TFT의 채널영역(A, B, C)이 서로 다른 형태로 형성된 것을 나타낸다. 이때, 상기 TFT는 구동 TFT이다.1 is a photograph of a driving TFT for each pixel region according to the related art, and shows that channel regions A, B, and C of TFTs are formed in different shapes for each pixel region. At this time, the TFT is a driving TFT.
상기와 같이 각 화소영역 별로 TFT를 다른 형태로 형성하는 이유는 적색, 녹색 및 청색 화소가 전류에 대한 발광 효율이 다르기 때문이다. 따라서, 각 화소 별로 다른 전류를 흐르게 하여 전체적인 색좌표를 잡고, 순도 및 효율을 높인다. 이를 위하여 각 화소 별로 서로 다른 전압 범위를 공급하는 즉, 독립 감마 전압을 인가하는 IC 등을 사용하는 방법들이 사용되고 있다. 그러나, 이와 같이 독립 감마 전압인가 방식에서도 각 화소 별로 채널의 폭 및 길이를 같게 유지하며 색좌표를 재현하는 구동 범위를 구현하기 어려운 문제점이 있다. The reason why TFTs are formed in different shapes for each pixel area as described above is that red, green, and blue pixels have different luminous efficiency with respect to current. Therefore, different currents are flown for each pixel to grasp the overall color coordinate, thereby improving purity and efficiency. To this end, methods using an IC that supplies a different voltage range for each pixel, that is, an independent gamma voltage is used. However, even in the independent gamma voltage application method, it is difficult to implement a driving range for reproducing color coordinates while maintaining the same width and length of each channel.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 채널 영역 가장자리의 반도체층패턴에 소정 크기의 홀을 형성하여 각 화소영역 별로 같은 크기로 이루어지는 동시에 전류의 양을 서로 다르게 제어할 수 있는 박막 트랜지스터, 평판표시장치 및 그 제조방법을 제공하는 데에 그 목적이 있다. An object of the present invention is to solve the above problems of the prior art, by forming a predetermined size of holes in the semiconductor layer pattern at the edge of the channel region can be the same size for each pixel region and at the same time can control the amount of current differently. An object of the present invention is to provide a thin film transistor, a flat panel display device, and a method of manufacturing the same.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는, In order to achieve the above object, the thin film transistor according to the present invention,
기판 상부에 구비되며, 중심부에 채널영역이 구비되고 가장자리에 소오스/드레인영역이 구비되는 반도체층패턴과, 게이트전극 및 소오스/드레인전극을 포함하 며, The semiconductor layer pattern is provided on the substrate, the channel region is provided at the center, and the source / drain region is provided at the edge, and includes a gate electrode and a source / drain electrode.
상기 채널영역과 소오스/드레인전극의 경계면에 채널 폭을 조절할 수 있는 홀이 구비되는 것을 특징으로 한다. A hole for adjusting a channel width is provided at an interface between the channel region and the source / drain electrode.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치는, In order to achieve the above object, the flat panel display device according to the present invention,
최소한 두 가지 이상의 화소영역으로 구분되는 기판 상부에 구비되며, 상기 각 화소영역에는 중심부에 채널영역이 구비되고 가장자리에 소오스/드레인영역이 구비되는 반도체층패턴과, 게이트전극 및 소오스/드레인전극으로 이루어지는 박막 트랜지스터와, 화소전극과, 적어도 발광층을 포함하는 유기막 및 대향전극을 포함하며,The semiconductor layer pattern includes a semiconductor layer pattern including a channel region at a central portion and a source / drain region at an edge thereof, and a gate electrode and a source / drain electrode. A thin film transistor, a pixel electrode, and an organic film and an opposite electrode including at least a light emitting layer,
상기 반도체층패턴은 모든 화소영역에서 동일한 크기로 구비되며, 상기 화소영역 중 한 가지 이상의 화소영역에서 상기 채널영역에 홀이 구비되어 서로 다른 크기의 채널 폭을 갖는 박막트랜지스터를 포함하는 것을 특징으로 한다.The semiconductor layer pattern may include a thin film transistor having the same size in all pixel areas, and having holes in the channel area in one or more pixel areas of the pixel areas, and having channel widths having different sizes. .
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 평판표시장치의 제조방법은, In order to achieve the above object, the manufacturing method of a flat panel display device according to the present invention,
두 가지 이상의 화소영역으로 구분되는 기판 상부에 반도체층을 형성하는 공정과,Forming a semiconductor layer on the substrate divided into two or more pixel regions;
사진식각공정으로 상기 반도체층을 식각하여 각 화소영역 별로 반도체층패턴을 형성하되, 상기 각 화소영역 중 어느 하나 이상의 반도체층패턴에 홀을 형성하는 공정과,Forming a semiconductor layer pattern for each pixel region by etching the semiconductor layer by a photolithography process, and forming a hole in at least one semiconductor layer pattern of each pixel region;
전체표면 상부에 게이트절연막을 형성하는 공정과,Forming a gate insulating film over the entire surface;
상기 각 화소영역 별 반도체층패턴 상부에 게이트전극을 형성하는 공정과,Forming a gate electrode on the semiconductor layer pattern of each pixel region;
상기 게이트전극 양측 반도체층패턴에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,Forming a source / drain region by implanting impurities into the semiconductor layer patterns on both sides of the gate electrode;
전체표면 상부에 층간절연막을 형성하는 공정과,Forming an interlayer insulating film over the entire surface;
상기 층간절연막을 식각하여 상기 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 공정과,Etching the interlayer insulating film to form contact holes exposing the source / drain regions;
상기 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하는 공정을 포함하는 것을 특징으로 한다.And forming a source / drain electrode connected to the source / drain region through the contact hole.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도 2 는 일반적인 TFT를 개략적으로 도시한 평면도로서, 상기 TFT는 채널영역(105)과 소오스/드레인영역(102, 104)를 구비하는 반도체층패턴(100)과 상기 채널영역(105)에 게이트전극(110)과 상기 반도체층패턴(100) 양측 가장자리의 소오스영역(102) 및 드레인영역(104)에 콘택홀(120)에 의해 접속되는 소오스전극(130) 및 드레인전극(132)으로 이루어진다. 상기 도 2 에 도시된 형태의 TFT는 채널 폭이 Wc이고, 채널 길이는 Lc이다. 2 is a plan view schematically illustrating a general TFT, in which the TFT includes a
도 3a 내지 도 3c 는 본 발명에 따른 다른 실시예의 TFT를 개략적으로 도시한 평면도로서, 구동 TFT로서 PMOS TFT이고, 채널 폭은 Wc-Wn이며, 채널 길이는 Lc이다. 3A to 3C are plan views schematically showing TFTs of another embodiment according to the present invention, which are PMOS TFTs as driving TFTs, channel widths Wc-Wn, and channel lengths Lc.
도 3a 내지 도 3c에 따르면, 상기 도 2에 도시된 TFT와 같은 구조를 갖으며, 반도체층패턴(200)의 채널영역(209)과 소오스/드레인영역(206, 208)의 경계면에 소 정 크기의 홀(202, 204)이 더욱 구비되어 있다. 도 3a에 도시된 바와 같이 채널영역(209)과 드레인영역(208)의 경계면에 하나 이상의 홀(202)이 형성될 수도 있고, 도 3b에 도시된 바와 같이 채널영역(209)과 소오스영역(206)의 경계면에 하나 이상의 홀(204)이 형성될 수도 있다. 또한, 도 3c에 도시된 바와 같이 채널영역(209)과 소오스영역(206)의 경계면 및 채널영역(209)과 드레인영역(208)의 경계면에 홀(202, 204)이 모두 형성될 수도 있다. 이때, 상기 홀(202, 204)은 양쪽 중 어느 한 쪽 또는 양쪽에 구비되어도 상관없다. 상기 홀(202, 204)의 크기는 채널 폭 방향으로 조절되며, 형태는 사각형 및 원형 등 어떠한 형태라도 관계없다. 또한, 상기 채널 폭은 홀(202, 204)의 개수에 의해서도 조절이 가능하다. Referring to FIGS. 3A through 3C, the TFT structure shown in FIG. 2 has the same structure and has a predetermined size at the interface between the
전류(I)의 크기는 채널 폭에 비례하고, 채널 길이에 반비례하는 관계를 갖는다. 또한, 전류와 발광 효율은 반비례 관계를 갖는다. 그리고, R, G, B 각 화소마다 발광 효율이 다르고, 요구되는 전류의 크기가 다르다. 따라서, 각 화소영역 별로 반도체층패턴(200)은 동일한 크기를 갖지만, 채널 폭의 크기를 각 화소영역마다 다르게 형성하여 요구되는 전류량을 조절할 수 있다. 일반적으로 각 화소의 발광 효율은 G화소가 가장 우수하고, 다음은 R화소, 그 다음은 B화소의 순서를 갖는다. 따라서, 발광 효율이 가장 저조한 B화소를 구동하기 위해서는 각 화소 중 가장 큰 전류가 요구되고, 이는 가장 큰 채널 폭을 요구한다. 이로 인하여 B 화소영역의 TFT 형태가 도 2에 도시된 바와 같은 구조를 갖는다면, G화소영역과 R화소영역의 반도체층패턴에 각각 다른 크기의 홀이 더 구비되어야 할 것이다. 즉, B화소영역에는 홀이 구비되지 않고, G화소영역의 홀의 크기가 R화소영역에 구비되는 홀의 크기보다 크게 형성된다. The magnitude of current I is proportional to the channel width and inversely proportional to the channel length. In addition, the current and the luminous efficiency are inversely related. The light emission efficiency is different for each of the R, G, and B pixels, and the magnitude of the required current is different. Therefore, although the
이하, 본 발명에 따른 박막 트랜지스터의 제조방법에 대하여 설명한다. Hereinafter, the manufacturing method of the thin film transistor which concerns on this invention is demonstrated.
먼저, 기판의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막을 형성한다. 이때, 상기 완충막은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 기판 내로 불순물이 확산되는 것을 방지한다. First, a buffer film having a predetermined thickness is formed on the entire surface of a substrate by a method of plasma-enhanced chemical vapor deposition (PECVD). In this case, the buffer layer prevents the diffusion of impurities into the substrate during the crystallization process of the amorphous silicon layer formed in a subsequent process.
다음, 상기 완충막 상부에 반도체층을 소정 두께 증착한다. 이어서, 상기 반도체층은 비정질실리콘층으로서 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법을 사용하여 결정화하여 다결정실리콘층을 형성한다. Next, a semiconductor layer is deposited on the buffer layer by a predetermined thickness. Subsequently, the semiconductor layer is crystallized using an Excimer Laser Annealing (ELA), Sequential Lateral Solidification (SLS), Metal Induced Crystallization (MIC), or Metal Induced Lateral Crystallization (MILC) method to form a polysilicon layer as an amorphous silicon layer. .
그 다음, 상기 다결정실리콘층을 사진식각공정으로 패터닝하여 화소영역 별로 다결정실리콘층패턴을 형성한다. 이때, R화소영역, G화소영역 및 B화소영역의 다결정실리콘층패턴의 크기를 동일하게 형성한다. 그리고, 상기 다결정실리콘층패턴 형성 시 B화소영역에 비하여 발광 효율이 우수한 G화소영역과 R화소영역의 다결정실리콘층패턴에 홀을 형성한다. 이때, 상기 홀은 상기 다결정실리콘층의 채널영역에 형성되며, 상기 G화소의 발광 효율이 상기 R화소에 비하여 더 우수하기 때문에 상기 G화소의 다결정실리콘층패턴에 더 큰 홀을 형성하여 채널 폭을 줄일 수 있다. 한편, 상기와 같이 홀의 크기를 조절하여 채널 폭을 조절할 수도 있지만, 홀의 개수를 조절하여 채널 폭을 조절할 수도 있다. Next, the polysilicon layer is patterned by a photolithography process to form a polysilicon layer pattern for each pixel region. At this time, the size of the polysilicon layer pattern of the R pixel region, G pixel region, and B pixel region is formed to be the same. When the polysilicon layer pattern is formed, holes are formed in the polysilicon layer patterns of the G pixel region and the R pixel region, which have better light emission efficiency than the B pixel region. In this case, the hole is formed in the channel region of the polysilicon layer, and since the light emission efficiency of the G pixel is better than that of the R pixel, a larger hole is formed in the polysilicon layer pattern of the G pixel to reduce the channel width. Can be reduced. Meanwhile, although the channel width may be adjusted by adjusting the size of the hole as described above, the channel width may be adjusted by adjusting the number of holes.
다음, 전체표면 상부에 게이트절연막을 형성한다. 이때, 상기 게이트절연막은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조를 사용하여 형성할 수 있다.Next, a gate insulating film is formed over the entire surface. In this case, the gate insulating film may be formed using a silicon oxide film (SiO 2 ), a silicon nitride film (SiN x ), or a stacked structure thereof.
그 다음, 상기 게이트절연막 상부에 게이트전극용 금속층을 형성한다. Next, a gate electrode metal layer is formed on the gate insulating film.
다음, 사진식각공정으로 상기 게이트전극용 금속층을 식각하여 게이트전극을 형성한다. Next, the gate electrode metal layer is etched by a photolithography process to form a gate electrode.
그 다음, 상기 게이트전극의 양측 다결정실리콘층패턴에 불순물을 이온주입하여 소오스/드레인영역을 형성한다. Next, an ion is implanted into the polysilicon layer patterns on both sides of the gate electrode to form a source / drain region.
전체표면 상부에 소정 두께의 층간절연막을 형성한다. 여기서, 상기 층간절연막은 실리콘산화막, 실리콘질화막 또는 그 적층구조로 형성된다. An interlayer insulating film having a predetermined thickness is formed on the entire surface. Here, the interlayer insulating film is formed of a silicon oxide film, a silicon nitride film or a stacked structure thereof.
그 다음, 사진식각공정으로 상기 층간절연막 및 게이트절연막을 식각하여 상기 소오스/드레인영역 및 게이트전극을 노출시키는 콘택홀을 형성한다.Next, the interlayer insulating film and the gate insulating film are etched by a photolithography process to form a contact hole exposing the source / drain region and the gate electrode.
그 후, 상기 콘택홀을 통하여 게이트전극 및 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하여 TFT를 완성한다.Thereafter, a TFT is formed by forming a source / drain electrode connected to the gate electrode and the source / drain region through the contact hole.
상기한 바와 같은 본 발명의 실시예에 따르면, 각 화소영역 별로 같은 크기를 가지면서 각 화소영역 별로 전류량 조절이 가능하게 하여 단순한 방법으로 효율적으로 전류를 제어할 수 있는 구동 소자를 구현할 수 있는 이점이 있다. According to the embodiment of the present invention as described above, it is possible to implement a driving device capable of controlling the current efficiently in a simple manner by allowing the current amount to be adjusted for each pixel region while having the same size for each pixel region. have.
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