KR100634400B1 - 리세스 채널 영역을 갖는 반도체 기판의 세정 방법 - Google Patents

리세스 채널 영역을 갖는 반도체 기판의 세정 방법 Download PDF

Info

Publication number
KR100634400B1
KR100634400B1 KR1020040061228A KR20040061228A KR100634400B1 KR 100634400 B1 KR100634400 B1 KR 100634400B1 KR 1020040061228 A KR1020040061228 A KR 1020040061228A KR 20040061228 A KR20040061228 A KR 20040061228A KR 100634400 B1 KR100634400 B1 KR 100634400B1
Authority
KR
South Korea
Prior art keywords
cleaning
film
device isolation
semiconductor substrate
channel region
Prior art date
Application number
KR1020040061228A
Other languages
English (en)
Other versions
KR20060012514A (ko
Inventor
고형호
홍창기
최상준
한동균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040061228A priority Critical patent/KR100634400B1/ko
Priority to US11/194,794 priority patent/US7262141B2/en
Publication of KR20060012514A publication Critical patent/KR20060012514A/ko
Application granted granted Critical
Publication of KR100634400B1 publication Critical patent/KR100634400B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

리세스 채널 영역을 갖는 반도체 기판의 세정 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막들을 형성하고, 상기 활성영역들의 소정영역을 식각하여 상기 소자분리막들의 측벽을 노출시키는 리세스 채널 영역을 형성한 후, 상기 리세스 채널 영역의 표면을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하여 상기 리세스 채널 영역이 형성된 반도체기판을 세정하는 단계를 포함한다. 이때, 상기 희석 세정액은 암모니아수, 과산화수소수 및 순수의 혼합액일 수 있다.

Description

리세스 채널 영역을 갖는 반도체 기판의 세정 방법{Cleaning Method Of Semiconductor Substrate Having Recess Channel Region}
도 1은 리세스 채널 영역을 갖는 디램 소자를 제조하는 과정의 일부 단계들을 설명하기 위한 평면도이다.
도 2a 및 도 2b는 종래의 리세스 채널 영역을 갖는 반도체 장치의 세정 방법을 설명하기 위한 공정단면도들이다.
도 3a, 도 3b, 도 4a 및 도 4b는 본 발명에 따른 리세스 채널 영역을 갖는 반도체 장치의 세정 방법을 설명하기 위한 공정단면도들이다.
도 5는 과산화수소수의 비율에 따른 파티클의 개수 및 식각 속도에 대한 영향을 설명하기 위한 도면이다.
도 6은 세정액의 희석 비율이 다결정 실리콘과 고온 USG막의 식각 특성에 미치는 영향을 측정한 결과를 나타내는 도면이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 자세하게는 리세스 채널 영역을 갖는 반도체 기판의 세정 방법에 관한 것이다.
트랜지스터의 게이트 선폭이 감소함에 따라 발생하는 쇼트-채널 효과는 반도체 장치의 고집적화를 위해 극복해야 될 기술적 문제이다. 최근, 삼성전자는 이러한 기술적 문제를 극복할 수 있는 한가지 방법으로, 리세스 채널 어레이 트랜지스터(R-CAT;Recess Channel Array Transistor)라는 기술을 제시하였다.
도 1은 상기 R-CAT 공정을 사용하여 디램 소자를 제조하는 방법을 설명하기 위한 평면도로서, 디램소자의 셀 어레이 영역의 일부를 나타낸다. 도 2a 및 도 2b는 각각 도 1의 점선 I-I' 및 II-II'을 따른 단면들을 보여주는 공정단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(1)의 소정영역에는 활성영역들(20)을 정의하는 소자분리막(10)이 배치된다. 통상적으로, 상기 소자분리막(10)은 트렌치 소자분리 기술을 사용하여 형성된다. 상기 소자분리막(10)이 형성된 결과물의 상부에는, 상기 활성영역들(20) 및 상기 소자분리막(10)의 상부면을 노출시키는 마스크 패턴들(30)을 형성한다. 디램 소자를 제조하기 위한 공정의 경우, 도시한 것처럼, 각 활성영역(20)의 상부에는 세 개의 마스크 패턴들(30)이 형성되어, 상기 활성영역(20)의 상부면은 두 곳(상기 세 개의 마스크 패턴들 사이)에서 노출된다.
이후, 상기 마스크 패턴들(30)을 식각 마스크로 사용하여, 상기 노출된 활성영역들(20)을 이방성 건식 식각하여 리세스 채널영역(recess channel region, 40)을 형성한다. 상술한 디램 소자의 경우, 상기 리세스 채널 영역(40)은 각 활성영역(20)에 두개씩 형성된다. 상기 리세스 채널 영역(40)을 형성한 후에는, 게이트 절연막 및 게이트 도전막을 차례로 형성하는 단계를 포함하는 일반적인 게이 트 형성 공정이 실시된다(도시하지 않음).
한편, 상기 리세스 채널 영역(40)을 형성하기 위한 상기 식각 공정 동안, 상기 반도체기판(1)의 상부면은 상기 리세스 채널 영역(40)의 중앙부보다 상기 소자분리막(10)과 접하는 경계부(9)에서 덜 식각된다. 이에 따라, 상기 리세스 채널 영역(40)의 하부면은 완만하게 높아지면서 상기 소자분리막(10)의 측벽과 만난다. 그 결과, 상기 소자분리막(10)과 상기 리세스 채널 영역(40)이 접하는 경계부(9)에는 상부 방향으로 뾰족한 모양을 갖는 활성영역 돌출부(99)가 형성된다.
상기 활성영역 돌출부(99)의 돌출된 모양 때문에, 상기 활성영역에 전압이 인가될 경우 상기 활성영역 돌출부(99)에 전기장이 집중될 수 있다. 이러한 전기장 집중은 터널링 현상에 의한 누설 전류의 원인이 될 수 있기 때문에, 상기 활성영역 돌출부(99)는 상기 게이트 절연막을 형성하기 전에 제거되어야 한다. 상기 제거 공정은 통상적으로 화학적 건식 식각(chemical dry etching, CDE)의 방법으로 수행된다. 하지만, 상기 화학적 건식 식각의 방법은 낱장의 웨이퍼에 대해 수행되어야 하기 때문에, 공정 효율성이 좋지 않은 단점이 있다.
한편, 도 1 및 도 2b에 도시한 것처럼, 상기 마스크 패턴들(30)은 상기 소자분리막(10)의 상부면도 노출시킨다. 이에 따라, 상기 리세스 채널 영역(40)을 형성하기 위한 식각 공정 동안, 상기 소자분리막(10)의 상부면도 함께 식각되어 갭 영역(45)을 형성한다. 하지만, 상기 갭 영역(45)은 상기 활성영역 돌출부(99)를 제거하는 공정 동안 상기 활성영역(20)의 측벽 근방까지 확장(88)될 수 있다. 상기 갭 영역(45)이 활성영역 근방까지 확장될 경우, 상기 활성영역(20)과 상기 게이트 도 전막 사이에 전기적 쇼트(short)가 발생할 수 있다는 점에서, 상기 활성영역 돌출부(99)를 제거하되 상기 소자분리막(10)의 리세스는 줄일 수 있는 세정 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 생산 효율을 제공하면서 실리콘을 선택적으로 제거할 수 있는 세정 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자분리막의 리세스를 최소화하면서 활성영역 돌출부를 생산성 있게 제거할 수 있는 반도체 장치의 세정 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 리세스 채널 영역의 표면을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하는 세정 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막들을 형성하고, 상기 활성영역들의 소정영역을 식각하여 상기 소자분리막들의 측벽을 노출시키는 리세스 채널 영역을 형성한 후, 상기 리세스 채널 영역의 표면을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하여 상기 리세스 채널 영역이 형성된 반도체기판을 세정하는 단계를 포함한다.
상기 희석 세정액을 사용하는 세정 단계는 상기 리세스 채널 영역에 비해 상기 소자분리막을 적어도 10배 이상 느리게 식각하는 것이 바람직하다.
본 발명의 실시예들에 따르면, 상기 희석 세정액은 암모니아수, 과산화수소수 및 순수의 혼합액이되, 상기 희석 세정액은 상기 암모니아수, 과산화수소수 및 순수의 부피비의 합이 100%인 조건을 충족시키면서, 상기 암모니아수의 부피비가 0.1% 내지 1%일 때, 상기 과산화수소수의 부피비는 0.3% 내지 1%이고 상기 순수의 부피비는 98% 내지 99.6%일 수 있다. 또한, 상기 희석 세정액을 사용하는 세정 단계는 대략 40 내지 80℃의 온도에서 실시하는 것이 바람직하다. 이에 더하여, 상기 희석 세정액을 사용하는 세정 단계는 스핀 스프레이(spin spray) 방식, 원심성 스프레이(centrifugal spray)의 방식, DI-Sonic을 사용하는 스핀 방식, 담금(dip) 방식 및 메가소닉 파워(megasonic power)을 사용하는 담금 방식 중에서 선택된 적어도 한가지 방법으로 수행될 수도 있다. 또한, 상기 과산화수소수는 상기 희석 세정액에 적어도 5%의 부피비로 포함되는 것이 바람직하다.
상기 희석 세정액을 사용하는 세정 단계는 상기 희석 세정액이 소정의 유속으로 공급되는 소정의 용기(bath)에서 수행되는 것이 바람직하다. 또한, 상기 소자분리막은 고밀도 플라즈마 산화막(HDP oxide), 고온 USG막, 저유전막, SOG막 및 SiGe막 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다.
상기 희석 세정액을 사용하는 세정 단계 전에, 상기 소자분리막들이 형성된 결과물 전면에 패드 절연막을 형성하는 단계를 더 수행할 수도 있다. 이때, 상기 패드 절연막은 상기 반도체기판에 대해 식각 선택성을 갖는 물질막, 예를 들면, 중온 산화막(medium temperature oxide, MTO)을 포함하는 실리콘 산화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3a 및 도 4a는 도 1의 점선 I-I'을 따라 보여지는 반도체기판의 단면을 공정 순서에 따라 보여주는 공정단면도들이고, 도 3b 및 도 4b는 도 1의 점선 II-II'을 따라 보여지는 반도체기판의 단면을 공정 순서에 따라 보여주는 공정단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체기판(1)의 소정영역에는 활성영역들(20)을 정의하는 소자분리막(10)이 배치된다. 상기 소자분리막(10)은 통상적인 트렌치 소자분리 기술을 사용하여 형성된다.
상기 트렌치 소자분리 기술은 상기 반도체기판(1)의 소정영역에 트렌치 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판(1)을 이방성 식각하는 단계를 포함한다. 상기 이방성 식각 공정의 결과로서, 상기 트렌치 마스크 패턴들 사이에는 상기 활성영역들(20)을 정의하는 트렌치(11)가 형성된다. 이후, 상기 트렌치(11)를 채우는 소정의 절연막을 형성한 후, 상기 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 절연막을 평탄화 식각한다. 이에 따라, 상기 트렌치(11)를 채우면서 활성영역을 정의하는 소자분리막(10)이 형성된다. 이후, 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역(20)을 노출시킨다. 본 발명에 따르 면, 상기 절연막은 고밀도 플라즈마 산화막(HDP oxide), 고온 USG막, 저유전막, SOG막 및 SiGe막 중에서 선택된 적어도 한가지 물질일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 절연막을 형성하기 전에 상기 트렌치 내벽에 실리콘 산화막(12)을 형성하기 위한 열산화 공정을 더 실시할 수 있다. 또한, 상기 절연막을 형성하기 전에, 상기 열산화막(12)이 형성된 결과물 전면을 콘포말하게 덮는 라이너막(15)을 더 형성할 수 있다. 상기 라이너막(15)은 실리콘 질화막인 것이 바람직하다.
상기 소자분리막(10)이 형성된 결과물의 상부에, 상기 활성영역들(20) 및 상기 소자분리막(10)의 상부면을 노출시키는 마스크 패턴들(30)을 형성한다. 상기 마스크 패턴들(30)은 사진 공정을 통해 형성된 포토레지스트 패턴인 것이 바람직하다. 디램 소자를 제조하기 위한 공정의 경우, 각 활성영역(20)의 상부에는 세 개의 마스크 패턴들(30)이 형성되되, 상기 마스크 패턴들(30)은 상기 활성영역들(20) 및 상기 소자분리막(10)을 가로지르면서 배치된다. 이후, 상기 마스크 패턴(30)을 식각 마스크로 사용하여 상기 노출된 활성영역(20)의 상부면을 이방성 식각(50)한다.
도 4a 및 도 4b를 참조하면, 상기 마스크 패턴(30)에 의해 가려지지 않은 활성영역들(20)은 상기 이방성 식각 공정(50) 동안 식각되어, 리세스 채널 영역들(40)을 형성한다. 상술한 디램 소자의 경우, 한 개의 활성영역(20)마다 두 개의 리세스 채널 영역들(40)이 형성된다. 한편, 상기 리세스 채널 영역(40)을 형성하는 동안, 상기 소자분리막(10)의 상부면도 함께 식각되어 소정의 갭영역들(45) 이 형성된다.
본 발명에 따르면, 상기 리세스 채널 영역(40)을 형성하기 위한 식각 공정은 상기 소자분리막(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 그 결과, 도시된 것처럼, 상기 리세스 채널 영역(40)에 비해 상기 소자분리막(10)이 더 얕게 형성된다.
본 발명의 실시예들에 따르면, 상기 리세스 채널 영역(40)을 형성한 후, 상기 리세스 채널 영역(40)을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하여, 상기 리세스 채널 영역(40)이 형성된 반도체기판(1)을 세정한다. 본 발명에 따른 상기 희석 세정액은 상기 소자분리막(10)에 대해 식각 선택성을 갖는다. 예를 들면, 상기 희석 세정액은 상기 리세스 채널 영역(40)에 비해 상기 소자분리막(10)을 적어도 10배 이상 느리게 식각한다.
본 발명에 따르면, 상기 희석 세정액은 암모니아수, 과산화수소수 및 순수의 혼합액인 것이 바람직하다. 이때, 상기 희석 세정액에서 과산화수소수의 비율은 파티클의 개수 및 식각 속도에 영향을 미치는 중요한 기술적 파라미터이다. 도 5로부터 알 수 있는 것처럼, 상기 과산화수소수의 비율이 감소할 경우, 다결정 실리콘의 식각 속도는 급격하게 증가한다. 이러한 식각 속도의 증가 현상은 상기 과산화수소수의 비율이 감소하면, 상기 과산화수소수의 분해 속도가 증가하여 다결정실리콘이 충분히 산화되지 못하기 때문이다. 이러한 과산화 수소수의 부족에 따른 다결정 실리콘의 빠른 식각은 도 5에서 볼 수 있는 것처럼 파티클의 급격한 증가를 초래한다. 이러한 사실을 고려할 때, 상기 희석 세정액에서 과산화수소수의 비율은 적어도 5%의 부피비를 갖는 것이 바람직하다.
또한, 상기 순수의 비율은 상기 희석 세정액의 희석 비율을 결정한다. 상기 희석 비율에 따른 식각 특성을 알아보기 위하여, 암모니아수, 과산화수소수 및 순수의 부피비율이 각각 1:5:1000인 세정액(이하, 제 1 세정액)과 1:4:20인 세정액(이하, 제 2 세정액)의 식각 특성을 측정하는 실험이 수행되었다. 실험은 섭씨 70도의 온도에서 10분간 수행되었으며, 다결정 실리콘과 고온 USG막의 식각량이 측정되었다. 도 6은 상기 제 1 세정액과 제 2 세정액을 사용하여 다결정 실리콘과 고온 USG막을 식각한 실험에서 측정된 결과를 나타낸다.
도 6을 참조하면, 제 1 및 제 2 세정액들은 서로 다른 희석비율을 갖지만, 다결정 실리콘에 대한 식각 속도는 제 1 세정액의 경우 33Å이고, 제 2 세정액의 경우 34Å으로 거의 동일하다. 하지만, 고온 USG에 대한 식각 속도는 제 1 세정액의 경우 8Å이고, 제 2 세정액의 경우 28Å으로 7배 가량 차이가 있다. 따라서, 더 높은 희석비율을 갖는 제 1 세정액은 고온 USG에 대한 식각을 최소화하면서 다결정 실리콘만을 선택적으로 식각하는 공정에 사용되기에 적합하다.
본 발명의 바람직한 실시예에 따르면, 상기 희석 세정액은 상기 암모니아수, 과산화수소수 및 순수의 부피비의 합이 100%인 조건을 충족시키면서, 상기 희석 세정액에서 상기 암모니아수의 부피비가 대략 0.1% 내지 1%일 경우, 상기 과산화수소수의 부피비는 대략 0.3% 내지 1%이고, 상기 순수의 부피비는 대략 98% 내지 99.6%인 것이 바람직하다. 또한, 상기 희석 세정액을 사용하는 세정 단계는 대략 70℃의 온도에서 실시하는 것이 바람직한데, 대략 40 내지 80℃의 온도에서 실시할 수도 있다.
한편, 상기 희석 세정액을 사용한 세정 공정을 실시하기 전에, 상기 소자분 리막들(10)이 형성된 결과물 전면에, 소정의 패드 절연막(18)을 더 형성하는 것이 바람직하다. 상기 패드 절연막(18)은 상기 반도체기판(1)에 대해 식각 선택성을 갖는 실리콘 산화막으로 형성하는 것이 바람직하다. 예를 들면, 상기 패드 절연막은 중온 산화막(medium temperature oxide, MTO)일 수 있다.
상기 세정 단계는 다양한 방법들, 예를 들면, 스핀 스프레이(spin spray) 방식, 원심성 스프레이(centrifugal spray)의 방식, DI-Sonic을 사용하는 스핀 방식, 담금(dip) 방식 및 메가소닉 파워(megasonic power)을 사용하는 담금 방식 중에서 선택된 적어도 한가지 방법이 사용될 수 있다.
상술한 바에 따르면, 상기 희석 세정액을 구성하는 물질들의 비율이 중요하기 때문에, 세정 공정을 실시하는 동안 이러한 비율이 유지될 수 있어야 한다. 특히, 본 발명에 따르면, 상기 희석 세정액에서 상기 과산화수소수의 비율을 일정하게 유지하는 것이 바람직하다. 이러한 비율의 유지를 위하여, 상기 희석 세정액이 일정한 유속으로 공급되는 소정의 용기(bath)에서 상기 세정 단계를 수행하는 방법(즉, 오버플로우 세정 방식)을 사용하는 것이 바람직하다.
본 발명에 따르면, 소자분리막의 식각없이 반도체기판을 선택적으로 식각할 수 있는 희석 세정액을 사용하여 리세스 채널 영역이 형성된 반도체기판을 세정한다. 이에 따라, 갭 영역의 확장없이, 소자분리막과 접하는 경계에 형성되는 리세스 채널 영역의 돌출부를 제거할 수 있다. 그 결과, 활성영역과 게이트 도전막 사이의 쇼트와 같은 문제를 예방할 수 있다.
또한, 본 발명에 따르면, 희석 세정액을 사용하여, 리세스 채널 영역을 갖는 반도체기판을 세정한다. 이처럼, 습식 세정의 방법을 사용하기 때문에, 세정 공정의 생산성을 향상시킬 수 있다.

Claims (14)

  1. 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막들을 형성하는 단계;
    상기 활성영역들의 소정영역을 식각하여, 상기 소자분리막들의 측벽을 노출시키는 리세스 채널 영역을 형성하는 단계; 및
    상기 리세스 채널 영역의 표면을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하여, 상기 리세스 채널 영역이 형성된 반도체기판을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  2. 제 1 항에 있어서,
    상기 희석 세정액을 사용하는 세정 단계는 상기 리세스 채널 영역에 비해 상기 소자분리막을 적어도 10배 이상 느리게 식각하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  3. 제 1 항에 있어서,
    상기 희석 세정액은 암모니아수, 과산화수소수 및 순수의 혼합액이되,
    상기 희석 세정액은 상기 암모니아수, 과산화수소수 및 순수의 부피비의 합이 100%인 조건을 충족시키면서, 상기 암모니아수의 부피비가 0.1% 내지 1%일 때, 상기 과산화수소수의 부피비는 0.3% 내지 1%이고 상기 순수의 부피비는 98% 내지 99.6%인 것을 특징으로 하는 반도체 기판의 세정 방법.
  4. 제 1 항에 있어서,
    상기 희석 세정액을 사용하는 세정 단계는 대략 40 내지 80℃의 온도에서 실시하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  5. 제 1 항에 있어서,
    상기 희석 세정액을 사용하는 세정 단계는 스핀 스프레이(spin spray) 방식, 원심성 스프레이(centrifugal spray)의 방식, DI-Sonic을 사용하는 스핀 방식, 담금(dip) 방식 및 메가소닉 파워(megasonic power)을 사용하는 담금 방식 중에서 선택된 적어도 한가지 방법을 사용하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  6. 제 1 항에 있어서,
    상기 소자분리막은 고밀도 플라즈마 산화막(HDP oxide), 고온 USG막, 저유전막, SOG막 및 SiGe막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  7. 제 1 항에 있어서,
    상기 희석 세정액을 사용하는 세정 단계는 상기 희석 세정액이 소정의 유속으로 공급되는 소정의 용기(bath)에서 수행되는 것을 특징으로 하는 반도체 기판의 세정 방법.
  8. 제 1 항에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 활성영역들의 상부에 트렌치 마스크 패턴들을 형성하는 단계;
    상기 트렌치 마스크 패턴을 식각 마스크로 사용하여, 상기 반도체기판을 이방성 식각하여 상기 활성영역들을 정의하는 트렌치들을 형성하는 단계;
    상기 트렌치들을 채우는 소자분리막을 형성하는 단계;
    상기 트렌치 마스크 패턴들이 노출될 때까지 상기 소자분리막을 평탄화 식각하는 단계; 및
    상기 트렌치 마스크 패턴들을 제거하는 단계를 포함하는 반도체 기판의 세정 방법.
  9. 제 8 항에 있어서,
    상기 소자분리막을 형성하기 전에,
    상기 트렌치의 내벽에 열산화막을 형성하는 단계; 및
    상기 열산화막이 형성된 결과물의 전면에, 라이너막을 콘포말하게 형성하는 단계를 더 포함하는 반도체 기판의 세정 방법.
  10. 제 1 항에 있어서,
    상기 리세스 채널 영역을 형성하는 단계는
    상기 소자분리막들이 형성된 결과물 상에, 상기 활성영역들 및 상기 소자분리막들의 상부면을 노출시키는 마스크 패턴들을 형성하는 단계; 및
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 노출된 활성영역을 이방성 식각하는 단계; 및
    상기 마스크 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  11. 제 1 항에 있어서,
    상기 희석 세정액을 사용하는 세정 단계 전에,
    상기 소자분리막들이 형성된 결과물 전면에, 패드 절연막을 형성하는 단계를 더 포함하는 반도체 기판의 세정 방법.
  12. 제 11 항에 있어서,
    상기 패드 절연막은 상기 반도체기판에 대해 식각 선택성을 갖는 물질막으로 형성되는 것을 특징으로 하는 반도체 기판의 세정 방법.
  13. 제 12 항에 있어서,
    상기 패드 절연막은 중온 산화막(medium temperature oxide, MTO)을 포함하는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 기판의 세정 방법.
  14. 제 3 항에 있어서,
    상기 과산화수소수는 상기 희석 세정액에 적어도 5%의 부피비로 포함되는 것을 특징으로 하는 반도체 기판의 세정 방법.
KR1020040061228A 2004-08-03 2004-08-03 리세스 채널 영역을 갖는 반도체 기판의 세정 방법 KR100634400B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040061228A KR100634400B1 (ko) 2004-08-03 2004-08-03 리세스 채널 영역을 갖는 반도체 기판의 세정 방법
US11/194,794 US7262141B2 (en) 2004-08-03 2005-08-01 Methods for cleaning a semiconductor substrate having a recess channel region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040061228A KR100634400B1 (ko) 2004-08-03 2004-08-03 리세스 채널 영역을 갖는 반도체 기판의 세정 방법

Publications (2)

Publication Number Publication Date
KR20060012514A KR20060012514A (ko) 2006-02-08
KR100634400B1 true KR100634400B1 (ko) 2006-10-16

Family

ID=35757944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040061228A KR100634400B1 (ko) 2004-08-03 2004-08-03 리세스 채널 영역을 갖는 반도체 기판의 세정 방법

Country Status (2)

Country Link
US (1) US7262141B2 (ko)
KR (1) KR100634400B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726093B1 (ko) * 2006-07-28 2007-06-08 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US8030197B2 (en) * 2009-05-04 2011-10-04 Intel Corporation Recessed channel array transistor (RCAT) in replacement metal gate (RMG) logic flow
KR101177996B1 (ko) * 2010-10-15 2012-08-28 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9502499B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having multi-layered isolation trench structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176065A (ja) 2000-12-08 2002-06-21 Fujitsu Ltd 半導体装置の製造方法
JP2002246559A (ja) 2001-02-19 2002-08-30 Fujitsu Ltd 電界効果半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112179A (ja) 1992-09-30 1994-04-22 Sony Corp 希釈アンモニア過酸化水素水洗浄液
US5656097A (en) * 1993-10-20 1997-08-12 Verteq, Inc. Semiconductor wafer cleaning system
JPH07240394A (ja) 1994-02-28 1995-09-12 Sumitomo Sitix Corp 半導体ウェーハの表面洗浄方法
US6066609A (en) * 1997-07-31 2000-05-23 Siemens Aktiengesellschaft Aqueous solution for cleaning a semiconductor substrate
TW396521B (en) * 1998-11-06 2000-07-01 United Microelectronics Corp Process for shallow trench isolation
JP2002313768A (ja) 2001-04-09 2002-10-25 Umc Japan 半導体装置の洗浄方法
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
KR100537277B1 (ko) * 2002-11-27 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176065A (ja) 2000-12-08 2002-06-21 Fujitsu Ltd 半導体装置の製造方法
JP2002246559A (ja) 2001-02-19 2002-08-30 Fujitsu Ltd 電界効果半導体装置の製造方法

Also Published As

Publication number Publication date
US7262141B2 (en) 2007-08-28
US20060030117A1 (en) 2006-02-09
KR20060012514A (ko) 2006-02-08

Similar Documents

Publication Publication Date Title
CN210272309U (zh) 半导体结构
US7439183B2 (en) Method of manufacturing a semiconductor device, and a semiconductor substrate
KR100706798B1 (ko) 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법및 이를 이용하는 반도체 제조 방법
CN112447602A (zh) 半导体结构及其形成方法
US6972241B2 (en) Method of forming an STI feature to avoid electrical charge leakage
US7262141B2 (en) Methods for cleaning a semiconductor substrate having a recess channel region
KR20110024891A (ko) 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
KR101003489B1 (ko) 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
KR20000044885A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100446285B1 (ko) 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법
KR20030049783A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050106306A (ko) 둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법
KR100524916B1 (ko) 반도체 집적회로의 트렌치 소자분리방법
KR100620702B1 (ko) 반도체 소자의 ｓｔｉ의 상부 모서리 라운딩 방법
KR100587607B1 (ko) 반도체 소자의 제조방법
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법
KR100546203B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100843014B1 (ko) 반도체 소자의 제조 방법
KR101078725B1 (ko) 반도체 소자 및 그의 제조방법
KR20060057162A (ko) 반도체 소자의 제조방법
KR20050093344A (ko) 매몰 채널형 트랜지스터용 트렌치 형성 방법
KR19980077552A (ko) 반도체소자의 소자분리막 제조방법
KR20000044886A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee