KR100630755B1 - Test method of integrated circuit package for detecting potential short - Google Patents

Test method of integrated circuit package for detecting potential short Download PDF

Info

Publication number
KR100630755B1
KR100630755B1 KR1020050064768A KR20050064768A KR100630755B1 KR 100630755 B1 KR100630755 B1 KR 100630755B1 KR 1020050064768 A KR1020050064768 A KR 1020050064768A KR 20050064768 A KR20050064768 A KR 20050064768A KR 100630755 B1 KR100630755 B1 KR 100630755B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
test
pins
potential short
circuit package
Prior art date
Application number
KR1020050064768A
Other languages
Korean (ko)
Inventor
황상태
남동윤
박영태
양동신
이한일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050064768A priority Critical patent/KR100630755B1/en
Application granted granted Critical
Publication of KR100630755B1 publication Critical patent/KR100630755B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

An IC package testing method for detecting a potential short-circuit is provided to detect a propagating potential short-circuit by applying a zero voltage on a test pin and a predetermined voltage on adjacent pins. An IC chip having plural pads is embedded in an IC package. During a normal test process, various signals are applied on the pads of the IC chip. A zero voltage is applied on a pin(712) to be tested, while predetermined voltages are applied on the rest pins(711,713), so that a current flowing through the pin is measured. The pins are classified into plural blocks, to which priorities are applied. A potential short-circuit test is simultaneously performed on the pins having the same priority.

Description

포텐샬 쇼트를 검출하기 위한 집적회로 패키지의 테스트 방법{Test method of integrated circuit package for detecting potential short}Test method of integrated circuit package for detecting potential short}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 집적회로 패키지에 내장된 집적회로 칩의 포텐샬 쇼트의 일 예를 보여준다. 1 shows an example of a potential short of an integrated circuit chip embedded in an integrated circuit package.

도 2는 집적회로 패키지에 내장된 집적회로 칩의 포텐샬 쇼트의 다른 예를 보여준다. 2 shows another example of a potential short of an integrated circuit chip embedded in an integrated circuit package.

도 3은 도 1 및 도 2를 전기 회로로 표현한 등가 회로도이다. 3 is an equivalent circuit diagram of FIGS. 1 and 2 represented by an electric circuit.

도 4는 종래의 오픈/쇼트 테스트 방법을 설명하기 위한 도면이다. 4 is a view for explaining a conventional open / short test method.

도 5는 도 1 및 도 2에 도시된 포텐샬 쇼트를 검출하기 위한 본 발명의 집적회로 패키지의 테스트 방법을 도시한 흐름도이다. 5 is a flowchart illustrating a test method of an integrated circuit package of the present invention for detecting potential shorts shown in FIGS. 1 and 2.

도 6은 도 5에 도시된 노멀 테스트 방법을 구체적으로 도시한 흐름도이다.FIG. 6 is a detailed flowchart illustrating the normal test method illustrated in FIG. 5.

도 7은 포텐샬 쇼트를 검출하는 테스트 방법을 설명하기 위한 집적회로 칩의 개략적인 회로도이다. 7 is a schematic circuit diagram of an integrated circuit chip for explaining a test method for detecting potential shorts.

도 8은 도 5에 도시된 포텐샬 쇼트를 검출하는 테스트 방법을 적용하기 위한 집적회로 패키지의 집적회로 칩을 개략적으로 보여준다. FIG. 8 schematically shows an integrated circuit chip of an integrated circuit package for applying the test method for detecting the potential short shown in FIG. 5.

도 9는 도 8에 도시된 집적회로 칩의 포텐샬 쇼트 테스트 방법의 일 실시예를 설명하기 위한 신호들의 타이밍도이다.FIG. 9 is a timing diagram of signals for describing an embodiment of the potential short test method of the integrated circuit chip illustrated in FIG. 8.

도 10은 도 8에 도시된 집적회로 칩의 포텐샬 쇼트 테스트 방법의 다른 실시예를 설명하기 위한 신호들의 타이밍도이다. FIG. 10 is a timing diagram of signals for describing another embodiment of the potential short test method of the integrated circuit chip illustrated in FIG. 8.

본 발명은 집적회로 패키지에 관한 것으로서, 특히 집적회로 패키지의 전기적 기능을 테스트하는 과정에서 포텐샬 쇼트(potential short)를 갖는 집적회로 패키지를 찾아내는 집적회로 패키지의 테스트 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to integrated circuit packages, and more particularly, to an integrated circuit package test method for finding an integrated circuit package having a potential short in the course of testing the electrical function of the integrated circuit package.

고전적으로, 집적회로 패키지의 기능 및 역할은 내장된 집적회로 칩(chip)을 외부환경으로부터 보호하고, 집적회로 칩과 외부 시스템을 연결시켜 주는 단순한 가교 역할이 주(main)였으나, 지금은 고성능, 고밀도 및 다기능화의 구현을 위한 시스템 및 패키지 레벨 집적(package level integration) 기술 등 차별화된 제품이 요구되고 있다.  Traditionally, the function and role of an integrated circuit package has been the main bridge to protect the embedded integrated circuit chip from the external environment and to connect the integrated circuit chip and the external system. There is a need for differentiated products such as system and package level integration technology for high density and versatility.

이와 더불어 네트 다이(Net Die)의 증가를 위하여 집적회로 칩의 회로선폭이 축소되어 왔다. 회로선폭이 미세화됨에 따라 집적회로 칩의 크기가 축소되고, 본딩 패드(bonding pad)의 오픈 영역(open area)도 줄어들고 있다. 이와 같이, 본딩 패드의 오픈 영역이 감소됨에 따라 집적회로 칩과 외부단자를 연결시켜주는 와이어 본딩(wire boinding) 과정에서 기존에는 전혀 예상치 못했던 집적회로 패키지 내부 의 포텐샬 쇼트 불량이 유발되고 있다.In addition, the circuit line width of the integrated circuit chip has been reduced in order to increase the net die. As the circuit line width becomes smaller, the size of the integrated circuit chip is reduced and the open area of the bonding pad is also reduced. As such, as the open area of the bonding pad is reduced, a potential short defect in the integrated circuit package is unexpectedly generated in the wire bonding process connecting the integrated circuit chip and the external terminal.

포텐샬 쇼트 불량이란 집적회로 패키지에 내장된 집적회로 칩의 쇼트성 불량 유발 가능 인자의 불완전 불량 상태를 말하며, 초기 테스트 시에는 접촉 저항 등에 의하여 양호로 처리가 되나 테스트를 거듭하면서 가혹 조건을 만남에 따라 전류 통로가 형성되어 결국에는 포텐샬 쇼트 불량으로 전이가 되는 것을 지칭한다.Potential short defects are incomplete defects of factors that can cause short-circuit defects of the integrated circuit chip embedded in the integrated circuit package.In the initial test, the defects are treated as good due to contact resistance, etc. It refers to the formation of a current path and eventually a transition to potential short failure.

포텐샬 쇼트 불량을 유발시키는 주요 인자로는 EMC(Epoxy Molding Compound) 내부의 착색제(카본 알갱이), 공정 파티클(알루미늄, 스텐레스 성분), 와이어 새깅(wire sagging) 및 내부 리드 쇼트성 불량 등이 있다. The main factors that cause potential short defects include colorants (carbon grains) in the epoxy molding compound (EMC), process particles (aluminum, stainless steel), wire sagging, and internal lead short defects.

집적회로 패키지의 전기적 기능을 테스트하는데 있어서, 가장 먼저 오프(open)/쇼트(short) 테스트를 하고 있다. 집적회로 패키지의 오픈/쇼트 테스트 시에는 집적회로 칩의 내부 보호를 위하여 설계된 보호용 다이오드(protection diode)를 이용하여 본딩시의 오픈/쇼트 테스트를 하고 있다. In testing the electrical function of an integrated circuit package, the first open / short test is performed. In the open / short test of the integrated circuit package, the open / short test during bonding is performed using a protection diode designed for internal protection of the integrated circuit chip.

그런데, 포텐샬 쇼트 불량은 진행성으로 전이되기 때문에 기존의 오픈/쇼트 테스트 방법으로는 검출할 수가 없을 뿐만 아니라 이로 인한 품질 문제도 대두되고 있다.However, potential short defects are not only detectable by conventional open / short test methods because they are transferred to progression, but also quality problems are emerging.

도 1은 집적회로 패키지에 내장된 집적회로 칩의 포텐샬 쇼트의 일 예를 보여준다. 도 1을 참조하면, 집적회로 칩(101)은 복수개의 패드들(111,112) 및 복수개의 배선들(121,122)을 구비하며, 패드들(111,112) 사이에 포텐샬 쇼트(131)가 형성되어 있다. 패드들(111,112) 사이에서 포텐샬 쇼트(131)를 유발하는 물질은 여러 개의 EMC 알갱이들로 구성되어 있으며, 테스트 초기에는 수십 킬로 오옴 이상의 저항치를 갖는다. 1 shows an example of a potential short of an integrated circuit chip embedded in an integrated circuit package. Referring to FIG. 1, the integrated circuit chip 101 includes a plurality of pads 111 and 112 and a plurality of wires 121 and 122, and a potential short 131 is formed between the pads 111 and 112. The material causing the potential short 131 between the pads 111 and 112 is composed of several EMC grains and has a resistance value of several tens of kilo ohms or more at the beginning of the test.

도 2는 집적회로 패키지에 내장된 집적회로 칩의 포텐샬 쇼트의 다른 예를 보여준다. 도 2를 참조하면, 패드들(111,112) 사이에서 포텐샬 쇼트(135)를 유발하는 물질은 공정 파티클이며, 이들은 철(Fe) 또는 크롬(Cr)으로 구성되어 있으며, 수십 킬로 오옴 이상의 저항치를 갖는다. 2 shows another example of a potential short of an integrated circuit chip embedded in an integrated circuit package. Referring to FIG. 2, the material causing the potential short 135 between the pads 111 and 112 is a process particle, which is composed of iron (Fe) or chromium (Cr), and has a resistance value of several tens of kilo ohms or more.

도 3은 도 1 및 도 2를 전기 회로로 표현한 등가 회로도이다. 도 3을 참조하면, 포텐샬 쇼트를 유발하는 물질로 인해 패드들(111,112) 사이에 소정의 저항치를 갖는 저항(135)이 구성되며, 이로 인하여 패드들(111,112)에 전류가 흐를 때 패드들(111,112) 사이에 전류 통로가 형성된다. 3 is an equivalent circuit diagram of FIGS. 1 and 2 represented by an electric circuit. Referring to FIG. 3, a resistor 135 having a predetermined resistance value is formed between the pads 111 and 112 due to the material causing the potential short, so that the pads 111 and 112 when current flows through the pads 111 and 112. A current passage is formed between the two electrodes.

도 4는 종래의 오픈/쇼트 테스트 방법을 설명하기 위한 도면이다. 도 4를 참조하면, 집적회로 패키지에 내장된 집적회로 칩(101)은 복수개의 패드들(111,112)을 구비하며, 패드들(111,112)은 배선들(121,122)을 통해 내부 회로 소자들(411,412)과 연결된다. 오픈/쇼트 테스트를 수행하기 위하여 테스트하고자하는 패드(111)에 전류계(421)와 전압계(431)를 연결하고, 소정 전류, 예컨대, 200[uA]를 인가하고, 내부 회로 소자(411)에 발생되는 전압을 측정한다. 상기 측정된 전압이 스펙(specification) 안에 포함되면, 예컨대 0.2[V] 내지 0.8[V] 이내이면, 집적회로 칩(101)은 양호한 것으로 판단하고, 이를 벗어나면 집적회로 칩(101)은 불량으로 처리된다. 4 is a view for explaining a conventional open / short test method. Referring to FIG. 4, an integrated circuit chip 101 embedded in an integrated circuit package includes a plurality of pads 111 and 112, and the pads 111 and 112 may have internal circuit elements 411 and 412 through wires 121 and 122. Connected with In order to perform the open / short test, the ammeter 421 and the voltmeter 431 are connected to the pad 111 to be tested, and a predetermined current, for example, 200 [uA] is applied to the internal circuit element 411. Measure the voltage. If the measured voltage is included in the specification, for example, within 0.2 [V] to 0.8 [V], the integrated circuit chip 101 determines that it is good, and if it is out of the specification, the integrated circuit chip 101 is considered defective. Is processed.

패드(111)에 200[uA]를 인가하고, 패드(111)에서 측정된 전압이 0.2[V] 내지 0.8[V] 일 경우, 이를 저항으로 환산하면, 1[KΩ] 이내이다. When 200 [uA] is applied to the pad 111 and the voltage measured by the pad 111 is 0.2 [V] to 0.8 [V], it is within 1 [KΩ] when converted into resistance.

그런데, 도 1 및 도 2에 도시된 포텐샬 쇼트(131,135)는 노멀 테스트의 첫 번째 단계인 오픈/쇼트 테스트 시에는 수십 킬로 오옴 내지 수십 메가 오옴으로 나타나기 때문에 검출되지 않는다. 그러다가 노멀 테스트가 종료될 즈음에는 수백 오옴으로 줄어드는 경우가 많다. 이와 같이, 포텐샬 쇼트(131,135)는 노멀 테스트 초기에는 수십 킬로 오옴 내지 수십 메가 오옴으로 발견되지 않다가, 노멀 테스트가 종료되는 시점에서 수백 오옴으로 낮아지는 진행성을 가지기 때문에 종래의 노멀 테스트 단계에서는 진행성인 포텐샬 쇼트가 검출되지 않는다. However, the potential shorts 131 and 135 illustrated in FIGS. 1 and 2 are not detected because they appear as tens of kilo ohms to several tens of mega ohms during the open / short test, which is the first step of the normal test. Then, by the end of the normal test, it is often reduced to hundreds of ohms. As such, the potential shorts 131 and 135 are not found at the beginning of the normal test in the order of tens of kilo ohms to several tens of mega ohms, but are progressive in the conventional normal test phase since they have a progression that is lowered to several hundred ohms at the end of the normal test. Potential short is not detected.

본 발명의 목적은 진행성인 포텐샬 쇼트를 검출하기 위한 집적회로 패키지의 테스트 방법을 제공하는 것이다.It is an object of the present invention to provide a test method for an integrated circuit package for detecting progressive potential shorts.

상기 기술적 과제를 이루기 위하여 본 발명은The present invention to achieve the above technical problem

복수개의 패드들이 형성된 집적회로 칩이 내장된 집적회로 패키지의 테스트 방법에 있어서, (a) 상기 복수개의 패드들에 다양한 신호들을 인가하여 노멀 테스트를 수행하는 단계; 및 (b) 상기 복수개의 핀들 중 테스트하고자하는 핀에 제로 볼트를 인가하고, 다른 핀들에는 소정 크기의 전압을 인가하며, 상기 테스트 핀에 흐르는 전류를 측정하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지의 테스트 방법을 제공한다.A test method of an integrated circuit package having an integrated circuit chip having a plurality of pads, the method comprising: (a) performing a normal test by applying various signals to the plurality of pads; And (b) applying a zero volt to one of the plurality of pins to be tested, applying a voltage having a predetermined magnitude to other pins, and measuring a current flowing through the test pin. Provides a way to test the package.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 5는 도 1 및 도 2에 도시된 포텐샬 쇼트를 검출하기 위한 본 발명의 집적회로 패키지의 테스트 방법을 도시한 흐름도이다. 도 5를 참조하면, 본 발명에 따른 집적회로 패키지의 테스트 방법은 제1 및 제2 단계들(511,521)을 포함한다.5 is a flowchart illustrating a test method of an integrated circuit package of the present invention for detecting potential shorts shown in FIGS. 1 and 2. Referring to FIG. 5, a test method of an integrated circuit package according to the present invention includes first and second steps 511 and 521.

제1 단계(511)는 노멀(normal) 테스트 단계이다. 노멀 테스트 단계에서는 집적회로 칩을 패키징(packaging)하는 집적회로 패키지의 조립 단계 후에 집적회로 패키지가 정상적인 기능을 수행하는 지를 확인하기 위해 집적회로 패키지의 전기적인 기능을 테스트한다. 노멀 테스트 단계에서 집적회로 패키지의 전기적인 기능이 양호하면 외부로 출하되고, 불량이면 폐기처분된다. 제1 단계(511)에 대해서는 도 6을 통하여 상세히 설명하기로 한다. The first step 511 is a normal test step. In the normal test step, the electrical function of the integrated circuit package is tested to confirm that the integrated circuit package performs a normal function after the assembly step of the integrated circuit package packaging the integrated circuit chip. In the normal test phase, if the electrical function of the integrated circuit package is good, it is shipped outside, and if it is bad, it is discarded. The first step 511 will be described in detail with reference to FIG. 6.

제2 단계(521)는 포텐샬 쇼트 테스트 단계이다. 포텐샬 쇼트 테스트 단계에서는 집적회로 패키지의 포텐샬 쇼트 불량을 검출한다. 집적회로 패키지의 2개의 핀들 사이에 포텐샬 쇼트가 있을 경우, 노멀 테스트의 초기에는 상기 핀들 사이의 저항치는 수십 킬로 오옴 내지 수십 메가 오옴으로 나타난다. 즉, 도 1 및 도 2에 도시된 바와 같이 패드들(111,112) 사이에 여러 개의 EMC 알갱이들(131)이 존재할 경우에는 패드들(111,112) 사이의 저항은 수십 메가 오옴으로 나타나고, 도 2에 도시된 바와 같이 패드들(111,112) 사이에 공정 파티클(135)이 존재할 경우에는 패드들(111,112) 사이의 저항치는 수십 킬로 오옴으로 나타난다. The second step 521 is a potential short test step. In the potential short test phase, a potential short failure of the integrated circuit package is detected. If there is a potential short between two pins of an integrated circuit package, the resistance between the pins appears at several tens of kilo ohms to several tens of mega ohms at the beginning of the normal test. That is, when there are several EMC grains 131 between the pads 111 and 112 as shown in FIGS. 1 and 2, the resistance between the pads 111 and 112 is represented by several tens of mega ohms, and is shown in FIG. 2. As described above, when the process particles 135 are present between the pads 111 and 112, the resistance between the pads 111 and 112 is expressed in several tens of kilo ohms.

이와 같이, 패드들(111,112) 사이의 저항치가 수십 킬로 오옴 내지 수십 메가 오옴일 경우에는 패드들(11,112) 사이의 누설 전류가 매우 미약하여 집적회로 패키지의 동작에 영향을 주지 않기 때문에 집적회로 패키지는 불량으로 처리되지 않는다. 그러다가 노멀 테스트를 거치는 동안에 여러 개의 EMC 알갱이들(도 1의 131)이나 공정 파티클(도 2의 135)이 스트레스를 받아서 이들의 전도성이 증가할 경우, 이들로 인하여 패드들(도 1의 111,112) 사이에 전류 통로가 형성될 수가 있다. 따라서, 패드들(도 1의 111,112) 사이에는 누설 전류가 흐르게 된다. 이 상태에서, 포텐샬 쇼트 테스트를 하게 되면, 집적회로 패키지는 불량이 된다. As such, when the resistance between the pads 111 and 112 is tens of kilo ohms to several tens of mega ohms, the leakage circuit between the pads 11 and 112 is so weak that the integrated circuit package does not affect the operation of the integrated circuit package. It is not treated as bad. Then, during normal testing, if several EMC grains (131 in FIG. 1) or process particles (135 in FIG. 2) are stressed and their conductivity increases, these may cause a gap between the pads (111,112 in FIG. 1). A current passage can be formed in the. Thus, a leakage current flows between the pads 111 and 112 of FIG. 1. In this state, the potential short test causes the integrated circuit package to be defective.

상기와 같은 포텐샬 쇼트 테스트를 하지 않을 경우에는, 포텐샬 쇼트가 존재함에도 불구하고, 집적회로 패키지는 외부에 출하되어 고객으로부터 크래임을 받게되며, 그로 인하여 집적회로 패키지를 생산하는 회사는 막대한 손해를 입게 된다. If such a potential short test is not performed, despite the presence of the potential short test, the integrated circuit package is shipped to the outside and receives a complaint from the customer, which causes the company producing the integrated circuit package to suffer a great loss. .

도 6은 도 5에 도시된 노멀 테스트 방법을 구체적으로 도시한 흐름도이다. 도 6을 참조하면 노멀 테스트 방법은 제1 내지 제6 단계들(611∼661)을 포함한다. FIG. 6 is a detailed flowchart illustrating the normal test method illustrated in FIG. 5. Referring to FIG. 6, the normal test method includes first to sixth steps 611 to 661.

제1 단계(611)는 오픈/쇼트 테스트 단계이다. 오픈/쇼트 테스트 단계에서, 집적회로 패키지의 핀들과 내부 회로 소자들(도 7의 741∼743) 사이가 오픈되거나, 인접하는 핀들 사이가 쇼트되거나, 내부 회로 소자들(도 7의 741∼743)의 구성상 불량이 있는지를 검사한다. The first step 611 is an open / short test step. In the open / short test phase, the pins of the integrated circuit package and the internal circuit elements (741 to 743 of FIG. 7) are open, the short between adjacent pins, or the internal circuit elements (741 to 743 of FIG. 7). Inspect the configuration for defects.

제2 단계(621)는 누설 전류 테스트 단계이다. 누설 전류 테스트 단계에서, 집적회로 패키지의 핀들 사이에 누설 전류가 흐르거나 내부 회로 소자들(도 7의 741∼743)에 누설 전류가 흐르는 것이 있는 지를 검사한다. The second step 621 is a leakage current test step. In the leakage current test step, it is checked whether leakage current flows between the pins of the integrated circuit package or leakage current flows in the internal circuit elements 741 to 743 of FIG. 7.

제3 단계(631)는 기능 테스트 단계이다. 기능 테스트 단계에서, 내부 회로 소자들(도 7의 741∼743)이 정상적으로 동작하는지 여부를 검사한다. The third step 631 is a functional test step. In the functional test step, it is checked whether the internal circuit elements 741 to 743 of FIG. 7 operate normally.

제4 단계(641)는 속도 테스트 단계이다. 속도 테스트 단계에서, 집적회로 패키지가 스펙에 정의된 속도대로 동작하는 지를 검사한다. The fourth step 641 is a speed test step. In the speed test phase, the integrated circuit package is checked to verify that it operates at the speed defined in the specification.

제5 단계(651)는 파라메타 테스트 단계이다. 파라메타 테스트 단계에서, 집적회로 패키지의 스펙에 정의된 파라메타들을 측정한다. 파라메타 테스트의 일 예로, Vohl을 테스트한다. The fifth step 651 is a parameter test step. In the parameter test phase, the parameters defined in the specifications of the integrated circuit package are measured. As an example of a parameter test, test Vohl.

제6 단계(661)는 아날로그 테스트 단계이다. 아날로그 테스트 단계에서, 집적회로 패키지의 아날로그 특성을 검사한다. Sixth step 661 is the analog test step. In the analog test phase, the analog characteristics of the integrated circuit package are examined.

도 7은 포텐샬 쇼트를 검출하는 테스트 방법을 설명하기 위한 집적회로 칩의 개략적인 회로도이다. 도 7을 참조하면, 집적회로 칩(701)은 복수개의 패드들(711∼713)과 복수개의 내부 회로 소자들(741∼743)을 구비한다. 패드들(711∼713)은 집적회로 패키지의 핀들(미도시)에 전기적으로 연결된다. 7 is a schematic circuit diagram of an integrated circuit chip for explaining a test method for detecting potential shorts. Referring to FIG. 7, the integrated circuit chip 701 includes a plurality of pads 711 to 713 and a plurality of internal circuit elements 741 to 743. The pads 711-713 are electrically connected to pins (not shown) of the integrated circuit package.

포텐샬 쇼트를 검출하기 위하여 테스트할 패드(712)에는 제로 볼트를 인가하고, 인접한 패드들(7111,713)에는 소정 크기의 전압, 예컨대 0.3볼트를 인가한다. 이 상태에서 테스트 패드(712)에 흐르는 전류를 측정한다. 만일, 포텐샬 쇼트가 없다면, 테스트 패드(712)에 흐르는 전류는 제로 암페어이다. 그러나, 패드(711)와 패드(712) 사이에 포텐샬 쇼트(751)가 있다면 테스트 패드(712)에는 소량의 전류가 흐르게 된다. 이 때, 상기 소량의 전류가 스펙, 예컨대 0.06[nA]보다 작으면 양호로 판정하고, 그보다 크면 불량으로 판정한다. 0.06[nA]를 저항으로 환산하면 5[MΩ]이다. 일반적으로, 집적회로 칩(701)의 포텐샬 쇼트(751)에 관한 스펙에서는 0∼5[MΩ] 사이의 저항치는 불량으로 간주한다. A zero volt is applied to the pad 712 to be tested to detect the potential short, and a voltage of a predetermined magnitude, for example, 0.3 volt, is applied to the adjacent pads 7111 and 713. In this state, the current flowing through the test pad 712 is measured. If there is no potential short, the current through the test pad 712 is zero amps. However, if there is a potential short 751 between the pad 711 and the pad 712, a small amount of current flows in the test pad 712. At this time, if the small amount of current is smaller than the specification, for example, 0.06 [nA], it is determined as good, and if it is larger than that, it is determined as bad. It is 5 [MA] when 0.06 [nA] is converted into resistance. In general, in the specification regarding the potential short 751 of the integrated circuit chip 701, the resistance value between 0 and 5 [MΩ] is regarded as defective.

도 8은 도 5에 도시된 포텐샬 쇼트를 검출하는 테스트 방법을 적용하기 위한 집적회로 패키지를 개략적으로 보여준다. 도 8을 참조하면, 집적회로 패키지(701)는 20개의 핀들(711∼730)을 구비하며, 핀들(711∼730)은 집적회로 패키지(701)의 변들에 형성되어 있다. 도 8에 도시된 핀들(711∼730)의 수와 배열 상태는 일 예이며, 다른 갯수와 모양으로 얼마든지 구성될 수가 있다. FIG. 8 schematically shows an integrated circuit package for applying the test method for detecting the potential short shown in FIG. 5. Referring to FIG. 8, the integrated circuit package 701 includes twenty pins 711 to 730, and the pins 711 to 730 are formed on sides of the integrated circuit package 701. The number and arrangement of the pins 711 to 730 illustrated in FIG. 8 is an example, and may be configured in any number and shape.

도 9는 도 8에 도시된 집적회로 패키지의 포텐샬 쇼트 테스트 방법의 일 실시예를 설명하기 위한 신호들의 타이밍도이다. 도 9를 참조하면, 테스트하고자 하는 핀에 길이가 짧은 제로 볼트의 펄스 신호를 인가하고, 다른 핀에는 소정 전압 예컨대, 0.3볼트를 인가한다. 즉, 첫 번째 핀부터 마지막 핀까지 순차적으로 길이가 짧은 제로 볼트의 펄스 신호들(S711∼S730)을 인가하고, 핀들(711∼730)에 흐르는 전류를 측정한다. FIG. 9 is a timing diagram of signals for describing an embodiment of the potential short test method of the integrated circuit package illustrated in FIG. 8. Referring to FIG. 9, a short zero volt pulse signal is applied to a pin to be tested, and a predetermined voltage, for example, 0.3 volts, is applied to another pin. That is, pulse signals S711 to S730 of short volts are sequentially applied from the first pin to the last pin, and the current flowing through the pins 711 to 730 is measured.

상기와 같이, 각 핀마다 제로 볼트의 펄스를 인가하여 집적회로 패키지(701)의 포텐샬 쇼트를 검출할 수가 있다. As described above, the potential short of the integrated circuit package 701 can be detected by applying a pulse of zero volt to each pin.

그런데, 도 9에 도시된 방법으로 포텐샬 쇼트를 검사할 경우, 집적회로 패키지(701)의 핀들(711∼730)이 많을 경우에는 테스트 시간이 많이 걸린다. 예컨대, 집적회로 패키지(701)의 핀 수가 256개이고, 하나의 핀에 대한 포텐샬 쇼트 테스트 시간이 1[msec]라면 집적회로 패키지(701)의 포텐샬 쇼트를 테스트하는데 걸리는 총 시간은 256[msec]가 걸린다. 이것은 다량의 집적회로 패키지들을 테스트하기에는 너무 긴 시간이다. 상기 테스트 시간을 단축시키기 위하여 도 10에 도시된 방법을 사용한다.However, when the potential short is inspected by the method illustrated in FIG. 9, when the pins 711 to 730 of the integrated circuit package 701 have a lot of test time, it takes much time. For example, if the number of pins of the integrated circuit package 701 is 256, and the potential short test time for one pin is 1 [msec], the total time taken to test the potential short of the integrated circuit package 701 is 256 [msec]. Takes This is too long to test a large amount of integrated circuit packages. The method shown in FIG. 10 is used to shorten the test time.

도 10은 도 8에 도시된 집적회로 패키지의 포텐샬 쇼트 테스트 방법의 다른 실시예를 설명하기 위한 신호들의 타이밍도이다. 도 10을 참조하면, 핀들(도 8의 711∼730)을 블록별로 그룹을 짓고, 각 블록별로 테스트할 핀들에 우선순위를 정하고, 우선순위에 정의된 핀들부터 포텐샬 쇼트 테스트를 시행한다. 예컨대, 핀들(도 8의 711∼730)을 5개씩 묶어서 제1 블록, 제2 블록, 제3 블록 및 제4 블록들로 구분하고, 핀들(711,716,721,726)을 테스트 우선순위 1번으로 정의한다. FIG. 10 is a timing diagram of signals for describing another embodiment of the potential short test method of the integrated circuit package illustrated in FIG. 8. Referring to FIG. 10, pins 711 to 730 of FIG. 8 are grouped by block, priorities are assigned to pins to be tested for each block, and a potential short test is performed from the pins defined in the priorities. For example, the pins 711 to 730 of FIG. 8 are grouped into five blocks and divided into first blocks, second blocks, third blocks, and fourth blocks, and pins 711, 716, 721, and 726 are defined as test priority number 1.

그리고, 첫 번째로, 제로 볼트의 펄스 신호들(S711,S716,S721,S726)을 핀들(711,716,721,726)에 인가하여 포텐샬 쇼트 테스트를 수행하고, 두 번째로, 제로 볼트의 펄스 신호들(S712,S717,S722,S727)을 핀들(712,717,722,727)에 인가하여 포텐샬 쇼트 테스트를 수행하고, 세 번째로, 제로 볼트의 펄스 신호들(S713,S718,S723,S728)을 핀들(713,718,723,728)에 인가하여 포텐샬 쇼트 테스트를 수행하고, 네 번째로, 제로 볼트의 펄스 신호들(S714,S719,S724,S729)을 핀들(714,719,724,729)에 인가하여 포텐샬 쇼트 테스트를 수행하고, 다섭 번째로, 제로 볼트의 펄스 신호들(S715,S720,S725,S730)을 핀들(715,720,725,730)에 인가하여 포텐샬 쇼트 테스트를 수행한다. First, a potential short test is performed by applying the zero volt pulse signals S711, S716, S721 and S726 to the pins 711, 716, 721 and 726, and secondly, the zero volt pulse signals S712 and S717. Potential short test is performed by applying S722, S727 to pins 712, 717, 722 and 727, and third, potential short test by applying pulse signals S713, S718, S723 and S728 of zero volts to pins 713, 718, 723 and 728. Fourth, a potential short test is performed by applying the zero volt pulse signals S714, S719, S724, and S729 to the pins 714, 719, 724, and 729, and, fourthly, the zero volt pulse signals S715. Potential short test is performed by applying S720, S725, and S730 to the pins 715, 720, 725, and 730.

이렇게 하면, 5번만에 포텐샬 쇼트 테스트가 완료된다. 즉, 집적회로 패키지(701)의 핀이 256개이고, 하나의 핀에 대한 포텐샬 쇼트 테스트 시간이 1[msec]라고 할 때, 256개의 핀들을 4개의 블록들로 묶으면 집적회로 패키지(701)의 포텐샬 쇼트를 테스트하는데 걸리는 총 시간은 그의 (1/4)인 64[msec]가 걸리고, 256개의 핀들을 8개의 블록들로 묶으면 그의 (1/8)인 32[msec]가 걸린다. 따라서, 집적 회로 패키지(701)의 포텐샬 쇼트를 테스트하는데 걸리는 시간이 대폭적으로 단축된다.This completes the potential short test in five times. That is, when the pin of the integrated circuit package 701 is 256 and the potential short test time for one pin is 1 [msec], if the 256 pins are grouped into four blocks, the integrated circuit package 701 The total time it takes to test the potential short takes 64 [msec], which is (1/4), and 32 [msec], which is its (1/8) when the 256 pins are grouped into 8 blocks. Thus, the time taken to test the potential short of the integrated circuit package 701 is greatly shortened.

도면과 명세서에서 최적 실시예가 개시되었으며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.Optimum embodiments have been disclosed in the drawings and specification, and those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit described in the appended claims.

상술한 바와 같이 본 발명에 따라 노멀 테스트 후에 포텐샬 테스트를 수행하며, 포텐샬 쇼트 테스트를 수행하기 위해, 테스트 핀에 제로 볼트를 인가하고, 인접한 핀에는 소정 크기의 전압을 인가함으로써, 진행성을 갖는 포텐샬 쇼트를 검출할 수가 있다. 본 발명을 적용하여 테스트를 수행한 결과, 종래의 불량률이 164[ppm] 인데 반해, 본 발명을 적용한 후의 불량률은 0[ppm]으로서 불량률이 대폭적으로 줄어들었다.As described above, in accordance with the present invention, a potential test is performed after the normal test, and in order to perform the potential short test, a zero voltage is applied to the test pin and a voltage of a predetermined magnitude is applied to the adjacent pin, thereby enabling potential short. Can be detected. As a result of performing the test by applying the present invention, the conventional defective rate is 164 [ppm], whereas the defective rate after applying the present invention is 0 [ppm], and the defective rate is greatly reduced.

또한, 종래의 핀간 저항 스크린 범위가 0∼1[㏀]이었으나, 본 발명을 적용할 경우에는 0∼5[㏁]으로 증가된다. 이에 따라 집적회로 패키지(701)의 최종 테스트의 추가 선별력이 510[ppm]으로 증대된다. In addition, although the conventional pin-to-pin resistive screen range was 0 to 1 [kW], the present invention is increased to 0 to 5 [k] when the present invention is applied. This increases the additional screening force of the final test of the integrated circuit package 701 to 510 [ppm].

Claims (3)

복수개의 패드들이 형성된 집적회로 칩이 내장된 집적회로 패키지의 테스트 방법에 있어서,In the test method of an integrated circuit package containing an integrated circuit chip having a plurality of pads, (a) 상기 복수개의 패드들에 다양한 신호들을 인가하여 노멀 테스트를 수행하는 단계; 및(a) performing a normal test by applying various signals to the plurality of pads; And (b) 상기 복수개의 핀들 중 테스트하고자하는 핀에 제로 볼트를 인가하고, 다른 핀들에는 소정 크기의 전압을 인가하며, 상기 테스트 핀에 흐르는 전류를 측정하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지의 테스트 방법.(b) applying a zero volt to one of the plurality of pins to be tested, applying a voltage having a predetermined magnitude to other pins, and measuring a current flowing through the test pin. Test method. 제1항에 있어서, 상기 (a) 단계는The method of claim 1, wherein step (a) (a-1) 상기 집적회로 칩의 오픈/쇼트 테스트를 수행하는 단계;(a-1) performing an open / short test of the integrated circuit chip; (a-2) 상기 집적회로 칩의 패드들에 누설 전류가 흐르는지를 테스트하는 단계;(a-2) testing whether leakage current flows through the pads of the integrated circuit chip; (a-3) 상기 집적회로 칩의 기능을 테스트하는 단계;(a-3) testing a function of the integrated circuit chip; (a-4) 상기 집적회로 칩의 동작 속도를 테스트하는 단계;(a-4) testing an operating speed of the integrated circuit chip; (a-5) 상기 집적회로 칩의 파라메타들을 테스트하는 단계; 및(a-5) testing parameters of the integrated circuit chip; And (a-6) 상기 집적회로 칩의 아날로그 특성을 테스트하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지의 테스트 방법.(a-6) testing an analog characteristic of the integrated circuit chip. 제1항에 있어서, 상기 (b) 단계에서, The method of claim 1, wherein in step (b), 상기 복수개의 핀들을 복수개의 블록들로 구분하고, 각 블록에서 우선순위를 정하고, 우선순위가 같은 핀들에 대해 동시에 포텐샬 쇼트 테스트를 수행하는 것을 특징으로 하는 집적회로 패키지의 테스트 방법.And dividing the plurality of pins into a plurality of blocks, determining priorities in each block, and performing a potential short test on pins having the same priority at the same time.
KR1020050064768A 2005-07-18 2005-07-18 Test method of integrated circuit package for detecting potential short KR100630755B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050064768A KR100630755B1 (en) 2005-07-18 2005-07-18 Test method of integrated circuit package for detecting potential short

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050064768A KR100630755B1 (en) 2005-07-18 2005-07-18 Test method of integrated circuit package for detecting potential short

Publications (1)

Publication Number Publication Date
KR100630755B1 true KR100630755B1 (en) 2006-10-02

Family

ID=37622743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064768A KR100630755B1 (en) 2005-07-18 2005-07-18 Test method of integrated circuit package for detecting potential short

Country Status (1)

Country Link
KR (1) KR100630755B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116760B1 (en) 2011-12-28 2012-02-22 손종하 Short tester of bobbin device
KR101504594B1 (en) * 2008-08-28 2015-03-23 삼성전자주식회사 Method of simulating a leakage current in a semiconductor device
CN113451167A (en) * 2021-07-19 2021-09-28 捷捷半导体有限公司 Packaging test method and device and electronic equipment

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101504594B1 (en) * 2008-08-28 2015-03-23 삼성전자주식회사 Method of simulating a leakage current in a semiconductor device
KR101116760B1 (en) 2011-12-28 2012-02-22 손종하 Short tester of bobbin device
CN113451167A (en) * 2021-07-19 2021-09-28 捷捷半导体有限公司 Packaging test method and device and electronic equipment
CN113451167B (en) * 2021-07-19 2024-05-14 捷捷半导体有限公司 Packaging test method and device and electronic equipment

Similar Documents

Publication Publication Date Title
US7749778B2 (en) Addressable hierarchical metal wire test methodology
KR20110086046A (en) Method for inspecting electrostatic chuck, and electrostatic chuck apparatus
CN1851488A (en) Method and apparatus for detecting shorts on inaccessible pins using capacitive measurements
JP2010185697A (en) Apparatus and method for inspecting printed circuit board
US20150084643A1 (en) Insulation inspection method and insulation inspection apparatus
KR100630755B1 (en) Test method of integrated circuit package for detecting potential short
TWI660181B (en) Substrate inspecting apparatus and substrate inspecting method
JP5391869B2 (en) Board inspection method
JP2008203077A (en) Circuit inspection device and method
JP5208787B2 (en) Circuit board inspection apparatus and circuit board inspection method
JP2007155640A (en) Method and system for inspecting integrated circuit
WO2008001651A1 (en) Board inspecting method and board inspecting device
JP6618826B2 (en) Circuit board inspection equipment
JP4259692B2 (en) Circuit board inspection equipment
JP2007315789A (en) Semiconductor integrated circuit and its mounting inspection method
JP2011033549A (en) Inspection method of probe card, inspection method of semiconductor device and probe card
JP4314096B2 (en) Semiconductor integrated circuit inspection apparatus and semiconductor integrated circuit inspection method
JP2011215007A (en) Testing device and testing method
JP5844096B2 (en) Circuit board inspection apparatus and circuit board inspection method
JP2008122338A (en) Wiring trouble inspecting method for electronic circuit, and inspection facilitation circuit therefor
JP2006269901A (en) Semiconductor integrated circuit and method of inspecting bonding option pad
JP2005049314A (en) Probing test method and probe condition detector
KR100718457B1 (en) Semiconductor testing device and testing method therewith
US7233152B2 (en) Short detection circuit and short detection method
JP2013140117A (en) Method of manufacturing semiconductor devices and semiconductor testing apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee