KR100630695B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

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Abstract

미세한 셀 면적에 형성되는 실린더형 하부 전극을 가지는 반도체 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 도전 영역을 가지는 반도체 기판상에 개구부를 가지는 몰드 패턴을 형성한다. 개구부 내에 상기 도전 영역을 덮는 제1 금속막을 형성한다. 도전 영역을 덮는 제1 금속막을 실리사이드화하여 도전 영역 표면에 금속 실리사이드막을 형성한다. 제1 금속막 중 실리사이드화되지 않고 남은 부분을 건식 식각 방법에 의하여 제거한다. 개구부 내에 제2 금속막을 형성하여 실린더형 하부 전극을 형성한다.
OCS, 하부 전극, Ti, 실리사이드, TiN, 건식, 인시튜, 몰드 패턴

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing semiconductor memory device}
도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 적용될 수 있는 제1 금속막 형성 챔버 내에서의 가스 공급 상태의 일 예를 나타내는 가스 펄싱 다이어그램이다.
도 2b는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 적용될 수 있는 제1 금속막 형성 챔버 내에서의 가스 공급 상태의 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 3a는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 적용될 수 있는 제2 금속막 형성 챔버 내에서의 가스 공급 상태의 일 예를 나타내는 가스 펄싱 다이어그램이다.
도 3b는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 적용될 수 있는 제2 금속막 형성 챔버 내에서의 가스 공급 상태의 다른 예를 나타내는 가스 펄싱 다이어그램이다.
도 4는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 따라 반도체 기판 상에 커패시터를 형성하였을 때 1개의 칩 내에서 발생된 결함 갯수를 측정한 결과를 대조예와 비교하여 나타낸 그래프이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 따라 형성된 커패시터에서의 커패시턴스 특성을 대조예와 비교하여 나타낸 그래프이다.
도 6은 본 발명에 따른 반도체 메모리 소자의 제조 방법에 따라 형성된 커패시터에서의 누설 전류 특성을 대조예와 비교하여 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 층간절연막, 14: 콘택 플러그, 22: 식각 저지막, 22a: 식각 저지막 패턴, 24: 몰드 산화막, 24a: 몰드 산화막 패턴, 26: 개구부, 30: 제1 금속막, 32: 금속 실리사이드막, 40: 질소 함유 가스, 50: 제2 금속막, 50a: 하부 전극, 60: 희생막, 70: 유전막, 80: 상부 전극.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 미세한 셀 면적에 형성되는 실린더형 하부 전극을 가지는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자가 초고집적화되어 감에 따라 디자인 룰이 점차 감소되어 반도체 메모리 소자에서 단위 메모리 셀이 차지하는 면적이 줄어들고 있다. DRAM (dynamic random access memory) 소자에 있어서 메모리 셀에 사용되는 커패시터는 그 차지하는 면적이 줄어들고 있음에도 불구하고 일반적으로 허용될 수 있는 데이터 입출력 특성 및 재생 특성을 제공하기에 충분한 정도의 최소 커패시턴스를 제공할 것이 요구된다. 이와 같은 요구에 의하여 공정 마진 및 공간의 감소는 메모리 셀 커패시터의 디자인에 큰 영향을 미쳐왔다. 줄어든 공간에 최소 커패시턴스를 유지할 수 있는 커패시터를 제조하기 위하여 삼차원 구조를 가지면서 높은 높이를 가지는 여러가지 구조의 커패시터 하부 전극 구조가 제안되었다. 그 중에서 실린더형 하부 전극이 커패시터의 유효 면적을 증가시키는 데 유리하기 때문에 널리 사용되고 있으며, 실린더형 하부 전극 구조 및 그 형성 방법에 관한 다양한 기술들이 제안되었다. (예를 들면, 미합중국 특허 제6,653,186호)
통상적으로, 실린더형 하부 전극을 형성하기 위하여, 먼저 매몰 콘택이 형성된 반도체 기판상에 실리콘 질화막으로 이루어지는 식각 저지막 및 몰드 산화막을 형성하고, 상기 몰드 산화막 및 식각 저지막을 차례로 건식 식각하여 상기 매몰 콘택을 노출시키는 노드홀(node hole)을 한정하는 몰드 산화막 패턴 및 식각 저지막 패턴을 형성한 후, 상기 몰드 산화막 패턴을 이용하여 실린더형 하부 전극을 형성한다. 상기 하부 전극이 형성된 후에는 상기 몰드 산화막 패턴은 다시 습식 식각 방법으로 제거한다.
그러나, 지금까지 제안된 방법으로 실린더형 하부 전극을 형성하는 데 있어서, 상기 몰드 산화막 패턴을 제거하기 위한 습식 식각시 식각액이 하부 전극과 상기 식각 저지막과의 사이의 계면을 통하여 하부로 침투되어 하부 구조물에 손상을 입히는 문제가 있다.
특히, 폴리실리콘으로 이루어지는 콘택 플러그 위에 TiN막으로 이루어지는 실린더형 하부 전극을 형성하는 경우, 하부 전극을 구성하는 TiN과 콘택 플러그를 구성하는 폴리실리콘막과의 계면 저항을 낮추기 위하여 하부 전극용 TiN을 증착하기 전에 상기 콘택 플러그 위에 Ti막을 형성하고 실리사이드화하여 콘택 플러그 상부에 TiSi2막을 형성하는 기술이 널리 채용되고 있다. 이 경우, 하부 전극 형성 후 몰드 산화막 패턴을 제거하는 단계에서 사용되는 식각액에 의하여 하부 전극과 상기 식각 저지막과의 사이에 남아 있는 Ti막이 식각되면서 식각액이 상기 하부 전극과 식각 저지막과의 사이로 흘러 들어가게 되며, 그 결과 식각 저지막 하부의 층간절연막과 콘택 플러그를 구성하는 폴리실리콘막이 식각되어 치명적인 결함이 발생되고, 이로 인하여 각 셀 커패시터 동작 페일(fail)이 발생된다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 몰드 산화막 패턴을 제거하기 위한 습식 식각 공정시 식각액이 하부로 흘러들어가는 것을 방지하여 층간절연막 또는 콘택 플러그와 같은 하부 구조물이 손상되는 것을 방지할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 메모리 소자의 제조 방법에서는 도전 영역을 가지는 반도체 기판상에 상기 도전 영역을 노출 시키는 개구부를 가지는 몰드 패턴을 형성한다. 상기 개구부 내에 상기 도전 영역을 덮는 제1 금속막을 형성한다. 상기 도전 영역을 덮는 제1 금속막을 실리사이드화하여 상기 도전 영역 표면에 금속 실리사이드막을 형성한다. 상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 건식 식각 방법에 의하여 제거한다. 상기 개구부 내에 상기 금속 실리사이드막을 덮는 제2 금속막을 형성하여 실린더형 하부 전극을 형성한다.
바람직하게는, 상기 도전 영역은 폴리실리콘으로 이루어지는 콘택 플러그이다. 또한 바람직하게는, 상기 제1 금속막은 Ti막이고, 상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하기 위하여 TiCl4 가스를 사용한다.
상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제1 금속막을 형성한 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜(in-situ)로 행해질 수 있다. 또는, 상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제1 금속막을 형성한 챔버가 아닌 다른 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜로 행해질 수 있다. 또는, 상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제2 금속막을 형성할 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜로 행해질 수 있다.
상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하기 위하여 상기 제1 금속막 위에 TiCl4 가스 만을 공급할 수도 있고, TiCl4 가스 및 불활성 가스 를 함께 공급할 수도 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거한 후 상기 제2 금속막을 형성하기 전에 상기 반도체 기판상의 노출 표면을 질화시키는 단계를 더 포함할 수 있다. 상기 반도체 기판상의 노출 표면을 질화시키기 위하여 상기 몰드 패턴의 표면에 NH3 또는 N2 가스를 공급한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 제2 양태에 따른 반도체 메모리 소자의 제조 방법에서는 도전 영역을 가지는 반도체 기판상에 상기 도전 영역을 노출시키는 개구부를 가지는 몰드 패턴을 형성한다. 제1 진공 챔버 내에서 상기 반도체 기판상에 TiCl4, H2 및 Ar 가스를 공급하여 상기 개구부 내에 상기 도전 영역을 덮는 Ti막을 형성하는 동시에 상기 도전 영역을 덮는 TiSi2막을 형성한다. 제2 진공 챔버 내에서 상기 반도체 기판상에 TiCl4 가스를 공급하여 상기 반도체 기판상에 남아 있는 Ti막을 제거한다. 제3 진공 챔버 내에서 상기 TiSi2막을 덮는 금속막을 형성한다.
상기 제2 진공 챔버는 상기 제1 진공 챔버와 동일 챔버인 경우, 상기 TiSi2막 형성 후 상기 반도체 기판상에 남아 있는 Ti막을 제거하기 전에 상기 제1 진공 챔버 내에 존재하는 H2 또는 H*를 제거하기 위하여 상기 챔버를 퍼지하는 단계를 더 포함한다.
본 발명에 의하면, 실린더형 커패시터 하부 전극을 형성하는 데 있어서 몰드 패턴에 형성된 개구부를 통하여 노출되는 도전 영역 위에 하부 전극을 형성한 후 몰드 패턴을 제거하기 위한 습식 식각 공정시 식각액이 하부 구조물로 흘러 들어가는 경로를 제공하는 제1 금속막을 미리 제거함으로써 하부 구조물이 식각액에 의하여 식각되거나 손상받는 현상을 방지할 수 있으며, 상기 제1 금속막을 제거하는 데 있어서 건식 식각 방법을 이용하므로, 하부 전극 형성 공정을 용이하고 간단한 방법으로 행할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 층간절연막(12)을 형성한다. 상기 층간절연막(12)을 일부 식각하여 스토리지 노드 콘택홀을 형성한 후, 여기에 도전 물질, 바람직하게는 도핑된 폴리실리콘을 매립하고 평탄화하여 상기 반도체 기판 (10)의 활성 영역에 연결되는 도전성 콘택 플러그(14)를 형성한다.
그 후, 상기 층간절연막(12) 및 콘택 플러그(14) 위에 실리콘 질화막으로 이루어지는 식각 저지막(22)과 실리콘 산화막으로 이루어지는 몰드 산화막(24)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(도시 생략)을 식각 마스크로 하여 상기 몰드 산화막(24) 및 식각 저지막(22)을 차례로 식각하여 식각 저지막 패턴(22a) 및 몰드 산화막 패턴(24a)을 형성한다. 상기 식각 저지막 패턴(22a) 및 몰드 산화막 패턴(24a)은 실린더형 하부 전극을 형성하기 위한 몰드 패턴(20)을 구성한다. 상기 몰드 패턴(20)에는 상기 콘택 플러그(14)를 노출시키는 개구부(26)가 형성되어 있다.
도 1c를 참조하면, 상기 개구부(26) 내부를 포함한 상기 반도체 기판(10)의 상부 전면에 제1 금속막(30)을 형성한다. 상기 제1 금속막(30)은 CVD (chemical vapor deposition), ALD (atomic layer deposition), PECVD (plasma-enhanced chemical vapor deposition), 또는 사이클릭 CVD 방법을 이용하여 형성할 수 있다. 상기 제1 금속막(30)으로서 TiCl4 소스 가스를 사용하여 Ti막을 형성하는 경우에는 비교적 저온 증착 공정이 가능한 PECVD 방법을 이용하는 것이 바람직하다. 이 경우, 상기 제1 금속막(30)의 증착 온도는 약 400 ∼ 700℃, 증착 압력은 약 1 ∼ 5 토르(Torr)로 할 수 있다.
그 후, 상기 콘택 플러그(14)를 덮고 있는 상기 제1 금속막(30)을 실리사이 드화하여 상기 콘택 플러그(14)의 표면에 금속 실리사이드막(32)을 형성한다. 상기 금속 실리사이드막(32)을 형성하기 위하여 상기 제1 금속막(30)을 열처리한다. 이 때, 상기 콘택 플러그(14)를 구성하는 폴리실리콘과 상기 제1 금속막(30)의 금속이 반응하여 상기 콘택 플러그(14)의 표면에 상기 금속 실리사이드막(32)이 형성된다.
바람직하게는, 상기 금속 실리사이드막(32)은 상기 제1 금속막(30) 형성과 동시에 형성한다. 이를 위하여, 상기 제1 금속막(30) 형성을 위한 증착 온도를 약 600 ∼ 650℃로 설정한다. 이 경우, 실리사이드화를 위한 별도의 열처리 공정이 필요 없으며, 약 600 ∼ 650℃로 유지되는 고온 분위기하에서 상기 제1 금속막(30) 형성과 동시에 상기 콘택 플러그(14)의 표면에 금속 실리사이드막(32)이 형성될 수 있다.
바람직하게는, 상기 제1 금속막(30)은 Ti막으로 이루어진다. Ti막으로 이루어지는 상기 제1 금속막을 형성하기 위하여 약 600 ∼ 650℃의 온도 및 약 1 ∼ 5 토르의 압력으로 유지되는 PECVD 공정 챔버 내에서 상기 반도체 기판(10)상에 Ti 소스 가스인 TiCl4와, H2와, Ar을 공급한다. 그 결과, 상기 콘택 플러그(14)의 표면에는 상기 금속 실리사이드막(32)으로서 TiSi2막이 형성된다.
도 1d를 참조하면, 상기 제1 금속막(30) 중 실리사리드화되지 않고 남아 있는 부분을 건식 식각 방법에 의하여 제거한다.
상기 제1 금속막(30)으로서 Ti막을 형성한 경우, 상기 제1 금속막(30) 중 실리사이드화되지 않고 남아 있는 부분을 제거하기 위하여 상기 반도체 기판(10)상에 식각 가스로서 TiCl4 가스를 공급한다. 이 때, 상기 제1 금속막(30)을 제거하기 위하여 식각 가스인 TiCl4 가스 만을 공급할 수도 있고, 식각 가스인 TiCl4 가스와 불활성 가스, 예를 들면 Ar 또는 N2 를 함께 공급할 수 있다. 상기 반도체 기판(10)상에 TiCl4 가스를 공급함으로써 상기 제1 금속막(30)의 Ti와 TiCl4 가스가 반응식 1에서와 같이 반응하여 실리사이드화되지 않고 남아 있는 Ti막이 선택적으로 식각된다.
Ti + TiCl4 → TiClx (x = 1 ∼ 3)
여기서, TiCl4 가스에 의한 Ti막의 식각량은 TiCl4 가스의 유량, 공급 시간, 및 반도체 기판의 온도에 의존한다. 본 발명자들은 TiCl4 가스에 의한 Ti막의 식각량은 대체로 초당 약 10Å 이하인 것을 실험을 통하여 확인하였다.
상기 제1 금속막(30) 제거 공정은 상기 제1 금속막(30) 형성 후 상기 제1 금속막(30)을 형성한 챔버와 동일 챔버 내에서 진공 분위기를 파괴하지 않고 인시튜(in-situ)로 진행하는 것이 바람직하다. 이 경우에는, 상기 제1 금속막(30) 및 금속 실리사이드막(32) 형성 후 상기 제1 금속막(30)을 제거하기 전에, 상기 챔버 내에 잔류하고 있는 H2 또는 H*를 제거하기 위하여 상기 챔버를 퍼지한 후 상기 제1 금속막(30) 제거 공정을 행한다.
또는, 상기 제1 금속막(30) 제거 공정은 상기 제1 금속막(30)을 형성한 챔버가 아닌 다른 챔버, 예를 들면 후속 공정에서 형성되는 커패시터 하부 전극 형성용 금속막 증착시 사용될 챔버 내에서 행해질 수도 있다. 이 경우, 상기 제1 금속막(30) 제거 공정을 행한 후 하부 전극 형성용 금속막 형성 공정을 상기 제1 금속막(30)을 제거한 챔버와 동일 챔버 내에서 진공 분위기를 파괴하지 않고 인시튜로 진행하는 것이 바람직하다.
상기 제1 금속막(30)이 제거된 후에는 도 1d에 도시한 바와 같이 상기 개구부(26) 내에서 상기 금속 실리사이드막(32)이 노출된다.
도 1e를 참조하면, 상기 제1 금속막(30)이 제거된 반도체 기판(10)상에 질소 함유 가스(40), 예를 들면 NH3 또는 N2 가스를 공급하여 상기 반도체 기판(10) 상부의 노출 표면, 특히 상기 몰드 패턴(20) 부분의 노출 표면을 질화시킨다. 이와 같이 노출 표면을 질화시킴으로써 후속 공정에서 상기 개구부(26) 내부 및 상기 몰드 패턴(20)의 상부에 하부 전극용 금속막이 형성되었을 때 하부 구조물 내의 불순물이 상기 하부 전극용 금속막 내에 침투하여 손상시키는 것을 방지할 수 있다. 예를 들면, 상기 제1 금속막(30)으로서 Ti막이 형성될 때 상기 Ti막 형성을 위한 증착 공정에서의 스텝 커버리지 (step coverage) 특성에 의하여 상기 Ti막이 상기 개구부(26) 내에서보다 상기 몰드 패턴(20)의 상면 위에서 더 두꺼운 두께로 형성될 수도 있다. 이 경우, 도 1d를 참조하여 설명한 바와 같은 상기 제1 금속막(30) 제거 공정 후에도, 원하지 않는 Ti막이 상기 몰드 패턴(20)의 상면 위에서 완전히 제거 되지 않고 남아 있는 경우가 있다. 이 경우, 후속 공정에서 형성되는 하부 전극용 금속막 내에 잔류하는 불순물, 예를 들면 Cl 원자들이 후속 공정에서 상기 몰드 패턴(20) 위에 남아 있는 Ti막 내에 침투하여 치명적인 결함을 유발할 수 있다. 이 경우, 도 1e에서 설명한 바와 같이 질소 함유 가스, 예를 들면 NH3 가스를 사용하여 상기 잔류하는 Ti막 표면을 질화시켜 블로킹(blocking) 박막을 형성함으로써 후속 공정에서 금속막 내에 잔류하는 불순물이 Ti막에 침투하는 것을 방지할 수 있다. 도 1e를 참조하여 설명한 질화 공정은 선택적으로 행하는 것으로서, 경우에 따라 생략될 수 있다.
도 1f를 참조하면, 상기 개구부(26) 내에 커패시터 하부 전극을 형성하기 위하여, 상기 개구부(26) 내에서 상기 금속 실리사이드막(32)이 노출되어 있는 결과물 전면에 제2 금속막(50)을 형성한다. 상기 제2 금속막(50)은 TiN막, 또는 Pt, Ru 또는 Ir로 구성되는 백금족 귀금속막으로 이루어질 수 있다.
상기 제2 금속막(50)은 CVD, ALD, PECVD, 또는 사이클릭 CVD 방법을 이용하여 형성할 수 있다. 바람직하게는, 상기 제2 금속막(50)은 스텝 커버리지 특성이 우수한 열 CVD 방법을 이용하여 형성한다. 예를 들면, 상기 제2 금속막(50)으로서 TiN막을 형성하는 경우, 약 600 ∼ 700℃의 온도 및 약 2 ∼ 5 토르의 압력으로 유지되는 열 CVD 챔버 내에서 상기 반도체 기판(10)상에 TiCl4, NH3, 및 불활성 가스, 예를 들면 N2를 공급하여 상기 반도체 기판(10)상에 TiN막을 형성한다.
도 1d를 참조하여 이미 설명한 바와 같이, 상기 제2 금속막(50) 형성 공정은 상기 제1 금속막(30) 제거 공정을 행한 후 상기 제1 금속막(30)을 제거한 챔버와 동일 챔버 내에서 진공 분위기를 파괴하지 않고 인시튜로 진행할 수 있다. 이 때, 상기 열 CVD 챔버 내에서 상기 제1 금속막(30)을 제거한 후, 필요에 따라 도 1e를 참조하여 설명한 바와 같은 질화 공정을 거치고, 이어서 동일 챔버 내에서 상기 제2 금속막(50)을 형성한다.
도 1g를 참조하면, 상기 제2 금속막(50) 위에 상기 개구부(26)를 완전히 채우는 희생막(60)을 형성한다. 상기 희생막(60)은 예를 들면 산화막으로 이루어질 수 있다.
도 1h를 참조하면, CMP (chemical mechanical polishing) 또는 에치백 (etchback) 공정을 이용하여 상기 몰드 패턴(20) 위에 있는 희생막(60) 및 제2 금속막(50)을 제거하여 노드 분리된 하부 전극(50a)을 형성한다.
도 1i를 참조하면, 상기 몰드 패턴(20)을 구성하는 상기 몰드 산화막 패턴(24a)과, 상기 희생막(60)을 습식 식각 방법으로 제거한다. 이 때, 식각액으로서 예를 들면 BOE (buffered oxide etchant) 또는 DHF (diluted hydrofluoric acid) 식각액을 사용할 수 있다. 이 때, 식각액으로서 DHF를 사용하는 경우에도 상기 DHF 식각액에 의해 식각되기 쉬운 Ti막이 몰드 산화막 패턴(24a)의 근방에 존재하지 않으므로 상기 식각액이 하부 구조물로 흘러 들어가는 경로가 제공되지 않으며, 따라서 하부 구조물, 예를 들면 상기 층간절연막(12) 또는 콘택 플러그(14)가 식각액에 의하여 손상될 염려가 없다.
도 1j를 참조하면, 상기 하부 전극(50a) 위에 유전막(70) 및 상부 전극(80) 을 차례로 형성하여 커패시터를 완성한다.
도 2a는 도 1d를 참조하여 설명한 제1 금속막(30) 제거 단계를 상기 제1 금속막(30)을 형성한 챔버 내에서 행하는 경우, 각 공정 단계에 따라 상기 제1 금속막(30) 형성 챔버 내에서의 가스 공급 상태의 일 예를 나타내는 가스 펄싱 다이어그램을 도시한 도면이다. 여기서는, 상기 제1 금속막(30)으로서 Ti막을 형성하는 경우를 예로 들어 나타내었다. 또한, 도 2a에는 편의상 퍼지 단계가 Ti막 형성 단계 후에만 행해지는 것으로 도시하였으나, 각 단계들 사이에 각각 퍼지 단계가 삽입될 수도 있다.
도 2b는 도 1d를 참조하여 설명한 제1 금속막(30) 제거 단계를 상기 제1 금속막(30)을 형성한 챔버 내에서 행하는 경우, 각 공정 단계에 따라 상기 제1 금속막(30) 형성 챔버 내에서의 가스 공급 상태의 다른 예를 나타내는 가스 펄싱 다이어그램을 도시한 도면이다. 여기서는, Ti막 제거 단계에서 불활성 가스인 Ar 가스를 TiCl4 가스와 함께 공급하는 것을 제외하고 도 2a의 경우와 동일하다.
도 3a는 도 1d를 참조하여 설명한 제1 금속막(30) 제거 단계를 상기 제2 금속막(50)을 형성할 챔버 내에서 행하는 경우, 각 공정 단계에 따라 상기 제2 금속막(30) 형성 챔버 내에서의 가스 공급 상태의 일 예를 나타내는 가스 펄싱 다이어그램을 도시한 도면이다. 여기서는, 상기 제1 금속막(30)으로서 Ti막을 형성하고, 상기 제2 금속막(50)으로서 TiN막을 형성하는 경우를 예로 들어 나타내었다. 또한, 도 3a에는 편의상 퍼지 단계가 표면 질화 단계 후에만 행해지는 것으로 도시하였으 나, 각 단계들 사이에 각각 퍼지 단계가 삽입될 수도 있다.
도 3b는 도 1d를 참조하여 설명한 제1 금속막(30) 제거 단계를 상기 제2 금속막(50)을 형성할 챔버 내에서 행하는 경우, 각 공정 단계에 따라 상기 제2 금속막(30) 형성 챔버 내에서의 가스 공급 상태의 다른 예를 나타내는 가스 펄싱 다이어그램을 도시한 도면이다. 여기서는, Ti막 제거 단계에서 불활성 가스인 Ar 가스를 TiCl4 가스와 함께 공급하는 것을 제외하고 도 3a의 경우와 동일하다.
도 4는 도 1a 내지 도 1j를 참조하여 설명한 바와 같이 상기 제1 금속막(30)으로서 Ti막을 형성하고 상기 금속 실리사이드막(32)으로서 TiSi2막을 형성한 후, TiCl4 가스를 사용하는 건식 식각 방법에 의하여 Ti막을 제거하는 공정을 포함하는 본 발명에 따른 방법에 의하여 커패시터를 형성하는 데 있어서, DHF 용액을 사용하여 상기 몰드 산화막 패턴(24a) 및 희생막(60)을 습식 식각 방법으로 제거할 때 1개의 칩(chip) 내에서 상기 콘택 플러그(14)를 구성하는 폴리실리콘이 식각되는 결함이 발생된 갯수를 측정한 결과를 나타내었다. 또한, 도 4에는 대조예로서 TiCl4 가스를 사용하는 건식 식각 방법에 의한 Ti막 제거 단계를 생략한 것을 제외하고 본 발명의 경우와 동일하게 제조된 결과물에 대하여 동일한 방법으로 1개의 칩 내에서 발생된 결함을 측정한 결과를 함께 나타내었다.
도 4에서 알 수 있는 바와 같이, 본 발명에 따른 방법에 의하여 Ti막 및 TiSi2막을 형성한 후 TiCl4 가스를 사용하는 건식 식각 방법에 의한 Ti막을 제거하 는 공정을 거친 경우에는 칩 내에서 결함이 전혀 발견되지 않았다.
도 5는 도 4에서 설명한 본 발명의 경우 및 대조예의 경우 각각에 대하여 얻어진 커패시터에서의 커패시턴스를 측정한 결과를 나타낸다. 도 5의 결과에서 알 수 있는 바와 같이, 본 발명의 방법에 따라 Ti막 및 TiSi2막을 형성한 후 TiCl4 가스를 사용하는 건식 식각 방법에 의하여 Ti막을 제거하는 공정을 거친 후에도 원하는 커패시턴스 특성을 얻을 수 있었으며, 커패시턴스 특성에 특별한 영향을 미치지 않았다.
도 6은 도 4에서 설명한 본 발명의 경우 및 대조예의 경우 각각에 대하여 얻어진 커패시터에서의 누설 전류를 측정한 결과를 나타낸다. 도 6의 결과에서, 본 발명의 방법에 따라 Ti막 및 TiSi2막을 형성한 후 TiCl4 가스를 사용하는 건식 식각 방법에 의하여 Ti막을 제거하는 공정을 거친 경우에는 대조예의 경우에 비하여 더 우수한 누설 전류 특성이 얻어지는 것을 알 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법에서는 실린더형 커패시터 하부 전극을 형성하는 데 있어서 몰드 패턴에 형성된 개구부를 통하여 노출되는 도전 영역 위에 제1 금속막을 형성하고, 이를 실리사이드화하여 상기 도전 영역 위에 금속 실리사이드막을 형성한 후, 실리사이드화되지 않고 남아 있는 상기 제1 금속막을 건식 식각 방법에 의하여 미리 제거한다. 따라서, 상기 개구부 내에 하부 전극을 형성한 후 몰드 패턴을 제거하기 위한 습식 식각 공정시 식각액이 하부 구조 물로 흘러 들어가는 경로로 될 수 있는 제1 금속막을 제거함으로써 하부 구조물이 식각액에 의하여 식각되거나 손상받는 현상을 방지할 수 있으며, 상기 제1 금속막을 제거하는 데 있어서 건식 식각 방법을 이용하므로, 상기 제1 금속막 제거 공정을 상기 제1 금속막 형성 공정, 또는 하부 전극 형성용 금속막 형성 공정과 동일 챔버 내에서 인시튜로 행하는 것이 가능하여 하부 전극 형성 공정을 용이하고 간단한 방법으로 행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 도전 영역을 가지는 반도체 기판상에 상기 도전 영역을 노출시키는 개구부를 가지는 몰드 패턴을 형성하는 단계와,
    상기 개구부 내에 상기 도전 영역을 덮는 제1 금속막을 형성하는 단계와,
    상기 도전 영역을 덮는 제1 금속막을 실리사이드화하여 상기 도전 영역 표면에 금속 실리사이드막을 형성하는 단계와,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 건식 식각 방법에 의하여 제거하는 단계와,
    상기 제1 금속막의 남은 부분을 제거한 후 상기 몰드 패턴의 노출 표면을 질화시키는 단계와,
    상기 개구부 내에서 상기 금속 실리사이드막 및 상기 노출 표면이 질화된 몰드 패턴을 덮는 제2 금속막을 형성하여 실린더형 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 도전 영역은 폴리실리콘으로 이루어지는 콘택 플러그인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 금속막은 Ti막이고,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하기 위하여 TiCl4 가스를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 금속 실리사이드막은 상기 제1 금속막의 형성과 동시에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제1 금속막을 형성한 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제1 금속막을 형성한 챔버가 아닌 다른 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하는 단계는 상기 제2 금속막을 형성할 챔버 내에서 상기 제1 금속막 형성 후 진공 분위기의 파괴 없이 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하기 위하여 상기 제1 금속막 위에 TiCl4 가스 만을 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 금속막 중 실리사이드화되지 않고 남은 부분을 제거하기 위하여 상기 제1 금속막 위에 TiCl4 가스 및 불활성 가스를 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 금속막은 TiN 또는 백금족 귀금속막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 몰드 패턴의 노출 표면을 질화시키기 위하여 상기 몰드 패턴의 표면에 NH3 또는 N2 가스를 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 실린더형 하부 전극을 형성한 후,
    상기 몰드 패턴을 제거하는 단계와,
    상기 하부 전극 표면에 유전막을 형성하는 단계와,
    상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 몰드 패턴을 제거하기 위하여 BOE (buffered oxide etchant) 또는 DHF (diluted hydrofluoric acid) 식각액을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  15. 도전 영역을 가지는 반도체 기판상에 상기 도전 영역을 노출시키는 개구부를 가지는 몰드 패턴을 형성하는 단계와,
    제1 진공 챔버 내에서 상기 반도체 기판상에 TiCl4, H2 및 Ar 가스를 공급하여 상기 개구부 내에 상기 도전 영역을 덮는 Ti막을 형성하는 동시에 상기 도전 영역을 덮는 TiSi2막을 형성하는 단계와,
    제2 진공 챔버 내에서 상기 반도체 기판상에 TiCl4 가스를 공급하여 상기 반도체 기판상에 남아 있는 Ti막을 제거하는 단계와,
    상기 Ti막을 제거한 후 상기 몰드 패턴의 노출 표면을 질화시키는 단계와,
    제3 진공 챔버 내에서 상기 TiSi2막을 덮는 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 진공 챔버는 상기 제1 진공 챔버와 동일 챔버이고,
    상기 TiSi2막 형성 후 상기 반도체 기판상에 남아 있는 Ti막을 제거하기 전에 상기 제1 진공 챔버 내에 존재하는 H2 또는 H*를 제거하기 위하여 상기 챔버를 퍼지하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 도전 영역은 폴리실리콘으로 이루어지고,
    상기 Ti막 및 TiSi2막을 형성하는 단계는 600 ∼ 650℃의 온도하에서 PECVD (plasma-enhanced chemical vapor deposition) 방법으로 행해지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 반도체 기판상에 남아 있는 Ti막을 제거하기 위하여 상기 제2 진공 챔버 내에서 상기 반도체 기판상에 TiCl4 가스 및 불활성 가스를 함께 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 몰드 패턴의 노출 표면을 질화시키기 위하여 상기 제2 진공 챔버 내에 질소 함유 가스를 공급하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 제15항에 있어서,
    상기 제3 진공 챔버는 제2 진공 챔버와 동일 챔버인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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