KR100629260B1 - Methods of forming a contact structure in a semiconductor device having selective barrier metal - Google Patents

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Abstract

선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체를 형성하는 방법이 제공된다. 이 방법은 반도체기판 상에 평탄화된 하부절연막을 형성하고, 상기 하부절연막 내에 하부구리배선을 형성하는 것을 포함한다. 상기 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 이어서, 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성한 후, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출한다. 상기 노출된 하부구리배선 상에 선택적장벽금속층을 형성한다. 상기 비아 홀 내벽에 확산방지금속막 및 구리씨드막을 차례로 형성한다. 상기 구리씨드막을 이용하여 상기 비아 홀을 채우는 콘택플러그를 형성한다. 상기 콘택플러그 와 상기 하부구리배선 연결부 주변은 상기 선택적장벽금속층에 의하여 완전히 채워지거나 최소한의 빈 공간만 남게 된다. 상기 빈 공간이 존재한다 하여도, 상기 선택적장벽금속층으로 상기 하부구리배선이 덮이기 때문에 더 이상 상기 빈 공간의 성장이 방지된다. 따라서 상기 콘택플러그 및 상기 하부구리배선의 신뢰성을 향상시키는 효과를 얻을 수 있다.A method of forming a contact structure of a semiconductor device having a selective barrier metal layer is provided. The method includes forming a planarized lower insulating film on the semiconductor substrate and forming a lower copper wiring in the lower insulating film. An etch stop layer and an interlayer dielectric layer are sequentially formed on the semiconductor substrate. Subsequently, the interlayer insulating layer and the etch stop layer are sequentially patterned to form via holes, and the via holes are cleaned to expose the lower copper wiring. A selective barrier metal layer is formed on the exposed lower copper wiring. A diffusion barrier metal film and a copper seed film are sequentially formed on the inner wall of the via hole. The contact seed filling the via hole is formed using the copper seed layer. The contact plug and the lower copper wiring connection portion are completely filled by the selective barrier metal layer or leave only a minimum empty space. Even if the empty space exists, the growth of the empty space is no longer prevented because the lower copper wiring is covered with the selective barrier metal layer. Therefore, the effect of improving the reliability of the contact plug and the lower copper wiring can be obtained.

Description

선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체 형성방법{Methods of forming a contact structure in a semiconductor device having selective barrier metal}Method of forming a contact structure in a semiconductor device having selective barrier metal}

도 1은 종래기술에 따른 콘택 구조체의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of a contact structure according to the prior art.

도 2 내지 도 6은 본 발명의 실시 예들에 따른 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체 형성방법들을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views illustrating methods of forming a contact structure of a semiconductor device having a selective barrier metal layer according to embodiments of the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact structure of a semiconductor device having a selective barrier metal layer.

반도체소자의 고집적화에 따라 다층배선의 배선금속 간 상호접속 기술은 매우 중요해지고 있으며, 상기 다층배선의 응답속도 유지 및 향상을 위하여 구리(Cu)를 배선재료로 사용하는 기술이 각광받고 있다. 상기 구리(Cu)는 기존의 배선재료인 알루미늄에 비하여 낮은 비저항, 높은 융점 등의 장점을 가지는 반면, 현재의 기술로는 비등방성 식각공정을 통한 구리배선의 형성이 매우 어렵다. 상기 식각 문제를 극복하기 위하여, 다마신(damascene) 공정이 개발되어 왔다. BACKGROUND ART With the high integration of semiconductor devices, interconnection technology between wiring metals of multilayer wiring has become very important, and technology for using copper (Cu) as a wiring material has been in the spotlight for maintaining and improving the response speed of the multilayer wiring. The copper (Cu) has advantages such as low resistivity, high melting point, etc., compared to aluminum, which is a conventional wiring material, but the current technology is very difficult to form copper wiring through an anisotropic etching process. In order to overcome the etching problem, a damascene process has been developed.

상기 다마신 공정은 먼저 평탄화된 절연층에 트렌치를 형성하고, 상기 트렌치를 채우며 반도체기판 전체를 덮는 구리막을 형성한다. 이어서, 상기 절연층을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 상기 구리막을 평탄화하여 구리배선을 형성한다.The damascene process first forms a trench in the planarized insulating layer, and forms a copper film filling the trench and covering the entire semiconductor substrate. Subsequently, the copper film is planarized to form a copper wiring by using a chemical mechanical polishing (CMP) process using the insulating layer as a stop film.

상기 다마신 공정을 이용한 다층배선 형성방법이 미국특허 제6,461,955호에 "산화물 충전을 통한 이중 다마신 공정의 수율향상(Yield improvement of dual damascene fabrication through oxide filling)"이라는 제목으로 츄(Tsu) 등에 의해 개시된바 있다.The method for forming a multilayer wiring using the damascene process is described in US Pat. No. 6,461,955 by Tsu et al. Under the title of "Yield improvement of dual damascene fabrication through oxide filling." Has been disclosed.

도 1은 상기 미국특허 제6,461,955호에 개시된 다마신 공정의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of the damascene process disclosed in US Pat. No. 6,461,955.

도 1을 참조하면, 반도체기판의 소정영역에 하부절연층(100)을 형성한 후, 상기 하부절연층(100) 내의 소정영역에 다마신 방법으로 형성된 하부구리배선(102)을 형성한다. 상기 하부구리배선(102) 및 상기 하부절연층(100)을 덮도록 차례로 적층된 식각저지막(104) 및 층간절연막(108)을 형성한다. 상기 층간절연막(108)을 패터닝 하여 예비 비아홀을 형성한 후, 상기 예비 비아홀 속을 메우는 비아보호층을 형성한다. 이어서 상기 층간절연막(108)을 다시 한번 패터닝 하여 상기 예비 비아홀을 가로지르며 상기 층간절연막(108) 내에 위치하는 트렌치를 형성한다. 상기 예비 비아홀 속을 채우고 있는 상기 비아보호층을 식각하여 제거한다. 또한, 상기 예비 비아홀 하부에 노출되는 상기 식각저지막(104)을 식각하여 제거한다. 그 결과, 상기 하부구리배선(102)을 노출시키는 비아 홀이 형성된다. 다음, 상기 비아 홀 및 트렌치 내벽에 확산방지금속막(124)을 형성한다. 이후, 상기 비아홀 및 상기 트렌치를 채우는 콘택플러그(112) 및 상부구리배선(126)을 형성한다. Referring to FIG. 1, after forming a lower insulating layer 100 in a predetermined region of a semiconductor substrate, a lower copper wiring 102 formed by damascene is formed in a predetermined region of the lower insulating layer 100. An etch stop layer 104 and an interlayer dielectric layer 108 are sequentially formed to cover the lower copper interconnection 102 and the lower insulating layer 100. After the interlayer insulating layer 108 is patterned to form preliminary via holes, a via protective layer filling the preliminary via holes is formed. Subsequently, the interlayer insulating layer 108 is patterned once again to form a trench crossing the preliminary via hole and positioned in the interlayer insulating layer 108. The via protective layer filling the preliminary via hole is etched and removed. In addition, the etch stop layer 104 exposed under the preliminary via hole is etched and removed. As a result, a via hole exposing the lower copper wiring 102 is formed. Next, a diffusion barrier metal film 124 is formed in the via hole and the inner wall of the trench. Thereafter, a contact plug 112 and an upper copper wiring 126 filling the via hole and the trench are formed.

그러나 상기 하부구리배선(102)을 노출시키는 비아 홀의 형성과정에서, 상기 비아 홀의 내벽에 중합물(polymer)이 부착되며 상기 하부구리배선(102)의 노출된 표면에 구리산화물이 형성된다. 상기 중합물(polymer)은 상기 확산방지금속막(124)의 균일한 형성을 방해하며, 상기 구리산화물은 콘택저항을 높아지게 한다. 따라서 상기 중합물(polymer) 및 상기 구리산화물은 반드시 제거하여야 하며, 이때 습식세정 방법이 널리 사용된다. 상기 습식세정 방법은 일반적으로 희석된 불산(dilute HF)이 들어있는 혼합용액을 사용한다. 그 결과 상기 식각저지막(104) 과 상기 하부구리배선(102) 사이의 계면에 상기 습식세정으로 인하여 언더컷(undercut) 영역(A)이 발생한다. 이어서, 피브이디(physical vapor deposition; PVD) 방법을 사용하여 상기 확산방지금속막(124)을 형성할 때, 상기 언더컷(undercut) 영역(A)은 직진성을 가지는 상기 피브이디 방법의 특성상 완전히 채워질 수 없다. However, in the process of forming the via hole exposing the lower copper interconnection 102, a polymer is attached to the inner wall of the via hole and copper oxide is formed on the exposed surface of the lower copper interconnection 102. The polymer prevents uniform formation of the diffusion barrier metal layer 124, and the copper oxide increases contact resistance. Therefore, the polymer and the copper oxide must be removed, and the wet cleaning method is widely used. The wet cleaning method generally uses a mixed solution containing dilute HF. As a result, an undercut region A is generated at the interface between the etch stop layer 104 and the lower copper interconnection 102 due to the wet cleaning. Subsequently, when the diffusion barrier metal film 124 is formed by using a physical vapor deposition (PVD) method, the undercut region A is completely in view of the characteristics of the IV method having straightness. Cannot be filled.

결과적으로, 상기 상부구리배선(126) 형성 후 상기 언더컷 영역(A)에 빈 공간(void)이 발생한다. 상기 빈 공간(void)은 구리 확산을 통해 쉽게 성장하여 배선을 단락시키기 때문에, 결국 상기 구리배선들의 신뢰성을 저하시키는 원인이 된다. As a result, a void occurs in the undercut region A after the upper copper wiring 126 is formed. Since the void easily grows through copper diffusion and shorts the wiring, it causes a decrease in reliability of the copper wirings.

본 발명이 이루고자 하는 기술적 과제는 콘택플러그 와 하부구리배선 연결부 주변에 발생하는 빈 공간을 최소화 하고, 상기 빈 공간에 의하여 발생하는 구리배선의 신뢰성 저하를 방지할 수 있는 콘택 구조체를 형성하는 방법을 제공하는 것이 다.SUMMARY OF THE INVENTION The present invention provides a method of forming a contact structure capable of minimizing an empty space generated around a contact plug and a lower copper wiring connection portion and preventing a decrease in reliability of copper wiring generated by the empty space. It is.

상기 기술적 과제를 달성하기 위하여 본 발명은, 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체를 형성하는 방법들을 제공한다. 이 방법들은 반도체기판 상에 평탄화된 하부절연막을 형성하고, 상기 하부절연막 내에 통상의 다마신 기술을 사용하여 하부구리배선을 형성하는 것을 포함한다. 상기 하부절연막 및 상기 하부구리배선을 갖는 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 이어서, 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성한 후, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출한다. 상기 노출된 하부구리배선 상에 선택적장벽금속층을 형성한다. 상기 비아 홀 내벽에 확산방지금속막 및 구리씨드막을 차례로 형성한다. 상기 구리씨드막을 이용하는 전해도금법으로 상기 비아 홀을 채우며 상기 반도체기판 전면을 덮는 구리막을 형성한다. 상기 구리막을 평탄화하여 상기 비아 홀을 채우는 콘택플러그를 형성한다.In order to achieve the above technical problem, the present invention provides methods for forming a contact structure of a semiconductor device having a selective barrier metal layer. These methods include forming a planarized lower insulating film on a semiconductor substrate and forming lower copper wiring in the lower insulating film using conventional damascene techniques. An etch stop film and an interlayer insulating film are sequentially formed on the semiconductor substrate having the lower insulating film and the lower copper wiring. Subsequently, the interlayer insulating layer and the etch stop layer are sequentially patterned to form via holes, and the via holes are cleaned to expose the lower copper wiring. A selective barrier metal layer is formed on the exposed lower copper wiring. A diffusion barrier metal film and a copper seed film are sequentially formed on the inner wall of the via hole. A copper film covering the entire surface of the semiconductor substrate is formed by filling the via hole by an electroplating method using the copper seed film. The copper film is planarized to form a contact plug filling the via hole.

한편, 상기 식각저지막은 상기 층간절연막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 층간절연막을 실리콘산화막 또는 저유전막(low-k dielectric layer)으로 형성하는 경우에, 상기 식각저지막은 실리콘질화막(SiN), 실리콘탄화막(SiC), 실리콘탄질화막(SiCN) 및 실리콘산질화막(SiON)으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성할 수 있다.On the other hand, the etch stop film is preferably formed of an insulating film having an etch selectivity with respect to the interlayer insulating film. For example, when the interlayer insulating layer is formed of a silicon oxide film or a low-k dielectric layer, the etch stop layer may be formed of silicon nitride (SiN), silicon carbide (SiC), silicon carbonitride (SiCN), and the like. It may be formed of at least one film selected from the group consisting of a silicon oxynitride film (SiON).

다른 한편, 상기 선택적장벽금속층은 무전해도금(electroless plating), 원 자층 증착(atomic layer deposition; ALD) 기술 또는 화학기상증착(chemical vapor deposition: CVD) 기술에 의하여 형성할 수 있다. 또한, 상기 선택적장벽금속층은 도전성이 우수하고 구리의 확산을 방지하는 특성을 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 선택적장벽금속층은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 팔라듐(Pd), 코발트(Co), 지르코늄(Zr), 루테늄(Ru) 및 코발트텅스텐인화합물(CoWP) 중에서 선택된 적어도 하나의 막으로 형성할 수 있으며, 두께는 5Å 내지 50Å으로 형성할 수 있다. On the other hand, the selective barrier metal layer may be formed by electroless plating, atomic layer deposition (ALD) technology or chemical vapor deposition (CVD) technology. In addition, the selective barrier metal layer is preferably formed of a material film having excellent conductivity and a property of preventing diffusion of copper. For example, the selective barrier metal layer may include tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), palladium (Pd), and cobalt (Co). ), Zirconium (Zr), ruthenium (Ru) and cobalt tungsten phosphorus compound (CoWP) may be formed of at least one film, the thickness may be formed from 5 kPa to 50 kPa.

상기 확산방지금속막은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 코발트(Co), 지르코늄(Zr) 및 루테늄(Ru) 중에서 선택된 적어도 하나의 막으로 형성할 수 있다. 아울러, 상기 확산방지금속막은 50Å 내지 500Å 두께를 가지도록 형성할 수 있다.The diffusion barrier metal film is tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), cobalt (Co), zirconium (Zr) and ruthenium ( At least one film selected from Ru). In addition, the diffusion barrier metal film may be formed to have a thickness of 50 kPa to 500 kPa.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2 내지 도 6은 본 발명의 실시 예들에 따른 선택적 장벽금속층을 갖는 반 도체소자의 콘택 구조체 형성방법들을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views for explaining a method of forming a contact structure of a semiconductor device having a selective barrier metal layer according to embodiments of the present invention.

도 2를 참조하면, 반도체기판(11) 상에 평탄화된 하부절연막(13)을 형성하고, 상기 하부절연막(13) 내에 통상의 다마신 기술을 사용하여 하부구리배선(15)을 형성한다. Referring to FIG. 2, the planarized lower insulating layer 13 is formed on the semiconductor substrate 11, and the lower copper interconnection 15 is formed in the lower insulating layer 13 by using a conventional damascene technique.

상기 하부절연막(13)은 화학기상증착(chemical vapor deposition: CVD) 방법에 의한 실리콘산화막 또는 저유전막(low-k dielectric layer)으로 형성할 수 있다. 상기 저유전막(low-k dielectric layer)은 탄소, 불소 또는 수소를 함유하는 실리콘산화막, 예를 들면 실리콘산탄화막(SiOC), 오에스지(organo silica glass; OSG; SiOCH) 또는 에프에스지(F-doped silica glass; FSG; SiOF)를 포함한다. 상기 하부구리배선(15)은 차례로 적층된 하부장벽금속막(도시하지 않음) 및 구리막으로 형성할 수 있다. 상기 하부장벽금속막은 구리가 상기 하부절연막(13)으로 확산되는 것을 방지하는 특성을 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하부장벽금속막은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti) 및 질화티타늄(TiN) 중에서 선택된 적어도 하나의 막으로 형성할 수 있다.The lower insulating layer 13 may be formed of a silicon oxide film or a low-k dielectric layer by chemical vapor deposition (CVD). The low-k dielectric layer may be a silicon oxide film containing carbon, fluorine, or hydrogen, for example, silicon oxycarbide (SiOC), organo silica glass (OSG; SiOCH), or F-doped. silica glass; FSG; SiOF). The lower copper wiring 15 may be formed of a lower barrier metal film (not shown) and a copper film that are sequentially stacked. The lower barrier metal film is preferably formed of a material film having a property of preventing copper from diffusing into the lower insulating film 13. For example, the lower barrier metal film may be formed of at least one film selected from tantalum (Ta), tantalum nitride (TaN), titanium (Ti), and titanium nitride (TiN).

이어서, 상기 하부구리배선(15)을 갖는 상기 반도체기판(11) 상에 식각저지막(16) 및 층간절연막(17)을 차례로 형성한다. 상기 식각저지막(16)은 상기 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 식각저지막(16)은 실리콘질화막(SiN), 실리콘탄화막(SiC), 실리콘탄질화막(SiCN) 및 실리콘산질화막(SiON)으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성할 수 있다. 상기 층간절연막(17)은 화학기상증착(chemical vapor deposition: CVD) 방법에 의한 실리콘산화막 또는 저유전막(low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 저유전막(low-k dielectric layer)은 탄소, 불소 또는 수소를 함유하는 실리콘산화막, 예를 들면 실리콘산탄화막(SiOC), 오에스지(organo silica glass; OSG; SiOCH) 또는 에프에스지(F-doped silica glass; FSG; SiOF)를 포함한다. Subsequently, an etch stop film 16 and an interlayer insulating film 17 are sequentially formed on the semiconductor substrate 11 having the lower copper wiring 15. The etch stop layer 16 may be formed of an insulating layer having an etch selectivity with respect to the interlayer insulating layer 17. The etch stop layer 16 may be formed of at least one film selected from the group consisting of silicon nitride (SiN), silicon carbide (SiC), silicon carbonitride (SiCN), and silicon oxynitride (SiON). The interlayer insulating film 17 is preferably formed of a silicon oxide film or a low-k dielectric layer by chemical vapor deposition (CVD). The low-k dielectric layer may be a silicon oxide film containing carbon, fluorine, or hydrogen, for example, silicon oxycarbide (SiOC), organo silica glass (OSG; SiOCH), or F-doped. silica glass; FSG; SiOF).

한편, 상기 식각저지막(16) 및 상기 층간절연막(17)을 형성함에 있어서, 상기 식각저지막(16)을 먼저 형성한 후 인시츄(in-situ) 공정을 사용하여 상기 층간절연막(17)을 형성할 수 있다. 즉, 상기 식각저지막(16)을 형성한 후, 진공 브레이크 없이(without vacuum breaking) 연속하여 상기 층간절연막(17)을 형성한다. 상기 인시츄(in-situ) 공정을 사용하여 상기 층간절연막(17)을 형성할 때, 상기 식각저지막(16) 과 상기 층간절연막(17)의 계면은 치밀하게 형성될 수 있다.Meanwhile, in forming the etch stop layer 16 and the interlayer insulating layer 17, the etch stop layer 16 is first formed, and then the interlayer insulating layer 17 is formed by using an in-situ process. Can be formed. That is, after the etch stop layer 16 is formed, the interlayer insulating layer 17 is continuously formed without vacuum breaking. When the interlayer insulating layer 17 is formed using the in-situ process, an interface between the etch stop layer 16 and the interlayer insulating layer 17 may be formed densely.

이와 달리, 상기 식각저지막(16)을 형성한 후, 상기 식각저지막(16)을 플라즈마 기체를 이용하여 표면처리 하는 방법을 사용할 수도 있다. 상기 플라즈마 기체로는 암모니아(NH3), 산소(O2), 오존(O3), 이산화탄소(CO2), 산화질소(N2O) 및 아르곤(Ar)으로 이루어진 일군으로부터 선택된 적어도 하나의 기체를 사용할 수 있다. 상기 기체를 여기 시켜 플라즈마 상태로 만든 후, 이들 기체를 사용하여 상기 식각저지막(16)의 표면을 처리한다. 상기 식각저지막(16)을 표면처리 하는 방법을 사용하여 상기 층간절연막(17)을 형성는 경우에도, 상기 식각저지막(16)과 상기 층간절연막(17)의 계면은 치밀하게 형성될 수 있다.Alternatively, after the etch stop layer 16 is formed, a method of surface treatment of the etch stop layer 16 using plasma gas may be used. The plasma gas includes at least one gas selected from the group consisting of ammonia (NH 3 ), oxygen (O 2 ), ozone (O 3 ), carbon dioxide (CO 2 ), nitrogen oxides (N 2 O), and argon (Ar). Can be used. After the gas is excited to bring it into a plasma state, these gases are used to treat the surface of the etch stop layer 16. Even when the interlayer insulating layer 17 is formed by using the method of surface treating the etch stop layer 16, the interface between the etch stop layer 16 and the interlayer insulating layer 17 may be formed densely.

다른 한편, 상기 식각저지막(16)을 형성하기 전에 확산방지막(diffusion barrier layer; 도시하지 않음)을 더 형성할 수 있다. 상기 확산방지막은 상기 하부구리배선(15)으로부터 금속원자가 상기 층간절연막(17)으로 확산되는 것을 방지한다.On the other hand, a diffusion barrier layer (not shown) may be further formed before forming the etch stop layer 16. The diffusion barrier prevents metal atoms from diffusing into the interlayer insulating layer 17 from the lower copper interconnection 15.

상기 층간절연막(17) 상에는 상부배선 형성을 위한 다른 식각저지막 및 다른 층간절연막이 형성될 수 있으나, 이하에서는, 설명의 간략화를 위하여 상기 식각저지막(16) 및 상기 층간절연막(17)이 하나씩 형성된 경우를 상정하여 설명한다.The etch stop layer 16 and the interlayer insulating layer 17 may be formed on the interlayer insulating layer 17 to form an etch stop layer and another interlayer insulating layer for forming upper wirings. The case where it was formed is assumed and demonstrated.

도 3을 참조하면, 상기 층간절연막(17)을 패터닝하여 상기 식각저지막(16)을 노출시키는 비아 홀(21)을 형성한다. 상기 식각저지막(16)은 상기 층간절연막(17)에 대해 식각 선택비를 가지므로, 상기 식각저지막(16)의 식각률 보다 상기 층간절연막(17)의 식각률이 높은 식각조건으로 식각을 실시한다.Referring to FIG. 3, the interlayer insulating layer 17 is patterned to form a via hole 21 exposing the etch stop layer 16. Since the etch stop layer 16 has an etch selectivity with respect to the interlayer insulating layer 17, the etch stop layer 16 is etched under an etching condition in which the etch rate of the interlayer insulating layer 17 is higher than that of the etch stop layer 16. .

바람직하게는, 상기 층간절연막(17) 상에 하드마스크막(도시하지 않음)을 형성한 후, 상기 하드마스크막 및 상기 층간절연막(17)을 패터닝하여 상기 비아 홀(21)을 형성할 수 있다. 상기 하드마스크막은 상기 층간절연막(17)에 대하여 식각 선택비를 갖는 물질막으로 형성한다. 상기 하드마스크막은 상기 비아홀(21)의 상부 모서리(corner)를 보호한다.Preferably, after forming a hard mask layer (not shown) on the interlayer insulating layer 17, the hard mask layer and the interlayer insulating layer 17 may be patterned to form the via hole 21. . The hard mask layer is formed of a material layer having an etch selectivity with respect to the interlayer insulating layer 17. The hard mask layer protects an upper corner of the via hole 21.

이어서, 상기 노출된 식각저지막(16)을 제거하여 상기 하부구리배선(15)을 노출시킨다. 상기 식각저지막(16)은 건식식각을 사용하여 제거할 수 있다. Subsequently, the exposed etch stop layer 16 is removed to expose the lower copper wiring 15. The etch stop layer 16 may be removed using dry etching.

상기 식각 과정에서, 상기 비아 홀(21)의 내벽에 중합물(polymer)이 부착될 수 있으며 상기 하부구리배선(15)의 노출된 표면에 구리산화물이 형성될 수 있다. 상기 중합물(polymer) 및 구리산화물을 제거하기 위하여 희석된 불산(dilute HF)이 들어있는 혼합용액을 사용하여 세정한다. 그 결과, 상기 식각저지막(16) 과 상기 하부구리배선(15) 사이의 계면에 상기 습식세정으로 인하여 언더컷(undercut) 영역(B)들이 발생할 수 있다. 결과적으로, 상기 비아 홀(21)은 닻(anchor) 모양의 프로파일이 형성될 수 있다.In the etching process, a polymer may be attached to the inner wall of the via hole 21 and a copper oxide may be formed on the exposed surface of the lower copper wiring 15. In order to remove the polymer and copper oxide, the mixture is washed using a mixed solution containing dilute HF. As a result, undercut areas B may occur at the interface between the etch stop layer 16 and the lower copper interconnection 15 due to the wet cleaning. As a result, the via hole 21 may have an anchor-shaped profile.

도 4를 참조하면, 상기 비아 홀(21)에 의하여 노출된 상기 하부구리배선(15)에 선택적장벽금속층(selective barrier metal; 22)을 형성한다. 즉 상기 하부구리배선(15)의 노출된 부분은 상기 선택적장벽금속층(22)으로 덮인다. 상기 선택적장벽금속층(22)은 무전해도금(electroless plating), 원자층 증착(atomic layer deposition; ALD) 기술 또는 화학기상증착(chemical vapor deposition: CVD) 기술에 의하여 형성할 수 있다. 또한, 상기 선택적장벽금속층(22)은 도전성이 우수하고 구리의 확산을 방지하는 특성을 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 선택적장벽금속층(22)은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 팔라듐(Pd), 코발트(Co), 지르코늄(Zr), 루테늄(Ru) 및 코발트텅스텐인화합물(CoWP) 중에서 선택된 적어도 하나의 막으로 형성할 수 있으며, 두께는 5Å 내지 50Å으로 형성할 수 있다. Referring to FIG. 4, a selective barrier metal layer 22 is formed in the lower copper interconnection 15 exposed by the via hole 21. In other words, the exposed portion of the lower copper wiring 15 is covered with the selective barrier metal layer 22. The selective barrier metal layer 22 may be formed by electroless plating, atomic layer deposition (ALD), or chemical vapor deposition (CVD). In addition, the selective barrier metal layer 22 is preferably formed of a material film having excellent conductivity and a property of preventing diffusion of copper. For example, the selective barrier metal layer 22 may include tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), palladium (Pd), It may be formed of at least one film selected from cobalt (Co), zirconium (Zr), ruthenium (Ru) and cobalt tungsten phosphorus compound (CoWP), the thickness may be formed of 5 ~ 50Å.

도 5를 참조하면, 상기 비아 홀(21) 내벽에 확산방지금속막(23) 및 구리씨드막(Cu seed layer: 24)을 차례로 형성한다. 상기 확산방지금속막(23) 및 상기 구리씨드막(24)은 피브이디(physical vapor deposition; PVD) 방법을 사용하여 형성할 수 있다. 이때, 상기 선택적장벽금속층(22)의 상부면에도 상기 확산방지금속막(23) 및 상기 구리씨드막(24)이 형성된다. 결과적으로, 상기 언더컷 영역(B)들은 상기 선택적장벽금속층(22)에 의하여 완전히 채워지거나 최소한의 빈 공간(void; B')들만 남게 된다. 상기 빈 공간(B')들이 남는다 하여도, 상기 선택적장벽금속층(22)으로 상기 하부구리배선(15)이 덮이기 때문에 더 이상 상기 빈 공간(B')들의 성장이 방지된다. 상기 확산방지금속막(23)은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 코발트(Co), 지르코늄(Zr) 및 루테늄(Ru) 중에서 선택된 적어도 하나의 막으로 형성할 수 있으며, 두께는 50Å 내지 500Å으로 형성할 수 있다.Referring to FIG. 5, the diffusion barrier metal layer 23 and the copper seed layer 24 are sequentially formed on the inner wall of the via hole 21. The diffusion barrier metal layer 23 and the copper seed layer 24 may be formed using a physical vapor deposition (PVD) method. In this case, the diffusion barrier metal film 23 and the copper seed film 24 are formed on the top surface of the selective barrier metal layer 22. As a result, the undercut regions B are completely filled by the selective barrier metal layer 22 or only a minimum void B 'remains. Even if the empty spaces B 'remain, the growth of the empty spaces B' is no longer prevented because the lower copper wiring 15 is covered by the selective barrier metal layer 22. The diffusion barrier metal film 23 includes tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), cobalt (Co), and zirconium (Zr). ) And ruthenium (Ru) may be formed of at least one film, the thickness may be formed to 50 ~ 500Å.

도 6을 참조하면, 상기 구리씨드막(24)을 이용하는 전해도금법(electro plating)을 사용하여 상기 비아 홀(21)을 완전히 채우며 상기 반도체기판(11)상을 덮는 구리막을 형성한다. 상기 구리막을 평탄화하여 콘택플러그(25)를 형성한다. 상기 평탄화에는 상기 층간절연막(17)을 정지막으로 채택하는 화학기계적연마(CMP) 공정이 적용될 수 있다.Referring to FIG. 6, a copper film is formed to completely fill the via hole 21 and cover the semiconductor substrate 11 by using an electroplating method using the copper seed film 24. The copper film is planarized to form a contact plug 25. In the planarization, a chemical mechanical polishing (CMP) process using the interlayer insulating layer 17 as a stop layer may be applied.

상술한 바와 같이 본 발명에 따르면, 콘택플러그 와 하부구리배선 연결부 주변은 선택적장벽금속층에 의하여 완전히 채워지거나 최소한의 빈 공간만 남게 된다. 상기 빈 공간이 존재한다 하여도, 상기 선택적장벽금속층으로 상기 하부구리배선이 덮이기 때문에 더 이상의 구리확산은 일어나지 않는다. 따라서 상기 빈 공간의 성장이 방지되며, 상기 콘택플러그 및 상기 하부구리배선의 신뢰성을 향상시키는 효과를 얻을 수 있다.As described above, according to the present invention, the contact plug and the lower copper wiring connection area are completely filled by the selective barrier metal layer or the minimum empty space remains. Even if the empty space exists, no further copper diffusion occurs because the lower copper wiring is covered with the selective barrier metal layer. Therefore, the growth of the empty space is prevented, and the effect of improving the reliability of the contact plug and the lower copper wiring can be obtained.

Claims (7)

하부절연막 및 하부구리배선을 갖는 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성하고,An etch stop film and an interlayer insulating film are sequentially formed on the semiconductor substrate having the lower insulating film and the lower copper wiring; 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성하고,Patterning the interlayer insulating layer and the etch stop layer in order to form a via hole, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출하고,Cleaning the via hole to expose the lower copper wiring, 상기 노출된 하부구리배선의 전면을 덮는 선택적장벽금속층을 형성하되,상기 선택적장벽금속층은 구리의 확산을 방지하는 특성을 갖는 물질막이고,Forming an optional barrier metal layer covering the entire surface of the exposed lower copper wiring, wherein the selective barrier metal layer is a material film having a property of preventing the diffusion of copper, 상기 비아 홀 내벽에 확산방지금속막을 형성하고,Forming a diffusion barrier metal film on the inner wall of the via hole; 상기 비아 홀을 채우는 콘택플러그를 형성하는 것을 포함하는 반도체소자의 콘택 구조체 형성방법.Forming a contact plug to fill the via hole. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 선택적장벽금속층은 무전해도금(electroless plating), 원자층 증착(atomic layer deposition; ALD) 기술 또는 화학기상증착(chemical vapor deposition: CVD) 기술에 의하여 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.The selective barrier metal layer may be formed by electroless plating, atomic layer deposition (ALD), or chemical vapor deposition (CVD). Way. 제 1 항에 있어서,The method of claim 1, 상기 선택적장벽금속층은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 팔라듐(Pd), 코발트(Co), 지르코늄(Zr), 루테늄(Ru) 및 코발트텅스텐인화합물(CoWP) 중에서 선택된 적어도 하나의 막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.The selective barrier metal layer is tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), palladium (Pd), cobalt (Co), zirconium ( Zr), ruthenium (Ru) and cobalt tungsten phosphorus compound (CoWP) formed by at least one film, the contact structure forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 선택적장벽금속층은 5Å 내지 50Å 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.The selective barrier metal layer is a contact structure forming method of a semiconductor device, characterized in that formed to have a thickness of 5 ~ 50Å. 제 1 항에 있어서,The method of claim 1, 상기 확산방지금속막은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 질화텅스텐(WN), 코발트(Co), 지르코늄(Zr) 및 루테늄(Ru) 중에서 선택된 적어도 하나의 막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.The diffusion barrier metal film is tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), tungsten (W), tungsten nitride (WN), cobalt (Co), zirconium (Zr) and ruthenium ( And forming at least one film selected from Ru). 제 1 항에 있어서,The method of claim 1, 상기 확산방지금속막은 50Å 내지 500Å 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.The diffusion preventing metal film is a contact structure forming method of a semiconductor device, characterized in that formed to have a thickness of 50 ~ 500Å.
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