KR100627391B1 - Plasma display divice and driving method thereof - Google Patents

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Abstract

본 발명은 플라즈마 표시 장치과 그 구동방법을 개시한다.The present invention discloses a plasma display device and a driving method thereof.

본 발명에 따르면, 램프 파형을 인가하기 위한 램프 스위치의 온/오프 듀티(duty)비를 가변시킴으로써, 하드웨어의 추가없이 서로 다른 기울기를 갖는 램프 파형을 인가할 수 있다. 또한, 상기 램프 스위치의 온/오프 듀티비를 가변시킴으로써 리셋 기간 이전에 위치하는 프리 리셋 기간에 인가되는 하강 램프 파형의 기울기를 리셋 기간에 인가되는 하강 램프 파형의 기울기보다 작게 함으로써 프리 리셋 기간 이전 불균일한 벽전하 상태에 따른 프리 리셋 기간에서의 오방전을 방지할 수 있다. 따라서, 프리 리셋 기간에서 서로 다른 기울기를 갖는 램프 파형을 인가하기 위한 별도의 프리 리셋용 스위치 추가에 따른 플라즈마 표시 장치의 원가 상승을 방지할 수 있다.According to the present invention, by varying the on / off duty ratio of the lamp switch for applying the ramp waveform, it is possible to apply ramp waveforms having different inclinations without adding hardware. Further, by varying the on / off duty ratio of the lamp switch, the inclination of the falling ramp waveform applied in the pre-reset period positioned before the reset period is smaller than the inclination of the falling ramp waveform applied in the reset period. It is possible to prevent erroneous discharge in the pre-reset period due to one wall charge state. Therefore, the cost increase of the plasma display device due to the addition of a separate pre-reset switch for applying ramp waveforms having different slopes in the pre-reset period can be prevented.

플라즈마 표시 장치, 램프 스위치, 리셋 기간, 프리 리셋 기간Plasma display, lamp switch, reset period, pre-reset period

Description

플라즈마 표시 장치 및 그 구동방법{PLASMA DISPLAY DIVICE AND DRIVING METHOD THEREOF}Plasma display device and its driving method {PLASMA DISPLAY DIVICE AND DRIVING METHOD THEREOF}

도 1은 종래 기술에 의한 플라즈마 표시 장치의 구동 파형도를 나타낸 도면이다. 1 is a view showing a driving waveform diagram of a plasma display device according to the prior art.

도 2는 본 발명의 실시예에 따른 교류형 플라즈마 표시 패널의 일부 사시도이다. 2 is a partial perspective view of an AC plasma display panel according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 전극 배열도이다. 3 is an electrode array diagram of a plasma display device according to an exemplary embodiment of the present invention.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.4 is a driving waveform diagram of a plasma display device according to a first embodiment of the present invention.

도 5는 방전 셀에 하강 램프 전압이 인가되는 경우의 하강 램프 전압과 벽 전압 사이의 관계를 나타내는 도면이다.5 is a diagram illustrating a relationship between a falling ramp voltage and a wall voltage when a falling ramp voltage is applied to a discharge cell.

도 6은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.6 is a driving waveform diagram of a plasma display device according to a second embodiment of the present invention.

도 7은 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.7 is a driving waveform diagram of a plasma display device according to a third exemplary embodiment of the present invention.

도 8은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성도이다.8 is a schematic diagram of a plasma display device according to an exemplary embodiment of the present invention.

도 9는 주사 전극(Y)에 램프 펄스를 인가하기 위한 램프 리셋부를 포함하는 구동 회로를 나타낸 도면이다.FIG. 9 is a diagram illustrating a driving circuit including a lamp reset unit for applying a lamp pulse to the scan electrode Y. FIG.

도 9 및 도 10은 도 8의 회로에서 스위치(Yfr)의 출력 신호에 따른 램프 펄스를 나타내는 도면이다.9 and 10 are diagrams illustrating ramp pulses according to an output signal of the switch Yfr in the circuit of FIG. 8.

도 11 및 도 12는 도 8의 회로에서 스위치(Yfr)의 온/오프 듀티(duty) 비의 가변에 따른 램프 파형의 변화를 설명하기 위한 도면이다.11 and 12 are diagrams for describing a change in a ramp waveform according to a change in an on / off duty ratio of a switch Yfr in the circuit of FIG. 8.

도 13은 본 발명의 제4 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.13 is a driving waveform diagram of a plasma display device according to a fourth embodiment of the present invention.

본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.The present invention relates to a plasma display device and a driving method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다.Plasma display devices are flat display devices that display characters or images using plasma generated by gas discharge, and dozens to millions or more of pixels are arranged in a matrix form according to their size.

일반적인 플라즈마 표시 장치의 구동 방법은 1 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 각 서브필드는, 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.In a typical plasma display device driving method, one frame is divided into a plurality of subfields, and a gray level is expressed by a combination of subfields. Each subfield consists of a reset period, an address period, and a sustain period.

한편, 종래의 플라즈마 표시 장치의 구동 방법과 같이 한 프레임을 복수 개의 서브필드로 나누어 구동하는 경우 서브필드 개수가 많을수록 PDP 화질에 있어 가장 중요한 문제가 되는 의사 윤곽을 저감시킬 수 있다. 따라서, 의사 윤곽을 저감시키기 위해 서브필드 개수를 증가시키기 위한 방법에 대한 연구가 진행되고 있으며 또한, 플라즈마 표시 장치의 구동에 있어서 동작 마진의 확보를 위한 다양한 연구가 이루어지고 있는데 그 중의 하나가 램프 리셋 파형을 이용하는 방법이다.On the other hand, when driving one frame divided into a plurality of subfields as in the conventional method of driving a plasma display device, as the number of subfields increases, the pseudo outline which is the most important problem in PDP image quality can be reduced. Therefore, researches on increasing the number of subfields in order to reduce pseudo contours have been conducted. Also, various studies have been made to secure an operation margin in driving a plasma display device. This is how you use waveforms.

램프 리셋 파형을 이용하면, 상승 램프 리셋 파형 인가에 따라 약방전에 의해 패널 전체에 많은 양의 벽전하를 쌓은 상태에서 하강 램프 리셋 파형을 인가하여 이후의 어드레스 기간에서의 어드레스 동작에 적당한 정도의 벽전하만을 남기고 이를 소거함으로써 저전압 어드레스가 가능하게 한다.When the ramp reset waveform is used, the ramp ramp waveform is applied in a state in which a large amount of wall charges are accumulated on the entire panel due to the weak discharge according to the application of the rising ramp reset waveform. The low voltage address is enabled by leaving only the bay and erasing it.

상기와 같이 램프 리셋 파형을 이용하여 종래의 플라즈마 표시 장치를 구동하는 방법으로는 Kurata 등의 미국 특허 6,294,875호에 기재된 방법이 있다. '875호의 구동 방법은 1 필드를 8개의 서브필드로 나눈 후, 제1 서브필드와 제2 내지 제8 서브필드의 리셋 기간에서 인가되는 파형을 달리하는 방법이다.As described above, a method of driving a conventional plasma display device using a lamp reset waveform includes the method described in US Pat. No. 6,294,875 to Kurata et al. The driving method of '875 is a method of dividing one waveform into eight subfields and then different waveforms applied in the reset period of the first subfield and the second to eighth subfields.

도 1을 참조하면 이러한 종래의 구동 파형에서, 내부 벽 전압을 이용하는 어드레스 기간에서 어드레싱은 모든 주사 전극에 대해서 순차적으로 이루어지므로, 뒤늦게 선택되는 주사 전극에서는 내부 벽전압이 소실된다는 문제점이 있다. 이러한 벽전압의 소실은 결국 마진을 악화시킨다. 또한, 제2 서브필드의 리셋 기간과 같은 파형은 이전의 서브필드에서 선택된 셀만을 방전시켜 어드레싱에 적절한 벽전하 상태를 형성시키므로 이전의 서브필드에서 선택되지 않은 셀이 계속해서 선택되지 않은 후에 선택되는 경우 벽 전압이 소실되는 문제점이 생긴다.Referring to FIG. 1, in the conventional driving waveform, since addressing is sequentially performed for all scan electrodes in the address period using the internal wall voltage, there is a problem that the internal wall voltage is lost in the later selected scan electrode. This loss of wall voltage eventually worsens the margin. Also, a waveform such as a reset period of the second subfield discharges only the cells selected in the previous subfield to form a wall charge state suitable for addressing, so that cells not selected in the previous subfield are selected after being not continuously selected. In this case, the wall voltage is lost.

한편, 램프 펄스의 기울기가 PDP 세트의 주변 온도에 따라서 변하게 되는 경 우 패널의 방전이 불안정해지거나 방전 불량에 이르기도 한다. 그러므로 안정된 방전을 위하여 램프의 기울기가 주변 온도나 기타 상황에 따라 변하지 않고 항상 일정하게 유지해야할 필요가 있다.On the other hand, when the slope of the ramp pulse changes according to the ambient temperature of the PDP set, the discharge of the panel may become unstable or lead to discharge failure. Therefore, for stable discharge, it is necessary to keep the lamp inclination constant at all times without changing the ambient temperature or other circumstances.

따라서, 본 발명이 이루고자 하는 기술적 과제는 내부 벽 전압 의존도를 줄이고 어드레싱할 수 있는 플라즈마 표시 장치의 구동 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of driving a plasma display device that can reduce and address internal wall voltage dependence.

또한, 하드웨어의 추가 없이 서로 다른 기울기를 갖는 램프 파형을 인가할 수 있는 플라즈마 표시 장치의 구동 방법을 제공하는 것이다. 상기한 종래 기술의 문제점을 해결하기 위한 것으로 주변 환경의 변화에 관계없이 램프 펄스의 기울기를 항상 일정하게 유지할 수 있도록 하며, 다양한 램프 펄스 기울기를 발생할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.Another object of the present invention is to provide a driving method of a plasma display device capable of applying ramp waveforms having different inclinations without adding hardware. The present invention is to provide a plasma display device and a driving method thereof capable of maintaining a constant slope of a lamp pulse at all times regardless of changes in the surrounding environment and generating various ramp pulse slopes. .

이러한 기술적 과제를 달성하기 위한 본 발명의 하나의 특징은, 복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널에서 한 프레임을 각각 어드레스, 유지 및 리셋 기간으로 구성된 복수의 서브필드로 나누어 구동하는 플라즈마 표시 장치의 구동 방법이다. 상기 플라즈마 표시 장치의 구동 방법은, 상기 복수의 서브필드 중 어느 하나의 서브필드에서, 리셋 기간에서, (a) 상기 복수의 제1 전극에 점진적으로 감소하는 제1 기울기의 하강 램프 파형을 인가하는 단계; (b) 상기 복수의 제1 전극에 점진적으로 증가하는 상승 램프 파형을 인가하는 단계; (c) 상기 복수의 제1 전극에 점진적으로 감소하는 제2 기울기의 하강 램프 파형을 인가하는 단계; 어드레스 기간에서, (d) 상기 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 단계; 및 유지 기간에서, (e) 상기 복수의 제1 전극과 상기 복수의 제2 전극에 유지 방전 펄스를 교대로 인가하는 단계; 를 포함하고, 상기 제1 기울기는 상기 제2 기울기보다 완만하다.
그리고 상기 (a) 단계에서, 상기 복수의 제1 전극의 전압은 제1 전압에서 제2 전압까지 점진적으로 하강하고, 상기 (c) 단계에서, 상기 복수의 제1 전극의 전압은 제3 전압에서, 상기 제2 전압까지 점진적으로 하강하며, 상기 제1 전압과 상기 제3 전압은 접지 전압 이하이다. 이때 상기 (a) 단계와 상기 (c) 단계에서, 상기 제1 기울기의 하강 램프 파형과 상기 제2 기울기의 하강 램프 파형은 동일한 하강 램프 스위치를 이용하여 상기 복수의 제1 전극에 인가된다. 또한 상기 (a) 단계에서, 상기 하강 램프 스위치는 제1 듀티비로 턴온-턴오프 동작을 반복하고, 상기 (c) 단계에서, 상기 하강 램프 스위치는 제2 듀티비로 턴온-턴오프 동작을 반복하며, 상기 제1 듀티비는 상기 제2 듀티비보다 작다.
본 발명의 다른 특징은, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 패널; 및 상기 제1 전극 및 제2 전극에 구동 신호를 인가하는 구동부를 포함하는 플라즈마 표시 장치이다. 상기 플라즈마 표시 장치에서, 상기 구동부는, 제1 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결하는 제1 스위치 및 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 복수의 제1 전극 사이에 연결하는 제2 스위치를 포함한다. 그리고 프리 리셋 기간에서, 상기 제2 스위치는 턴온-턴오프 동작을 반복하여, 상기 복수의 제1 전극에 점진적으로 하강하는 제1 기울기의 하강 램프 파형을 인가하며, 리셋 기간의 하강 기간에서, 상기 제2 스위치는 턴온-턴오프 동작을 반복하여, 상기 복수의 제1 전극에 점진적으로 하강하는 제2 기울기의 하강 램프 파형을 인가한다. 이때 상기 제1 기울기는 상기 제2 기울기보다 완만하다.
상기 프리 리셋 기간에서 상기 제2 스위치는 제1 듀티비로 턴온-턴오프 동작을 반복하며, 상기 리셋 기간의 하강 기간에서 상기 제2 스위치는 제2 듀티비로 턴온-턴오프 동작을 반복하고, 상기 제1 듀티비는 상기 제2 듀티비보다 작다.
또한 상기 프리 리셋 기간에서 상기 복수의 제1 전극의 전압은 제1 전압에서 제2 전압까지 점진적으로 감소하고, 상기 리셋 기간의 하강 기간에서 상기 복수의 제1 전극의 전압은 상기 제1 전압에서 상기 제2 전압까지 점진적으로 감소하며, 상기 프리 리셋 기간에 할당되는 시간은 상기 리셋 기간의 하강 기간에 할당되는 시간보다 길다. One feature of the present invention for achieving the above technical problem, a plurality of first electrodes and a plurality of second electrodes and a plurality of third electrodes are formed in a direction crossing the first electrode and the second electrode. In the plasma display panel, a plasma display device is driven by dividing one frame into a plurality of subfields each having an address, sustain, and reset period. In the method of driving the plasma display device, in one of the plurality of subfields, in a reset period, (a) applying a falling ramp waveform of a first slope gradually decreasing to the plurality of first electrodes. step; (b) applying a ramp ramp waveform gradually increasing to the plurality of first electrodes; (c) applying a falling ramp waveform of a second slope that gradually decreases to the plurality of first electrodes; In an address period, (d) sequentially applying scan pulses to the plurality of first electrodes; And in the sustain period, (e) alternately applying sustain discharge pulses to the plurality of first electrodes and the plurality of second electrodes; Wherein the first slope is gentler than the second slope.
And in step (a), voltages of the plurality of first electrodes gradually decrease from a first voltage to a second voltage, and in step (c), the voltages of the plurality of first electrodes are set at a third voltage. And gradually fall to the second voltage, wherein the first voltage and the third voltage are less than or equal to the ground voltage. At this time, in steps (a) and (c), the falling ramp waveform of the first slope and the falling ramp waveform of the second slope are applied to the plurality of first electrodes using the same falling ramp switch. Further, in the step (a), the falling ramp switch repeats the turn-on-off operation at the first duty ratio, and in the step (c), the falling lamp switch repeats the turn-on-turn-off operation at the second duty ratio. The first duty ratio is smaller than the second duty ratio.
According to another aspect of the present invention, there is provided a plasma display panel including a plurality of first electrodes and a plurality of second electrodes; And a driving unit configured to apply driving signals to the first electrode and the second electrode. In the plasma display device, the driving unit may include a first power supply supplying a first voltage, a first switch connected between the plurality of first electrodes, and a second power supply supplying a second voltage lower than the first voltage; And a second switch connected between the plurality of first electrodes. In the pre-reset period, the second switch repeats a turn-on-turn-off operation to apply a falling ramp waveform of a first slope gradually descending to the plurality of first electrodes, and in the fall period of the reset period, The second switch repeats the turn-on-turn-off operation to apply a falling ramp waveform of a second slope that gradually descends to the plurality of first electrodes. At this time, the first slope is gentler than the second slope.
In the pre-reset period, the second switch repeats the turn on-turn off operation at the first duty ratio, and in the falling period of the reset period, the second switch repeats the turn on-turn off operation at the second duty ratio, One duty ratio is smaller than the second duty ratio.
In addition, in the pre-reset period, the voltages of the plurality of first electrodes are gradually decreased from the first voltage to the second voltage, and in the falling period of the reset period, the voltages of the plurality of first electrodes are increased in the first voltage. It gradually decreases to a second voltage, and the time allocated to the pre-reset period is longer than the time allocated to the falling period of the reset period.

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아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명 이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

먼저, 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 플라즈마 표시 패널의 구조 및 상기 플라즈마 표시 패널을 포함하는 플라즈마 표시 장치에 대하여 설명한다.First, a structure of a plasma display panel and a plasma display device including the plasma display panel will be described with reference to FIGS. 2 and 3.

도 2는 플라즈마 표시 패널의 일부 사시도이며, 도 3은 플라즈마 표시 장치의 개략적인 구성을 나타낸 도면이다. 2 is a partial perspective view of the plasma display panel, and FIG. 3 is a diagram illustrating a schematic configuration of the plasma display device.

도 2에 나타낸 바와 같이, 플라즈마 표시 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성 되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다. As shown in FIG. 2, the plasma display panel includes two glass substrates 1 and 6 facing each other apart. On the glass substrate 1, the scan electrode 4 and the sustain electrode 5 are formed in pairs and in parallel, and the scan electrode 4 and the sustain electrode 5 are covered with the dielectric layer 2 and the protective film 3. have. A plurality of address electrodes 8 are formed on the glass substrate 6, and the address electrodes 8 are covered with the insulator layer 7. The address electrode 8 and the partition 9 are formed on the insulator layer 7 between the address electrodes 8. In addition, the phosphor 10 is formed on the surface of the insulator layer 7 and on both side surfaces of the partition wall 9. The glass substrates 1 and 6 are disposed to face each other with the discharge space 11 therebetween so that the scan electrode 4, the address electrode 8, the sustain electrode 5, and the address electrode 8 are orthogonal to each other. The discharge space 11 at the intersection of the address electrode 8 and the paired scan electrode 4 and the sustain electrode 5 forms a discharge cell 12.

도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타낸 도면이다.3 is a diagram illustrating a schematic configuration of a plasma display device according to an exemplary embodiment of the present invention.

도 3에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 구동부(300), 유지전극 구동부(400) 및 주사전극 구동부(500)를 포함한다. 플라즈마 표시 패널(100)은 열 방향으로 배열되어 있는 복수의 어드레스 전극(A1-Am), 행방향으로 배열되어 있는 복수의 유지 전극(X1-Xn) 및 복수의 주사 전극(Y1-Yn)을 포함한다. 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1-Xn)은 서로 쌍을 이루며 배열되어 있다. 그리고 인접하는 주사 전극과 유지 전극 및 이를 교차하는 어드레스 전극에 의해 방전 셀이 형성된다.As shown in FIG. 3, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address driver 300, a sustain electrode driver 400, and a scan electrode driver 500. Include. The plasma display panel 100 includes a plurality of address electrodes A1-Am arranged in the column direction, a plurality of sustain electrodes X1-Xn arranged in the row direction, and a plurality of scan electrodes Y1-Yn. do. The plurality of scan electrodes Y1-Yn and the sustain electrodes X1-Xn are arranged in pairs with each other. The discharge cells are formed by the adjacent scan electrodes, the sustain electrodes, and the address electrodes crossing them.

제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 구동 제어신호, 유지전극 구동 제어신호 및 주사전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 하나의 프레임을 복수의 서브필드로 분할하여 구동하고 각 서브필드는 시간적인 동작 변화로 표현하면, 리셋 구간, 어드레스 구간 및 유지 구간으로 이루어진다. 어드레스 구동부(300)는 제어부(200)로부터 어드레스 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다. 유지전극 구동부(400)는 제어부(200)로부터 유지전극 구동 제어신호를 수신하여 유지전극(X)에 구동 전압을 인가한다. 주사전극 구동부(500)는 제어부(200)로부터 주사전극 구동 제어신호를 수신하여 주사전극(Y)에 구동 전압을 인가한다.The controller 200 receives an image signal from the outside and outputs an address driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield is represented by a reset period, an address period, and a sustain period. The address driver 300 receives an address drive control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode. The sustain electrode driver 400 receives the sustain electrode driving control signal from the controller 200 and applies a driving voltage to the sustain electrode X. The scan electrode driver 500 receives a scan electrode driving control signal from the controller 200 and applies a driving voltage to the scan electrode Y.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A plasma display device and a driving method thereof according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

먼저 도 4를 참조하여 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 방법에 대하여 상세하게 설명한다. 그리고 아래 설명에서 어드레스 전극(A1-Am), 주사 전극(Y1-Yn) 및 유지 전극(X1-Xn)으로 도면 부호를 표시하는 것은 모든 어드레스 전극, 주사 전극 및 유지 전극에 동일한 전압이 인가되는 것을 나타내며, 어드레스 전극(Ai) 및 주사 전극(Yj)으로 표시하는 것은 어드레스 전극 및 주사 전극 중에서 일부에만 해당 전압이 인가되는 것을 나타낸다. First, a driving method of the plasma display device according to the first exemplary embodiment of the present invention will be described in detail with reference to FIG. 4. In the following description, reference numerals denoted by the address electrodes A 1 -A m , the scan electrodes Y 1 -Y n , and the sustain electrodes X 1 -X n denote the address electrodes, the scan electrodes, and the sustain electrodes. The same voltage is applied, and the display of the address electrode A i and the scan electrode Y j indicates that only a portion of the address electrode and the scan electrode are applied.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.4 is a driving waveform diagram of a plasma display device according to a first embodiment of the present invention.

리셋 기간은 유지 기간에 형성된 벽 전하를 제거하는 기간으로, 제1 서브필드의 리셋 기간에는 모든 방전셀에 벽전하를 쌓은 후 제거하는 메인 리셋 파형을 인가하고 제2 서브필드 이후의 서브필드의 리셋 기간에는 방전셀에 벽전하를 쌓는 과정 없이 벽 전하를 제거하여 이전 서브필드에서 방전이 일어난 방전셀의 벽전하만을 제거하는 보조 리셋 파형을 인가한다. 어드레스 기간은 방전 셀 중에서 표시 하고자 하는 방전 셀을 선택하는 기간이며, 유지 기간은 어드레스 기간에서 선택된 방전 셀을 방전시키는 기간이다. The reset period is a period in which the wall charges formed in the sustain period are removed, and in the reset period of the first subfield, a main reset waveform is applied to remove and accumulate wall charges in all discharge cells and reset the subfield after the second subfield. In the period, an auxiliary reset waveform is applied to remove only wall charges of the discharge cells in which the discharge occurred in the previous subfield by removing the wall charges without accumulating the wall charges in the discharge cells. The address period is a period for selecting a discharge cell to be displayed from among the discharge cells, and the sustain period is a period for discharging the discharge cell selected in the address period.

먼저, 제1 서브필드의 리셋 기간에서는 메인 리셋이 인가되는 구간으로 주사 전극(Y)에 Vs 전압에서 방전 개시 전압을 넘는 Vset 전압까지 점진적으로 상승하는 램프 전압을 인가한다. 이 램프 전압이 인가되는 동안에 주사 전극(Y)에서 어드레스 전극(A) 및 유지 전극(X)으로 각각 미약한 방전이 일어난다. 이러한 방전에 의해 주사 전극(Y)에 음(-)의 벽 전하가 축적되고 어드레스 전극(A) 및 유지 전극(X)에는 양(+)의 벽 전하가 축적된다. First, in the reset period of the first subfield, a ramp voltage that gradually rises from the Vs voltage to the Vset voltage exceeding the discharge start voltage is applied to the scan electrode Y in the period where the main reset is applied. While this lamp voltage is applied, weak discharge occurs from the scan electrode Y to the address electrode A and the sustain electrode X, respectively. By this discharge, negative wall charges are accumulated on the scan electrode Y, and positive wall charges are accumulated on the address electrode A and the sustain electrode X.

다음으로, 주사 전극(Y)에 Vs 전압에서 Vnf 전압까지 점진적으로 하강하는 램프 전압이 인가된다. 이때 어드레스 전극(A)에는 기준 전압(도 4에서는 0V라 가정함)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스 된다. 그리고 방전 셀에서 어드레스 전극과 주사 전극 사이의 방전 개시 전압을 Vfay 전압이라고 했을 때, 하강 램프 전압의 마지막 전압(Vnf)은 -Vfay에 해당하는 전압이다. Next, a ramp voltage gradually decreasing from the Vs voltage to the Vnf voltage is applied to the scan electrode Y. At this time, a reference voltage (assuming 0 V in FIG. 4) is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. When the discharge start voltage between the address electrode and the scan electrode in the discharge cell is referred to as Vfay voltage, the last voltage Vnf of the falling ramp voltage is a voltage corresponding to -Vfay.

일반적으로 방전 셀에서 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이의 전압이 방전 개시 전압 이상이 되면 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이에서 방전이 일어난다. 특히, 본 발명의 제1 실시예에서와 같이 완만하게 하강하는 램프 전압이 인가되어 방전이 일어나는 경우에는 방전 셀 내부의 벽 전압도 하강 램프 전압과 같은 속도로 감소하게 된다. 이러한 원리에 대해서는 미국특허공보 제5,745,086호에 상세하게 기재되어 있으므로, 이에 대한 자세한 설명은 생략한다. In general, when the voltage between the scan electrode and the address electrode or between the scan electrode and the sustain electrode is higher than the discharge start voltage in the discharge cell, discharge occurs between the scan electrode and the address electrode or between the scan electrode and the sustain electrode. In particular, when the ramp voltage is gently applied as in the first embodiment of the present invention and discharge occurs, the wall voltage inside the discharge cell is also reduced at the same rate as the ramp lamp voltage. Since this principle is described in detail in US Patent No. 5,745,086, detailed description thereof will be omitted.

아래에서는 도 5를 참조하여 -Vfay 전압까지 하강하는 램프 전압이 인가되는 경우의 방전 특성에 대해서 설명한다. Hereinafter , with reference to FIG. 5, the discharge characteristics when the ramp voltage falling down to the -V fay voltage is applied will be described.

도 5는 방전 셀에 하강 램프 전압이 인가되는 경우의 하강 램프 전압과 벽 전압 사이의 관계를 나타내는 도면이다. 도 5에서는 주사 전극과 어드레스 전극을 중심으로 설명하고, 하강 램프 전압이 인가되기 전에 주사 전극과 어드레스 전극에 각각 음의 전하와 양의 전하가 쌓여 있어서 일정량의 벽 전압(V0)이 형성되어 있는 것으로 가정한다.5 is a diagram illustrating a relationship between a falling ramp voltage and a wall voltage when a falling ramp voltage is applied to a discharge cell. In FIG. 5, the scan electrode and the address electrode will be described, and a negative charge and a positive charge are accumulated on the scan electrode and the address electrode, respectively, before the falling ramp voltage is applied, so that a certain amount of wall voltage V 0 is formed. Assume that

도 5에 나타낸 바와 같이, 주사 전극에 인가되는 전압이 완만하게 감소하는 중에 벽 전압(Vwall)과 주사 전극에 인가된 전압(Vy)의 차이가 방전 개시 전압(Vfay )을 넘는 경우에는 방전이 일어난다. 그리고 앞에서 설명한 것처럼 방전이 일어나면 방전 셀 내부의 벽 전압(Vwall)은 하강 램프 전압(Vy)과 동일한 속도로 감소하게 된다. 이때, 하강 램프 전압(Vy)과 벽 전압(Vwall)의 차이는 방전 개시 전압(Vfay )을 유지하게 된다. 따라서 도 5에 나타낸 바와 같이, 주사 전극에 인가되는 전압(Vy)이 -Vfay 전압까지 감소하면 방전 셀 내부에서 어드레스 전극과 주사 전극 사이의 벽 전압(Vwall)은 0V가 된다. As shown in FIG. 5, when the difference between the wall voltage V wall and the voltage V y applied to the scan electrode exceeds the discharge start voltage V fay while the voltage applied to the scan electrode is slowly decreased. Discharge occurs. As described above, when discharge occurs, the wall voltage V wall inside the discharge cell decreases at the same speed as the falling ramp voltage V y . In this case, the difference between the falling ramp voltage V y and the wall voltage V wall maintains the discharge start voltage V fay . Therefore, as shown in FIG. 5, when the voltage V y applied to the scan electrode decreases to the -V fay voltage, the wall voltage V wall between the address electrode and the scan electrode in the discharge cell becomes 0V.

그런데, 방전 셀마다 특성에 따라 방전 개시 전압에 차이가 있으므로 본 발명의 제1 실시예에서는 주사 전극에 인가되는 전압(Vy)이 모든 방전 셀에서 어드레 스 전극(A1-Am)으로부터 주사 전극(Y1-Yn)으로 방전이 일어날 수 있을 정도의 크기로 할 수 있다. 이때, 모든 방전 셀은 플라즈마 디스플레이 패널에서 화면을 표시할 때 영향을 줄 수 있는 영역(유효 표시 영역)에 있는 방전 셀을 포함한다. However, since the discharge start voltage is different depending on the characteristics of each discharge cell, in the first embodiment of the present invention, the voltage V y applied to the scan electrodes is scanned from the address electrodes A 1 -A m in all the discharge cells. The electrodes Y 1 -Y n can be sized to the extent that a discharge can occur. In this case, all of the discharge cells include discharge cells in an area (effective display area) that may affect when displaying a screen on the plasma display panel.

즉, 수학식 1에 나타낸 것처럼 어드레스 전극(A1-Am)에 인가되는 전압(0V)과 주사 전극(Y1-Yn)에 인가되는 전압(Vnf)의 차이(VA-Y,reset)가 방전 셀 중에서 방전 개시 전압(Vfay)이 가장 높은 것의 방전 개시 전압(Vf,MAX, 이하 '최대 방전 개시 전압'이라 함)보다 크게 한다. 이때, Vnf 전압의 크기(|Vnf|)가 최대 방전 개시 전압(Vf,MAX)보다 너무 크면 음의 벽 전압이 형성되므로, Vnf 전압의 크기(|Vnf|)는 최대 방전 개시 전압(Vf,MAX)과 동일한 것이 바람직하다. That is, as shown in Equation 1, the difference between the voltage 0V applied to the address electrodes A 1 -A m and the voltage V nf applied to the scan electrodes Y 1 -Y n (V AY, reset ) Among the discharge cells, the discharge start voltage V fay is greater than the discharge start voltage (V f, MAX , hereinafter referred to as 'maximum discharge start voltage') of the highest. At this time, if the magnitude of the voltage V nf (| V nf |) is too large than the maximum discharge initiation voltage (V f, MAX ) , a negative wall voltage is formed. Therefore, the magnitude of the voltage V nf (| V nf |) is the maximum discharge initiation. It is preferable that the voltage V f and MAX be the same.

Figure 112004053932178-pat00001
Figure 112004053932178-pat00001

이와 같이, 주사 전극(Y1-Yn)에 Vnf 전압까지 하강하는 램프 전압이 인가되면, 모든 방전 셀에서 벽 전압이 제거된다. 그리고 Vnf 전압의 크기(|Vnf|)를 최대 방전 개시 전압(Vf,MAX)으로 하면, 방전 개시 전압(Vf)이 최대 방전 개시 전압(Vf,MAX)보다 작은 방전 셀에서는 반대로 음의 벽 전압이 생성될 수 있다. 즉, 어드레스 전극(A1-Am)에 음의 벽 전하가 형성되고 주사 전극(Y1-Yn)에 음의 벽 전하가 형 성될 수 있다. 이때, 생성된 벽 전압은 어드레스 기간에서 방전 셀 간의 불균일을 해소할 수 있는 전압이 된다. As such, when a ramp voltage that drops to the Vnf voltage is applied to the scan electrodes Y 1 -Y n , the wall voltage is removed from all the discharge cells. If the magnitude of the Vnf voltage (| Vnf |) is set to the maximum discharge start voltage (V f, MAX ), the discharge start voltage (V f ) is negative in the discharge cell smaller than the maximum discharge start voltage (V f, MAX ). Wall voltage can be generated. That is, negative wall charges may be formed on the address electrodes A 1 -A m and negative wall charges may be formed on the scan electrodes Y 1 -Y n . At this time, the generated wall voltage becomes a voltage capable of solving the nonuniformity between the discharge cells in the address period.

이어서, 어드레스 기간에서는 먼저 주사 전극(Y1-Yn)과 유지 전극(X1-X n)을 각각 기준 전압(0V) 및 Ve 전압으로 유지한 다음 표시하고자 하는 방전 셀을 선택하기 위해 주사 전극(Y1-Yn)과 어드레스 전극(A1-Am)에 전압을 인가한다. 즉, 먼저 첫 번째 행의 주사 전극(Y1)에 음의 전압인 VscL 전압을 인가하는 동시에 첫 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(Ai)에 양의 전압인 VscH 전압을 인가한다. 도 4에서는 VscL 전압을 리셋 기간에서의 Vnf 전압과 동일한 레벨로 하였다. Subsequently, in the address period, the scan electrodes Y 1 -Y n and the sustain electrodes X 1 -X n are first maintained at the reference voltage (0 V) and the V e voltage, respectively, and then scanned to select the discharge cells to be displayed. Voltages are applied to the electrodes Y 1 -Y n and the address electrodes A 1 -A m . That is, first, the negative voltage VscL is applied to the scan electrode Y 1 of the first row, and the positive voltage VscH is applied to the address electrode A i located in the discharge cell to be displayed in the first row. Is authorized. In Fig. 4, the VscL voltage is set at the same level as the Vnf voltage in the reset period.

그러면 수학식 2에 나타낸 것처럼 어드레스 기간에서 선택된 방전 셀에서의 어드레스 전극(Ai)과 주사 전극(Y1)의 전압의 차이(VA-Y,address)가 항상 최대 방전 개시 전압(Vf,MAX)보다 커지게 된다. Then, as shown in Equation 2, the difference between the voltage V AY and address of the address electrode A i and the scan electrode Y 1 in the selected discharge cell in the address period is always the maximum discharge start voltage V f , MAX . It becomes bigger.

Figure 112004053932178-pat00002
Figure 112004053932178-pat00002

따라서, VscH 전압이 인가된 어드레스 전극(Ai)과 VscL 전압이 인가된 주사 전극(Y1)에 의해 형성되는 방전 셀에서는 어드레스 전극(Ai)과 주사 전극(Y1 ) 사이 및 유지 전극(X1)과 주사 전극(Y1) 사이에서 어드레스 방전이 일어난다. 그 결과 주사 전극(Y1)에는 양의 벽 전하가 형성되고 유지 전극(X1)에는 음의 벽 전하가 형성된다. 또한 어드레스 전극(Ai)에도 음의 벽 전하가 형성된다. Therefore, in the discharge cell formed by the address electrode A i to which the VscH voltage is applied and the scan electrode Y 1 to which the VscL voltage is applied, between the address electrode A i and the scan electrode Y 1 and the sustain electrode ( An address discharge occurs between X 1 ) and the scan electrode Y 1 . As a result, positive wall charges are formed on the scan electrode Y 1 and negative wall charges are formed on the sustain electrode X 1 . A negative wall charge is also formed on the address electrode A i .

다음, 두 번째 행의 주사 전극(Y2)에 VscL 전압을 인가하면서 두 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(Ai)에 VscH 전압을 인가한다. 그러면 앞에서 설명한 것처럼 VscH 전압이 인가된 어드레스 전극(Ai)과 VscL 전압이 인가된 주사 전극(Y2)에 의해 형성되는 방전 셀에서 어드레스 방전이 일어나서 방전 셀에 벽 전하가 형성된다. 마찬가지로 나머지 행의 주사 전극(Y3-Yn)에 대해서는 순차적으로 VscL 전압을 인가하면서 표시하고자 하는 방전 셀에 위치하는 어드레스 전극에 VscH 전압을 인가하여, 벽 전하를 형성한다. Next, while applying the VscL voltage to the scan electrode Y 2 of the second row, the VscH voltage is applied to the address electrode A i located in the discharge cell to be displayed in the second row. Then, as described above, the address discharge occurs in the discharge cell formed by the address electrode A i to which the VscH voltage is applied and the scan electrode Y 2 to which the VscL voltage is applied, thereby forming wall charges in the discharge cell. Similarly, the VscH voltage is applied to the address electrodes positioned in the discharge cells to be displayed while sequentially applying the VscL voltage to the scan electrodes Y 3 -Y n in the remaining rows, thereby forming wall charges.

유지 기간에서는 먼저 주사 전극(Y1-Yn)에 Vs 전압을 인가하면서 유지 전극(X1-Xn)에 기준 전압(0V)을 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서는, 주사 전극(Yj)과 유지 전극(Xj) 사이의 전압이 Vs 전압에 어드레스 기간에서 형성된 주사 전극(Yj)의 양의 벽 전하와 유지 전극(Xj)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(Vfxy)을 넘게 된다. 따라서 주사 전극(Yj)과 유지 전극(Xj) 사이에서 유지 방전이 일어난다. 그리고 이 유지 방전이 일어난 방전 셀의 주사 전극(Yj)과 유지 전극(Xj)에 는 각각 음의 벽 전하와 양의 벽 전하가 형성된다. In the sustain period, first, the reference voltage (0V) is applied to the sustain electrodes (X 1 -X n ) while applying the V s voltage to the scan electrodes (Y 1 -Y n ). Then, in the discharge cell selected in the address period, the positive wall charge and the sustain electrode X of the scan electrode Y j formed in the address period at the voltage between the scan electrode Y j and the sustain electrode X j are at the voltage V s. Since the wall voltage due to the negative wall charge of j ) is added, the discharge start voltage V fxy between the scan electrode and the sustain electrode is exceeded . Therefore, sustain discharge occurs between scan electrode Y j and sustain electrode X j . A negative wall charge and a positive wall charge are formed in the scan electrode Y j and the sustain electrode X j of the discharge cell in which this sustain discharge has occurred.

다음, 주사 전극(Y1-Yn)에 0V가 인가되고 유지 전극(X1-Xn)에 Vs 전압이 인가된다. 앞에서 유지 방전이 일어난 방전 셀에서는, 유지 전극(Xj)과 주사 전극(Yj) 사이의 전압이 Vs 전압에 앞의 유지 방전에서 형성된 유지 전극(Xj)의 양의 벽 전하와 주사 전극(Yj)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(Vfxy)을 넘게 된다. 따라서 주사 전극(Yj)과 유지 전극(Xj) 사이에서 유지 방전이 일어나고, 유지 방전이 일어난 방전 셀의 주사 전극(Yj)과 유지 전극(Xj)에는 각각 양의 벽 전하와 음의 벽 전하가 형성된다. The next scanning electrode (Y 1 -Y n) 0V is applied is applied with a voltage V s to the sustain electrodes (X 1 -X n). In the discharge cell in which the sustain discharge has occurred previously, the positive wall charge and the scan electrode of the sustain electrode X j formed at the sustain discharge before the voltage between the sustain electrode X j and the scan electrode Y j are equal to the voltage V s. Since the wall voltage due to the negative wall charge of (Y j ) is added, the discharge start voltage V fxy between the scan electrode and the sustain electrode is exceeded . Therefore, the scan electrode occurs and the sustain discharge between (Y j) and the sustain electrode (X j), maintaining the scan electrode of the discharge cell the discharge takes place (Y j) and the sustain electrode (X j), the respective amounts of the wall charges and the negative Wall charges are formed.

이후, 동일한 방법으로 Vs 전압과 0V가 주사 전극(Y1-Yn)과 유지 전극(X 1-Xn)에 교대로 인가되어 유지 방전이 계속 행해진다. 그리고 마지막 유지 방전은 주사 전극(Y1-Yn)에 Vs 전압이 인가되고 유지 전극(X1-Xn)에 0V가 인가된 상태에서 일어난다. 마지막 유지 방전 이후에는 앞에서 설명한 리셋 기간부터 시작하는 서브필드가 이어진다. Thereafter, in the same manner, the voltage V s and 0 V are alternately applied to the scan electrodes Y 1 -Y n and the sustain electrodes X 1 -X n to continue sustain discharge. The last sustain discharge occurs in a state where a voltage V s is applied to the scan electrodes Y 1 -Y n and 0 V is applied to the sustain electrodes X 1 -X n . After the last sustain discharge, subfields starting from the reset period described above are continued.

다음으로, 제2 서브필드의 리셋 기간에서는 보조 리셋이 인가되는 구간으로 제1 서브필드의 유지 기간에서 인가된 마지막 유지 펄스 이후에 주사 전극(Y)에 Vs 전압에서 Vnf 전압까지 완만하게 하강하는 램프 전압이 인가된다. 이때 제1 서브필드의 리셋 기간에서와 같이 어드레스 전극(A)에는 기준 전압(0V)이 인가되고, 유 지 전극(X)은 Ve 전압으로 바이어스된다. 즉, 제 1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 주사 전극(Y)에 인가된다. 그러면, 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다. 이때, 제1 서브필드의 리셋 기간에서와 같이 제2 서브필드의 리셋 기간에서는 주사 전극(Y)과 어드레스 전극(A)사이에 존재하던 벽 전하가 완전히 소거된다. 다시 말하면, 제1 서브필드에서 선택된 셀에 대해서만 제2 서브필드의 리셋 기간에 의해 약한 방전이 발생하여 주사 전극과 어드레스 전극 사이에 존재하던 벽전하가 완전히 소거된다. Next, in the reset period of the second subfield, the ramp is gradually lowered from the voltage Vs to the voltage Vnf to the scan electrode Y after the last sustain pulse applied in the sustain period of the first subfield in the period in which the auxiliary reset is applied. Voltage is applied. At this time, as in the reset period of the first subfield, the reference voltage 0V is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. That is, the same voltage as the falling ramp voltage applied in the reset period of the first subfield is applied to the scan electrode (Y). Then, weak discharge occurs in the discharge cell selected in the first subfield, and no discharge occurs in the discharge cell that is not selected. At this time, in the reset period of the second subfield, as in the reset period of the first subfield, the wall charge existing between the scan electrode Y and the address electrode A is completely erased. In other words, weak discharge occurs only in the cell selected in the first subfield by the reset period of the second subfield, and the wall charge existing between the scan electrode and the address electrode is completely erased.

제2 서브필드의 어드레스 기간과 유지 기간에 인가되는 파형은 제1 서브필드와 동일하므로 이하에서는 설명을 생략한다. 여기서, 제3 서브필드 내지 제8 서브필드는 제2 서브필드와 동일한 파형이 인가될 수 있을 뿐만 아니라 제3 서브필드 내지 제8 서브필드 중 임의의 서브필드에서 제1 서브필드와 같은 파형이 인가될 수 있다. Since the waveforms applied to the address period and the sustain period of the second subfield are the same as the first subfield, the description thereof will be omitted below. Here, the same waveform as the second subfield may be applied to the third subfield to the eighth subfield, and the same waveform as the first subfield is applied to any subfield among the third subfield to the eighth subfield. Can be.

이와 같이 본 발명의 제1 실시예에 의하면, 어드레스 기간에서 표시하고자 하는 방전 셀의 어드레스 전극과 주사 전극의 전압 차이를 최대 방전 개시 전압보다 크게 함으로써, 리셋 기간에서 벽 전하가 형성되지 않아도 어드레스 방전이 일어난다. 따라서 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다. As described above, according to the first embodiment of the present invention, by making the voltage difference between the address electrode and the scan electrode of the discharge cell to be displayed in the address period larger than the maximum discharge start voltage, the address discharge is not generated even in the reset period. Happens. Therefore, since the address discharge is not affected by the wall charges formed in the reset period, the problem of margin deterioration due to the wall charges disappears.

그리고 본 발명의 제1 실시예에서는 VscL 전압을 Vnf 전압과 동일하게 함으로써, VscL 전압과 Vnf 전압을 동일한 전원에서 공급할 수 있으므로 주사 전극을 구동하기 위한 회로가 간단해진다. In the first embodiment of the present invention, the VscL voltage and the Vnf voltage can be supplied from the same power supply, so that the circuit for driving the scan electrode is simplified.

이상, 본 발명의 제1 실시예에서는 기준 전압을 0V로 가정하여 설명하였지만, 이와는 달리 기준 전압을 다른 전압으로 할 수도 있다. 그리고 Va 전압과 VscL 전압의 차이가 최대 방전 개시 전압보다 크게 할 수 있다면 VscL 전압을 Vnf 전압과 다르게 할 수도 있다. In the first embodiment of the present invention, the reference voltage is assumed to be 0 V. However, the reference voltage may be another voltage. And Va voltage and VscL If the voltage difference can be made larger than the maximum discharge start voltage, the VscL voltage may be different from the Vnf voltage.

다음, 본 발명의 제1 실시예에서 설명한 어드레스 전극과 주사 전극 사이의 방전 개시 전압(Vfay), 유지 전극과 주사 전극 사이의 방전 개시 전압(Vfxy) 및 V s 전압 사이의 관계에 대해서 설명한다.Next, the relationship between the discharge start voltage V fay between the address electrode and the scan electrode, the discharge start voltage V fxy and the V s voltage between the sustain electrode and the scan electrode described in the first embodiment of the present invention will be described. do.

플라즈마 디스플레이 패널에 방전은 양이온이 음극에 충돌될 때 방출되는 2차 전자의 양에 의해 결정되며, 이를 γ 프로세스라 한다. 따라서 2차 전자 방출 계수(γ)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우보다 2차 전자 방출 계수(γ)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우의 방전 개시 전압이 더 낮다. 그런데, 3전극 플라즈마 디스플레이 패널에서, 배면 기판에 형성되는 어드레스 전극은 색상 표현을 위해 형광체로 덮여 있고, 전면 기판에 형성되는 주사 전극과 유지 전극은 MgO 성분의 보호막으로 덮여 있다. 여기서 MgO 보호막은 2차 전자 방출 계수가 높은 반면 형광체층은 2차 전자 방출 계수가 낮다. 그리고 주사 전극과 유지 전극은 대칭으로 형성되어 있는 반면, 어드레스 전극과 주사 전극은 비대칭으로 형성되어 있으므로, 어드레스 전극과 주사 전극 사이의 방전 개시 전압은 어드레스 전극이 양극으로 작용하는 경우와 음극으로 작용하는 경 우에 달라질 수 있다. The discharge in a plasma display panel is determined by the amount of secondary electrons released when a cation strikes the cathode, which is called a γ process. Therefore, the discharge initiation voltage is higher when an electrode covered with a material having a lower secondary electron emission coefficient (γ) acts as a cathode than when an electrode covered with a material having a lower secondary electron emission coefficient (γ) acts as a cathode. low. By the way, in the three-electrode plasma display panel, the address electrode formed on the rear substrate is covered with phosphor for color expression, and the scan electrode and sustain electrode formed on the front substrate are covered with a protective film of MgO component. The MgO passivation layer has a high secondary electron emission coefficient while the phosphor layer has a low secondary electron emission coefficient. In addition, since the scan electrode and the sustain electrode are formed symmetrically, the address electrode and the scan electrode are formed asymmetrically, so that the discharge start voltage between the address electrode and the scan electrode acts as the anode and the cathode. This may vary.

즉, 형광체로 덮여 있는 어드레스 전극이 양극으로 작용하고 유전체층으로 덮여 있는 주사 전극이 음극으로 작용하는 경우의 방전 개시 전압(Vfay)이 어드레스 전극이 음극으로 작용하고 주사 전극이 양극으로 작용하는 경우의 방전 개시 전압(Vfya)보다 낮다. 그리고 통상적으로 어드레스 전극이 양극일 때의 방전 개시 전압(Vfay), 어드레스 전극이 음극일 때의 방전 개시 전압(Vfya) 및 주사 전극과 유지 전극 사이의 방전 개시 전압(Vfxy) 사이에는 수학식 3의 관계가 성립한다. 물론 이러한 관계는 방전 셀의 상태에 따라서 달라질 수도 있다.That is, the discharge start voltage V fay when the address electrode covered with the phosphor acts as the anode and the scan electrode covered with the dielectric layer acts as the cathode is used when the address electrode acts as the cathode and the scan electrode acts as the anode. It is lower than the discharge start voltage V fya . And generally between the address electrodes, the discharge initiation voltage (V fay) when the positive electrode, the starting discharge when the address electrode is the cathode voltage (V fya) and the scan electrodes and the sustain start discharge between the electrode voltage (V fxy) mathematics Equation 3 holds. Of course, this relationship may vary depending on the state of the discharge cell.

Figure 112004053932178-pat00003
Figure 112004053932178-pat00003

리셋 기간 및 어드레스 기간에서는 주사 전극이 음극으로 작용하므로, 어드레스 전극과 주사 전극 사이의 방전 개시 전압(Vfay)은 수학식 3의 관계로부터 수학식 4의 관계가 성립한다. 그리고 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 방전이 일어나지 않아야 하므로, Vs 전압도 수학식 5와 같이 주사 전극과 유지 전극 사이의 방전 개시 전압(Vfxy)보다 낮은 전압이다.In the reset period and the address period, since the scan electrode acts as the cathode, the discharge start voltage V fay between the address electrode and the scan electrode is represented by the equation (4) from the relationship in the equation (3). Since the sustain discharge should not occur in the discharge cells not addressed in the address period, the V s voltage is also lower than the discharge start voltage V fxy between the scan electrode and the sustain electrode as shown in Equation (5).

Figure 112004053932178-pat00004
Figure 112004053932178-pat00004

Figure 112004053932178-pat00005
Figure 112004053932178-pat00005

그리고 본 발명의 제1 실시예에서는 리셋 기간에서 어드레스 전극과 주사 전극 사이의 벽 전압을 0V에 가깝도록 하였으므로, 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 기간에서 주사 전극과 어드레스 전극 사이 및 유지 전극과 어드레스 전극 사이에서도 연속적으로 방전이 일어나지 않아야 한다. 바꾸어 말하면, 연속적으로 방전이 일어나는 경우는 주사 전극에 Vs 전압이 인가되어 주사 전극과 어드레스 전극 사이에서 방전이 일어나고, 이 방전에 의해 어드레스 전극에 양의 벽 전하가 형성된 경우에 유지 전극에 Vs 전압이 인가될 때도 유지 전극과 어드레스 전극 사이에서 방전이 일어나는 경우이다. 그런데, 유지 전극과 주사 전극은 대칭 전극이므로 유지 전극과 어드레스 전극 사이의 방전개시전압은 Vfay 전압과 동일하고, 주사 전극과 어드레스 전극의 방전에 의해 유지 전극에 양의 벽 전하가 쌓이는 경우에 유지 전극과 어드레스 전극에 형성되는 벽 전압은 Vfay 전압을 넘을 수 없다. 따라서 주사 전극과 어드레스 전극 사이의 방전에 의해 유지 전극에 양의 벽 전하가 형성된 후 유지 전극에 Vs 전압이 인가될 때 방전이 일어나지 않기 위해서는 수학식 6의 관계, 즉 Vfay 전압이 Vs/2 전압보다 클 필요가 있다. In the first embodiment of the present invention, since the wall voltage between the address electrode and the scan electrode is close to 0 V in the reset period, in the discharge cells that are not addressed in the address period, between the scan electrode and the address electrode and the sustain electrode in the sustain period. Discharge should not occur continuously even between address electrodes. In other words, when discharge occurs continuously, V s voltage is applied to the scan electrode to cause discharge between the scan electrode and the address electrode, and when the positive wall charge is formed on the address electrode, V s is applied to the sustain electrode. The discharge occurs between the sustain electrode and the address electrode even when a voltage is applied. However, since the sustain electrode and the scan electrode are symmetrical electrodes, the discharge start voltage between the sustain electrode and the address electrode is equal to the V fay voltage, and is maintained when positive wall charges are accumulated on the sustain electrode by the discharge of the scan electrode and the address electrode. The wall voltage formed on the electrode and the address electrode cannot exceed the V fay voltage. Therefore, in order that no discharge occurs when the voltage V s is applied to the sustain electrode after the positive wall charge is formed on the sustain electrode by the discharge between the scan electrode and the address electrode, the relationship of Equation 6, that is, the V fay voltage is V s / Need to be greater than 2 voltages.

Figure 112004053932178-pat00006
Figure 112004053932178-pat00006

수학식 4 내지 6의 관계를 종합하여 보면, Vfay 전압은 Vs/2보다 높은 전압으로 설정할 필요가 있고, 또한 Vfay 전압과 Vs 전압 모두 Vfxy 전압보다 일정 전압 이상 낮아야 하므로 Vfay 전압은 Vs 전압 근방에서 결정될 수 있다. 즉, 수학식 7과 같은 관계가 성립한다. 실험으로 측정하였을 때 ΔV는 0에서 30V 사이의 전압을 가진다.Based on these relations given by the expressions 4 to 6, V fay voltage V s / 2, and more needs to be set to a high voltage, and therefore lower than the constant voltage than V fxy voltage both V fay voltage and V s the voltage V fay voltage Can be determined near the V s voltage. In other words, the relationship as shown in equation (7) holds. As measured experimentally, ΔV has a voltage between 0 and 30V.

Figure 112004053932178-pat00007
Figure 112004053932178-pat00007

도 4에서는 리셋 기간 및 어드레스 기간에서 유지 전극(X1-Xn)에 인가되는 Ve 전압을 양의 전압으로 표현하였다. 어드레스 기간에서 주사 전극(Yj)과 어드레스 전극(Ai) 사이의 방전에 의해 주사 전극(Yj)과 유지 전극(Xj) 사이에서 방전이 일어날 수 있다면 Ve 전압은 다른 전압일 수도 있다. 예를 들어 Ve 전압은 0V 또는 음의 전압일 수도 있다. In FIG. 4, the voltage V e applied to the sustain electrodes X 1- X n in the reset period and the address period is expressed as a positive voltage. If the discharge can occur between scan electrode Y j and sustain electrode X j by the discharge between scan electrode Y j and address electrode A i in the address period, the voltage V e may be another voltage. . For example, the V e voltage may be 0 V or a negative voltage.

이상, 본 발명의 제1 실시예에서는 리셋 기간에서 어드레스 전극에 인가되는 전압을 0V로 하여 설명하였지만, 어드레스 전극과 주사 전극 사이의 벽 전압은 어드레스 전극과 주사 전극에 인가되는 전압의 차에 의해 결정이 되므로 어드레스 전 극과 주사 전극에 인가되는 전압의 차가 본 발명의 실시예와 동일한 관계를 만족한다면 어드레스 전극과 주사 전극에 인가되는 전압을 다르게 설정할 수 있다. In the first embodiment of the present invention, the voltage applied to the address electrode in the reset period is described as 0 V. However, the wall voltage between the address electrode and the scan electrode is determined by the difference between the voltages applied to the address electrode and the scan electrode. Therefore, if the difference between the voltage applied to the address electrode and the scan electrode satisfies the same relationship as in the embodiment of the present invention, the voltage applied to the address electrode and the scan electrode can be set differently.

그리고 본 발명의 제1 실시예에서는 리셋 기간에서 램프 형태의 전압이 주사 전극에 인가되는 것으로 하여 설명하였지만, 램프 형태 이외에 약방전을 일으키면서 벽 전하를 제어할 수 있는 다른 형태의 전압을 주사 전극에 인가할 수도 있다. 이러한 형태의 전압은 시간 변화에 따라 점진적으로 전압 레벨이 변화하는 전압이다. In the first embodiment of the present invention, a voltage in the form of a lamp is applied to the scan electrode in the reset period. However, in addition to the lamp, another type of voltage capable of controlling wall charge while generating a weak discharge is applied to the scan electrode. May be authorized. This type of voltage is a voltage whose voltage level changes gradually over time.

이와 같이 본 발명에 의하면, 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다. 그리고 발광하지 않는 방전 셀에서 리셋 기간에서의 방전의 양이 줄어들므로 명암비가 좋아진다. Thus, according to the present invention, since the address discharge is not affected by the wall charges formed in the reset period, the problem of margin deterioration due to the wall charges disappears. Since the amount of discharge in the reset period is reduced in the discharge cells that do not emit light, the contrast ratio is improved.

한편, 일반적으로 리셋 기간에서는 모든 형태의 방전 셀에 대해서 초기화를 하여야 하므로 리셋 기간 동안 인가되는 최고 전압과 최저 전압의 차이는 (Vfay + Vfya) 이상으로 설정된다. 즉, 도 4의 구동 파형에서는 리셋 기간에서의 최고 전압인 Vset 전압과 최저 전압인 -Vnf 전압의 차이가 (Vfay + Vfya) 전압 또는 그 이상으로 설정된다. 주어진 외부 인가 전압에서 안정 상태를 유지하는 방전 셀의 내부 전극간 전압은 외부 인가 전압과 벽 전압의 합에 의해 정해지며, -Vfya 전압과 Vfay 전압 사이의 전압을 갖는다. 따라서 모든 방전 셀에서 방전을 발생시키기 위해서는 주사 전극과 어드레스 전극 사이에 (Vfay + Vfya) 전압만큼의 전압 변동이 인 가되어야 한다. 즉, (Vfay + Vfya) 전압 또는 그 이상의 외부 전압이 인가되면 이 외부 전압이 벽 전압과 함께 어느 극성으로도 내부 전극간 전압을 방전 개시 전압 이상으로 할 수 있기 때문에, 모든 방전 셀에서 초기화 방전이 일어날 수 있다.On the other hand, in general, since all types of discharge cells must be initialized in the reset period, the difference between the highest voltage and the lowest voltage applied during the reset period is set to (Vfay + Vfya) or more. That is, in the driving waveform of Fig. 4, the difference between the Vset voltage which is the highest voltage and the -Vnf voltage which is the lowest voltage in the reset period is set to (Vfay + Vfya) voltage or more. The voltage between the internal electrodes of a discharge cell that remains stable at a given externally applied voltage is determined by the sum of the externally applied voltage and the wall voltage, -Vfya and Vfay. Has a voltage between the voltages. Therefore, in order to generate a discharge in all the discharge cells, a voltage variation by (Vfay + Vfya) voltage must be applied between the scan electrode and the address electrode. That is, when (Vfay + Vfya) voltage or more external voltage is applied, since the external voltage can make the voltage between the internal electrodes more than the discharge start voltage at any polarity together with the wall voltage, the initializing discharge is Can happen.

그런데, 본 발명의 제1 실시예에서는 리셋 기간에 어드레스 전극의 전압을 0V로 유지하며, 주사 전극에는 최대 Vset 전압, 최저 Vnf 전압을 인가한다. 따라서, 리셋 기간에서 인가되는 전압은 다음의 수학식을 만족해야 한다. However, in the first embodiment of the present invention, the voltage of the address electrode is maintained at 0 V during the reset period, and the maximum Vset voltage and the minimum Vnf voltage are applied to the scan electrode. Therefore, the voltage applied in the reset period must satisfy the following equation.

Figure 112004053932178-pat00008
Figure 112004053932178-pat00008

그런데, 본 발명의 제1 실시예에서 Vnf 전압은 음의 전압이며 Vnf 전압의 크기(|Vnf|)는 방전 개시 전압(Vfay) 이상으로 설정하였다. 그러므로, 리셋 기간에 주사 전극에 인가되는 최대 전압인 Vset 전압을 Vfya보다 큰 전압까지 낮출 수 있다. However, in the first embodiment of the present invention, the voltage Vnf is a negative voltage and the magnitude of the voltage Vnf (| Vnf |) is set to the discharge start voltage Vfay or more. Therefore, the voltage Vset, which is the maximum voltage applied to the scan electrodes in the reset period, can be lowered to a voltage larger than Vfya.

또한, 본 발명의 제1 실시예에서는 리셋 기간에서 주사 전극의 전압을 Vset 전압까지 상승시킨 후 방전이 일어나지 않는 Vs 전압까지 낮춘 후 하강 램프 파형을 인가하였다. 그런데, Vset 전압을 낮출 수 있으므로 하강 램프 시작 전압도 더욱 낮출 수 있다. In addition, in the first embodiment of the present invention, the voltage of the scan electrode is increased to the Vset voltage in the reset period and then lowered to the Vs voltage at which no discharge occurs, and then a falling ramp waveform is applied. However, since the Vset voltage can be lowered, the falling ramp start voltage can be further lowered.

만약, 하강 램프 시작 전압을 Vg 전압까지 낮춘다고 가정하면, 하강 램프 시작 시점에서 유지 전극과 주사 전극간에 방전이 일어나지 않기 위해서 전압은 다음 식을 만족해야 한다.If it is assumed that the falling ramp start voltage is lowered to the Vg voltage, the voltage must satisfy the following equation so that no discharge occurs between the sustain electrode and the scan electrode at the start of the falling ramp.

Figure 112004053932178-pat00009
Figure 112004053932178-pat00009

즉, 하강 램프 시작 시점에서 주사 전극의 전압은 Vg이고, 유지 전극에는 Ve 전압이 인가되며, 방전 셀의 내부 벽전압이 Vw일 때, 외부 인가 전압과 내부 벽전압의 합은 방전 개시 전압보다 낮아야 한다. That is, at the start of the falling ramp, the voltage of the scan electrode is Vg, the Ve voltage is applied to the sustain electrode, and when the internal wall voltage of the discharge cell is Vw, the sum of the external applied voltage and the internal wall voltage must be lower than the discharge start voltage. do.

그런데, 벽전압 Vw는 (Vset - Vfxy)와 동일한 값이므로 수학식 9는 다음과 같이 바꿀 수 있다.However, since the wall voltage Vw is the same value as (Vset-Vfxy), Equation 9 can be changed as follows.

Figure 112004053932178-pat00010
Figure 112004053932178-pat00010

그런데, Vnf는 -Vfay보다 작은 값이므로 Vset 전압을 (Vfxy + Vfay) 이하로 설정할 수 있다. 또한 본 발명의 제1 실시예에서 Vset 전압은 Vfya 전압보다 크면 된다. 따라서, Vset은 Vfay와 (Vfxy + Vfay) 사이값으로 설정할 수 있으므로 Vg는 음의 값을 가질 수 있다. 즉, Vset 전압을 낮추면 하강 램프 파형의 시작전압을 0V 이하로 낮출 수 있다. However, since Vnf is smaller than -Vfay, the Vset voltage can be set below (Vfxy + Vfay). Further, in the first embodiment of the present invention, the Vset voltage may be larger than the Vfya voltage. Therefore, Vset may be set to a value between Vfay and (Vfxy + Vfay), so Vg may have a negative value. That is, by lowering the Vset voltage, the start voltage of the falling ramp waveform can be lowered to 0V or less.

도 6은 이러한 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 6 is a driving waveform diagram of the plasma display device according to the second embodiment of the present invention.

한편, 도 6에 도시한 바와 같이 상승 리셋 최종 전압을 Vset' 전압으로 낮추면 Vset' 전압과 Vs 전압의 차가 Vset 전압과 Vs 전압의 차보다 작아지므로 리셋 기간에 벽전하가 쌓이는 구간이 짧아지며, 따라서 상승 리셋 기간에 주사 전극에 충분한 벽전압이 형성되지 않을 수 있다. Meanwhile, as shown in FIG. 6, when the rising reset final voltage is lowered to the voltage Vset ', the difference between the voltage Vset' and the voltage Vs becomes smaller than the difference between the voltage Vset and the voltage Vs, thereby shortening the wall charge accumulation period in the reset period. In the rising reset period, sufficient wall voltage may not be formed on the scan electrodes.

따라서, 이러한 단점을 해결하기 위하여 본 발명의 제3 실시예에서는 리셋 기간에 상승 램프 파형을 인가하기 전에 주사 전극에 (+) 벽전하를 미리 쌓아줌으로써 상승 리셋 기간에 약방전이 일어나서 벽전하가 쌓이기 시작하는 전압을 낮춰준다.Therefore, in order to solve this disadvantage, in the third embodiment of the present invention, before the rising ramp waveform is applied in the reset period, the positive charge is accumulated in the scan electrode in advance so that the weak discharge occurs in the rising reset period so that the wall charges are accumulated. Lower the starting voltage.

도 7은 이러한 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 7 is a driving waveform diagram of the plasma display device according to the third embodiment of the present invention.

도 7에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 구동 파형은 완만하게 상승하는 램프 전압을 인가하는 구간을 가지는 리셋 기간 이전에, 주사 전극(Y)과 유지 전극(X)사이에 벽 전압을 형성시키는 기간(이하, '프리 리셋 기간'이라 함)이 위치한다. As shown in Fig. 7, the driving waveform according to the third embodiment of the present invention is a wall between the scan electrode (Y) and the sustain electrode (X) before a reset period having a section for applying a ramping ramp voltage. A period for forming a voltage (hereinafter, referred to as a 'pre reset period') is located.

프리 리셋 기간에서는 주사 전극(Y)에 Vps 전압에서 Vpy 전압까지 완만하게 하강하는 램프 전압이 인가한다. 이때 어드레스 전극(A)에는 기준 전압(0V)이 인가되고, 유지 전극(X)은 Vpx 전압으로 바이어스 된다. In the pre-reset period, a ramp voltage that slowly falls from the Vps voltage to the Vpy voltage is applied to the scan electrode Y. At this time, the reference voltage (0V) is applied to the address electrode (A), and the sustain electrode (X) is biased to the voltage Vpx.

이때, 주사 전극(Y)에 (+) 벽전하를, 유지 전극(X)에 (-) 벽전하를 형성시키기 위해서는 아래의 수학식 11과 같이 Vpx 전압과 Vpx 전압의 차가 Vnf 전압과 Ve 전압의 차보다 커야 한다. At this time, in order to form (+) wall charges on the scan electrode (Y) and (-) wall charges on the sustain electrode (X), the difference between the Vpx voltage and the Vpx voltage is equal to the Vnf voltage and the Ve voltage as shown in Equation 11 below. Must be larger than the car

Figure 112004053932178-pat00011
Figure 112004053932178-pat00011

즉, 리셋 기간 종료 시점에 주사 전극과 유지 전극에 각각 Vnf 전압과 Ve 전압이 인가되는 경우에는 벽전압이 거의 0V로 설정되므로, 프리 리셋 기간에서는 주사 전극과 유지 전극의 전압차를 리셋 기간 종료 시점의 주사 전극과 유지 전극간의 전압차보다 더 크게 설정하여야(즉, 수학식 11과 같이 설정되어야) 주사 전극에는 (+) 벽 전하가, 유지 전극에는 (-) 벽전하가 각각 형성된다. That is, when the Vnf voltage and the Ve voltage are respectively applied to the scan electrode and the sustain electrode at the end of the reset period, the wall voltage is set to almost 0 V. Therefore, in the pre-reset period, the voltage difference between the scan electrode and the sustain electrode is set at the end of the reset period. To be set larger than the voltage difference between the scan electrode and the sustain electrode (i.e., set as in Equation 11), positive wall charges are formed on the scan electrode and negative wall charges are formed on the sustain electrode.

이때, 전원의 개수를 줄이기 위해 Vpy 전압을 Vnf 전압과 동일한 전압으로 설정할 수 있으며, 이 경우에 수학식 11에 의해 Vpx 전압은 Ve 전압보다 크게 설정해야 한다. In this case, the Vpy voltage may be set to the same voltage as the Vnf voltage in order to reduce the number of power sources. In this case, the Vpx voltage should be set larger than the Ve voltage according to Equation (11).

프리 리셋 기간에 주사 전극과 유지 전극에 벽전하가 형성되는 과정을 살펴보면, 이전 서브필드에서 도 6과 같은 리셋 파형이 인가되고 어드레스 기간에서 선택되지 않은 방전 셀은 주사 전극(Y)과 유지 전극(X) 사이에 벽 전압이 OV를 유지하므로, 다음 서브필드의 프리 리셋 기간에서 도 7과 같은 파형이 인가되면 주사 전극과 유지 전극간의 전압차가 방전 개시 전압이 이상이 되는 시점에 유지 전극으로부터 주사 전극에 미약한 방전이 발생한다. 따라서, 주사 전극에는 (+) 벽전하가 형성되고 유지 전극에는 (-) 벽전하가 형성된다. Looking at the process of forming the wall charges on the scan electrode and the sustain electrode in the pre-reset period, the discharge waveform as shown in FIG. 6 is applied in the previous subfield, and the discharge cells not selected in the address period are the scan electrode Y and the sustain electrode ( Since the wall voltage is maintained at OV between X), if the waveform as shown in Fig. 7 is applied in the pre-reset period of the next subfield, the scan electrode is discharged from the sustain electrode when the voltage difference between the scan electrode and the sustain electrode becomes abnormal. Weak discharge occurs at. Therefore, positive wall charges are formed on the scan electrode and negative wall charges are formed on the sustain electrode.

한편, 프리 리셋 기간에서 어드레스 전극은 기준 전압(0V)으로 바이어스 되어 있으므로 주사 전극과 어드레스 전극간의 전압차가 방전 개시 전압을 넘지 않아 주사 전극과 어드레스 전극 사이에서는 방전이 발생하지 않는다. 즉, 리셋 기간 종료 시점의 주사 전극과 어드레스 전극간의 전압 차가 프리 리셋 기간의 주사 전극과 어드레스 전극 간의 전압차보다 더 작으므로 프리 리셋 기간에 주사 전극과 어 드레스 전극 사이에서는 방전이 발생하지 않는다. On the other hand, since the address electrode is biased to the reference voltage (0 V) in the pre-reset period, the voltage difference between the scan electrode and the address electrode does not exceed the discharge start voltage, so that no discharge occurs between the scan electrode and the address electrode. That is, since the voltage difference between the scan electrode and the address electrode at the end of the reset period is smaller than the voltage difference between the scan electrode and the address electrode in the pre-reset period, no discharge occurs between the scan electrode and the address electrode in the pre-reset period.

이와 같이, 리셋 기간 전에 프리 리셋 기간을 두면 프리 리셋 기간에서 주사 전극과 유지 전극에 각각 형성된 (+) 벽 전하와 (-) 벽 전하로 인해 리셋 기간에서 주사 전극에 벽전하가 쌓이기 시작하는 전압을 낮출 수 있다. In this way, if the pre-reset period is provided before the reset period, the voltage at which wall charges begin to accumulate in the scan electrode in the reset period is caused by the positive and negative wall charges formed on the scan electrode and the sustain electrode, respectively, in the pre-reset period. Can be lowered.

한편, 프리 리셋 기간에서 주사 전극과 유지 전극 사이에 형성되는 벽 전압은 리셋 기간 초기에 주사 전극에 인가되는 Vs 전압에 의해 강방전이 발생하지 않도록 설정하여야 한다. On the other hand, the wall voltage formed between the scan electrode and the sustain electrode in the pre-reset period should be set so that no strong discharge occurs due to the Vs voltage applied to the scan electrode at the beginning of the reset period.

리셋 기간 이후의 구동 파형은 본 발명의 제2 실시예와 동일하므로 중복되는 부분의 설명은 생략한다. Since the driving waveform after the reset period is the same as in the second embodiment of the present invention, description of overlapping portions is omitted.

한편, 본 발명의 제3 실시예에서와 같이 완만하게 상승하는 램프 전압을 인가하는 기간을 가지는 리셋 기간 이전에 주사 전극(Y)과 유지 전극(X)사이에 벽 전압을 형성시키는 프리 리셋 기간을 두는 경우, 일반적으로 상기 프리 리셋 기간의 하강하는 램프 파형의 기울기와 리셋 기간의 하강하는 램프 파형의 기울기를 동일하게 인가한다. 하지만 이 경우 프리 리셋 기간 이전의 유지기간에서의 마지막 유지방전 종료후 발생하는 휴지기간으로 인해 공간 전하가 소멸하여 프리 리셋 기간 직전의 벽 전하 상태가 불균일한 상태에 이른다. 반면에, 리셋 기간에서는 상승하는 램프 파형이 인가됨에 따라 프리 리셋 기간에 비해 균일한 벽전하 상태에 이른다. 따라서, 프리 리셋 기간에서 오방전이 발생할 가능성이 있다.On the other hand, as in the third embodiment of the present invention, a pre-reset period for forming a wall voltage between the scan electrode Y and the sustain electrode X before the reset period having a period of applying a ramping ramp voltage is applied. In this case, in general, the slope of the ramp waveform falling in the pre-reset period and the slope of the ramp waveform falling in the reset period are equally applied. In this case, however, the space charge disappears due to the rest period occurring after the end of the last sustain discharge in the sustain period before the pre reset period, resulting in an uneven wall charge state immediately before the pre reset period. On the other hand, as the rising ramp waveform is applied in the reset period, it reaches a uniform wall charge state compared to the pre-reset period. Therefore, there is a possibility that erroneous discharge occurs in the pre-reset period.

이러한 문제점은 프리 리셋 기간에 인가되는 하강 램프 파형의 기울기와 리셋 기간에 인가되는 하강 램프 파형의 기울기를 다르게 함으로써 해결할 수 있다. 즉, 벽전하의 상태가 불균일한 프리 리셋 기간에 인가되는 하강 램프 파형의 기울기를 벽전하의 상태가 균일한 리셋 기간에 인가되는 하강 램프 파형의 기울기보다 작게하고 대신 상기 하강 램프 파형의 인가 시간을 길게함으로써 상기 프리 리셋 기간에서의 오방전을 해결할 수 있다. 하지만, 상기 설명한 바와 같이 하나의 스위치에 대응하여 일정한 기울기를 갖는 램프 파형을 인가할 수 있으므로 프리 리셋 기간에서 리셋 기간의 하강 램프와 다른 기울기를 갖는 하강 램프를 인가하기 위해서는 별도의 프리 리셋용 램프 스위치가 필요하다. 이는 하드웨어의 추가로 인한 플라즈마 표시 장치의 원가 상승의 원인이 된다.This problem can be solved by varying the slope of the falling ramp waveform applied in the preset period and the slope of the falling ramp waveform applied in the reset period. That is, the slope of the falling ramp waveform applied in the pre-reset period in which the state of wall charge is uneven is smaller than the slope of the falling ramp waveform applied in the reset period in which the state of wall charge is applied, and instead the application time of the falling ramp waveform is By lengthening, misdischarges in the pre-reset period can be solved. However, as described above, since a ramp waveform having a constant slope may be applied corresponding to one switch, a separate pre-reset lamp switch may be used to apply a falling ramp having a different slope from a falling ramp of the reset period in the pre-reset period. Is needed. This causes a cost increase of the plasma display device due to the addition of hardware.

따라서, 상기와 같은 문제점을 해결하고 서로 다른 기울기를 갖는 하강 램프 파형을 프리 리셋 기간과 리셋 기간 각각에서 인가할 수 있는 방법에 대해 도면을 참조하여 상세하게 설명한다.Therefore, a method of solving the above problems and applying a falling ramp waveform having different slopes in each of the pre-reset period and the reset period will be described in detail with reference to the drawings.

일반적으로 램프 파형을 인가하기 위해서는 구동 회로(도 8 참조)의 램프 스위치를 정 전류원으로 동작시키면 된다. 즉, 패널(100)에 걸리는 전압을 Vc라고 할 때, 램프 펄스의 경우 시간축에 대하여 선형적으로 전압이 증가하는 형태이므로 Vc의 미분값은 일정한 상수값이 나오게 된다. 즉, 아래의 수학식에서 상수(C)는 패널(100)의 커패시턴스(Capacitiance)로 일정하므로, 결국 램프 펄스를 출력시키기 위해서는 패널에 유입되는 전류(i)가 일정하면 된다.In general, in order to apply a ramp waveform, the lamp switch of the driving circuit (see FIG. 8) may be operated as a constant current source. That is, when the voltage applied to the panel 100 is Vc, since the voltage increases linearly with respect to the time axis in the case of the lamp pulse, the derivative value of Vc is a constant value. That is, in the following equation, since the constant C is constant as the capacitance of the panel 100, the current i flowing into the panel may be constant to output the lamp pulse.

Figure 112004053932178-pat00012
Figure 112004053932178-pat00012

따라서, 상기 구동 회로에서 하나의 상승 램프 및 하강 램프 스위치를 이용하여 각각 일정한 기울기를 갖는 상승 램프 파형 및 하강 램프 파형을 인가할 수 있다.Therefore, in the driving circuit, the rising ramp waveform and the falling ramp waveform, each having a constant slope, may be applied using one rising ramp and falling ramp switches.

먼저, 아래에서는 상기 램프 스위치를 이용하여 일정한 기울기를 가지는 램프 파형을 얻는 과정에 대해 구체적으로 설명한다. 특히, 하강 램프 스위치를 이용하는 방법에 대해 설명한다.First, a process of obtaining a ramp waveform having a constant slope using the lamp switch will be described in detail below. In particular, the method using a falling lamp switch is demonstrated.

도 8은 주사 전극(Y)에 램프 파형을 인가하기 위한 램프 리셋부를 포함하는 구동 회로를 나타낸 도면이다.FIG. 8 is a diagram illustrating a driving circuit including a lamp reset unit for applying a ramp waveform to the scan electrode Y. FIG.

스위치(Ys)와 스위치(Yg)사이의 노드에 연결된 전력 회수 회로(510)는 전력회수용 커패시터, 인덕터를 포함하여 패널 커패시턴스와 인덕터 사이의 LC공진을 이용하여 소비전력의 효율을 향상한다. 이러한 전력회수회로로서 L.F. Weber에 의해 제안된 회로(미국특허 제4,8663,49호 및 제5,081,400호)가 있다.The power recovery circuit 510 connected to the node between the switch Ys and the switch Yg uses an LC resonance between the panel capacitance and the inductor, including a power recovery capacitor and an inductor to improve efficiency of power consumption. As such a power recovery circuit, L.F. There are circuits proposed by Weber (US Pat. Nos. 4,8663,49 and 5,081,400).

도 8에서 주사 커패시터(Csc)와 스위치(Ysc) 사이의 제1 노드(N1)를 중심으로 보았을 때, 좌측부는 유지 구동부(520), 상측부는 하이레벨 주사신호 인가부(530), 하측부는 로우레벨 주사신호 인가부(540)가 된다. 하이레벨 및 로우레벨 주사신호 인가부(530, 540)에 주사 전극 선택부(550)가 각각 연결된다. 또한, 유지 구동부(520)는 메인 경로를 통하여 노드(N1)에 연결되고, 이 메인 경로에는 리셋 구간에서 상승하는 램프 파형을 인가하는 상승 리셋부(560)와 하강하는 램프 파형을 인가하는 하강 리셋부(570)가 연결된다.In FIG. 8, when viewed from the center of the first node N1 between the scan capacitor Csc and the switch Ysc, the left portion is a sustain driver 520, the upper portion is a high level scan signal applying portion 530, and the lower portion is low. The level scan signal applying unit 540 is provided. The scan electrode selector 550 is connected to the high level and low level scan signal applying units 530 and 540, respectively. In addition, the sustain driver 520 is connected to the node N1 through the main path, and the rising reset part 560 for applying the ramp waveform rising in the reset period and the falling reset for applying the ramp waveform falling in the main path. The unit 570 is connected.

유지 구동부(520)는 유지방전 펄스의 하이레벨 전원(Vs)에 연결된 스위치(Ys)와 유지방전 펄스의 로우레벨 전원(0V)에 연결된 스위치(Yg)를 포함한다.The sustain driver 520 includes a switch Ys connected to the high level power supply Vs of the sustain discharge pulse and a switch Yg connected to the low level power supply 0V of the sustain discharge pulse.

하이레벨 주사신호 인가부(530)는 하이레벨 주사전원(VscH)에 제1 단이 연결된 커패시터(Csc)를 포함하며, 로우레벨 주사신호 인가부(540)는 로우레벨 주사 전원(VscL)에 제1 단이 연결된 스위치(Ysc)를 포함한다. 커패시터(Csc)의 제2 단과 스위치(Ysc)의 제2 단은 주사 전극 선택부(550)의 스위치(SC-L)를 통하여 주사 전극(Y)에 연결된다. 그리고 하이레벨 주사신호 인가부(530)는 전원(VscH)과 커패시터(Csc) 사이에 반대 방향의 전류 경로를 차단하기 위한 다이오드(Dsc)를 더 포함할 수 있다. 또한 커패시터(Csc)는 스위치(Ysc)가 온될 때(VscH-VscL) 전압으로 충전된다. 상승 리셋부(560)는 전원(Vset)에 직렬로 연결된 다이오드(D1)와 커패시터(Cset) 사이에 제1단이 연결되는 상승 램프 스위치(Yset)를 포함한다. 하강 리셋부(570)는 전원(VscL)에 제 1단이 연결되는 하강 램프 스위치(Yfr)를 포함한다.The high level scan signal applying unit 530 includes a capacitor Csc having a first end connected to the high level scan power supply VscH, and the low level scan signal applying unit 540 is provided to the low level scan power supply VscL. It includes a switch (Ysc) connected to the first stage. The second end of the capacitor Csc and the second end of the switch Ysc are connected to the scan electrode Y through the switch SC-L of the scan electrode selector 550. The high level scan signal applying unit 530 may further include a diode Dsc for blocking a current path in an opposite direction between the power supply VscH and the capacitor Csc. In addition, the capacitor Csc is charged to the voltage when the switch Ysc is turned on (VscH-VscL). The rising reset unit 560 includes a rising lamp switch Yset having a first end connected between the diode D1 and the capacitor Cset connected in series to the power supply Vset. The falling reset unit 570 includes a falling ramp switch Yfr having a first end connected to the power supply VscL.

다음, 리셋 기간에서 상승 램프 파형 및 하강 램프 파형을 인가하기 위한 구동 회로의 동작에 대해서 도 8을 참조하여 설명한다. 아래 동작 설명에서 유지 전극과 어드레스 전극에 인가되는 파형에 대한 설명은 생략한다.Next, the operation of the driving circuit for applying the rising ramp waveform and the falling ramp waveform in the reset period will be described with reference to FIG. 8. In the operation description below, the description of the waveforms applied to the sustain electrode and the address electrode will be omitted.

먼저, 리셋 기간에서 상승 리셋부(560)의 상승 램프 스위치(Yset)가 턴온되고 리셋 기간의 상승 기간동안 온 상태를 유지한다. 그러면 Yset 신호가 온 상태를 유지하는 동안 Vset 전압까지 점진적으로 증가하는 파형이 인가된다. 다음, 하강 리셋부(570)는 하강 램프 스위치(Yfr)가 턴온되고 마찬가지로 하강 기간동안 온 상태를 유지한다. 그러면, Yfr 신호가 온 상태를 유지하는 동안 VscL 전압(=Vnf전압)까지 점진적으로 감소하는 파형이 인가된다.First, in the reset period, the rising ramp switch Yset of the rising reset unit 560 is turned on and remains on for the rising period of the reset period. The waveform is then incrementally increased to the Vset voltage while the Yset signal remains on. Next, the falling reset unit 570 is turned on and the falling ramp switch (Yfr) is turned on for the fall period. Then, a waveform that gradually decreases to the VscL voltage (= Vnf voltage) is applied while the Yfr signal remains on.

다음, 아래에서는 상기 램프 스위치를 이용하여 일정한 기울기를 가지는 램프 파형을 얻는 과정에 대해 구체적으로 설명한다. 특히, 하강 램프 스위치를 이용하는 방법에 대해 설명한다.Next, a process of obtaining a ramp waveform having a constant slope by using the lamp switch will be described in detail. In particular, the method using a falling lamp switch is demonstrated.

도 9 및 도 10은 하강 램프 스위치의 구동 신호에 따른 램프 파형을 나타내는 도면이다.9 and 10 are diagrams illustrating ramp waveforms according to driving signals of the falling ramp switch.

도 9에 나타낸 바와 같이, 도 8의 회로에서 하강 램프 스위치(Yfr)의 구동 신호가 하이(High)인 기간동안 선형적으로 감소하는 출력 파형을 얻을 수 있다. 즉, 스위치(Yfr)의 온 타임(On time) 기간에는 일정한 램프 기울기로 전압이 하강한다.As shown in Fig. 9, in the circuit of Fig. 8, an output waveform which decreases linearly during a period in which the driving signal of the falling ramp switch Yfr is high can be obtained. That is, in the on time period of the switch Yfr, the voltage drops with a constant ramp slope.

도 10은 도 9와 달리 램프 하강 구간 전체에서 스위치(Yfr)의 구동 신호를 하이(High)로 인가하는 것이 아니라 온(on), 오프(off)를 교대로 반복하여 인가하는 것을 나타내고 있다. 도 10에 나타낸 바와 같이, 이때의 출력 파형은 일정 기간동안 감소하다가 유지하고, 다시 일정 기간동안 감소하다가 유지하는 것을 반복하는 마치 톱니 모양의 출력 파형을 얻을 수 있다FIG. 10 illustrates that the driving signal of the switch Yfr is not applied to the high in the entire ramp lowering period but instead to be repeatedly applied on and off. As shown in Fig. 10, the output waveform at this time decreases and is maintained for a certain period, and it is possible to obtain a serrated output waveform in which it is repeatedly reduced and maintained for a predetermined period.

다음, 도 11 및 도 12는 도 8의 스위치(Yfr)의 온/오프 듀티(duty) 비의 가변에 따른 램프 파형의 변화를 설명하기 위한 도면이다.Next, FIGS. 11 and 12 are diagrams for describing a change in a ramp waveform according to a change in an on / off duty ratio of the switch Yfr of FIG. 8.

도 11은 하강 램프 스위치의 출력 신호의 온/오프(on/off) 비를 동일하게 스위칭하는 일 예를 나타낸 것이고, 도 12는 하강 램프 스위치의 출력 신호의 온 타임을 오프 타임의 두 배로 스위칭하는 일 예를 나타낸 것이다.FIG. 11 illustrates an example of equally switching on / off ratios of output signals of the falling ramp switch, and FIG. 12 illustrates switching the on time of the output signal of the falling ramp switch to twice the off time. An example is shown.

이 경우, 램프 스위치 회로는 동일한 하드웨어이므로 하강하는 램프의 기울기는 일정하며, 스위치의 온 타임(on time) 동안은 일정한 램프 기울기로 전압이 하강하다가 오프 타임(off time)동안은 그 전위를 유지하게 된다. 이러한 동작은 출력 신호의 온/오프 스위칭 회수만큼 계속 반복된다.In this case, since the lamp switch circuit is the same hardware, the slope of the descending lamp is constant, and the voltage drops to a constant ramp slope for the on time of the switch, and maintains its potential during the off time. do. This operation is repeated as many times as the number of on / off switching of the output signal.

그 결과, 도 11 및 도 12 각각의 경우에서 전압이 하강하는 정도(ΔV1 및 ΔV2)를 비교해 보면 온 타임이 클수록 시작 전압에서 최종 전압까지 전압의 하강폭이 큰 것을 알 수 있다. 따라서, 결과적으로 실제로 램프 하강 기울기 자체는 변화하지 않았지만 하강 램프 스위치(Yfr)의 출력 신호 오프 기간 동안에는 전위를 유지하게 되므로 결국 오프 기간이 많을 수록 기울기가 작아지는 효과를 얻을 수 있다.As a result, comparing the degree (ΔV1 and ΔV2) of the voltage drop in each case of Figs. 11 and 12, it can be seen that the larger the on time is, the larger the drop width of the voltage from the start voltage to the final voltage. Therefore, as a result, although the ramp falling slope itself does not change, the potential is maintained during the output signal off period of the falling ramp switch Yfr, so that the more the off period, the smaller the gradient can be obtained.

이하, 도 13에서는 상기 기술한 바와 같이 램프 스위치의 온/오프 듀티비의 가변을 통해 도 8의 구동회로에서 하드웨어의 추가 없이 프리 리셋 기간과 리셋 기간에서 각각 기울기가 다른 램프 파형을 인가하는 것을 예를 들어 설명한다.Hereinafter, in FIG. 13, as described above, a ramp waveform having a different slope is applied to each of the pre-reset period and the reset period without adding hardware in the driving circuit of FIG. 8 by varying the on / off duty ratio of the lamp switch. Let's explain.

도 13은 본 발명의 제4 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 특히, 상승 및 하강 램프 파형을 인가하는 리셋 기간 이전에 프리 리셋 기간을 두며, 프리 리셋 기간에 인가되는 하강 램프 파형의 기울기와 리셋 기간에 인가되는 하강 램프 파형의 기울기가 서로 다르다.13 is a view showing a driving waveform of the plasma display device according to the fourth embodiment of the present invention. In particular, the pre-reset period is provided before the reset period for applying the rising and falling ramp waveforms, and the inclination of the falling ramp waveform applied in the pre-reset period and the inclination of the falling ramp waveform applied in the reset period are different from each other.

이때, 프리 리셋 기간에 하강 램프 인가시 스위치의 오프 타임을 리셋 기간에서 하강 램프 인가시 스위치의 오프 타임보다 길게 한다. 그러면, 상기 도 10 및 도 11에서 설명한 바와 같이 하강 램프의 기울기 자체가 변화한건 아니지만 하강 램프 스위치(Yfr)의 출력 신호 오프 기간동안에는 전위를 유지하게 되므로 오프 기간이 길수록 기울기가 작아지는 효과를 얻을 수 있다.At this time, the off time of the switch when the down ramp is applied in the pre-reset period is made longer than the off time of the switch when the down ramp is applied in the reset period. Then, as described with reference to FIGS. 10 and 11, the inclination of the falling ramp itself is not changed, but the potential is maintained during the output signal off period of the falling ramp switch Yfr, so that the longer the off period, the smaller the gradient can be obtained. have.

여기서, 도 13에서는 프리 리셋 기간 및 리셋 기간의 하강 기간 동안 인가되는 램프 파형을 일정한 기울기를 가지고 감소하는 직선으로 나타내었지만 실제로는 램프 스위치의 온/오프 듀티비 조정에 따라 일정 기간동안 감소하다가 유지하고, 다시 일정 기간 동안 감소하다가 유지하는 것을 반복하는 마치 톱니 모양의 형태를 가진다. Here, in FIG. 13, the ramp waveforms applied during the pre-setting period and the falling period of the reset period are shown as a straight line decreasing with a constant slope, but in reality, the ramp waveform is decreased and maintained for a predetermined period according to the on / off duty ratio adjustment of the lamp switch. In other words, it has a sawtooth shape that repeats to decrease and maintain for a period of time.

이렇게 함으로써, 본 발명의 제3 실시예에 따른 프리 리셋 기간에서의 오방전을 방지하고, 프리 리셋 기간에 인가되는 하강 램프 파형의 기울기를 다르게 하기 위해서 별도의 프리 리셋용 스위치를 두지 않아도 되므로 플라즈마 표시 장치의 원가 상승을 방지할 수 있다.By doing so, it is not necessary to provide a separate pre-reset switch in order to prevent erroneous discharge in the pre-reset period according to the third embodiment of the present invention and to change the slope of the falling ramp waveform applied in the pre-reset period. The cost increase of the device can be prevented.

본 발명에서는 상기 하강 램프 스위치를 이용하여 하강 램프 파형의 기울기를 서로 다르게 제어할 수 있는 것을 설명하였지만 본 발명은 이에 한정되지 않으며 상승 램프 스위치를 이용하여도 동일한 효과를 얻을 수 있을 것이다.  In the present invention, the inclination of the falling ramp waveform can be differently controlled using the falling ramp switch. However, the present invention is not limited thereto, and the same effect may be obtained using the rising ramp switch.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발 명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.Although a preferred embodiment of the present invention has been described in detail above, the present invention is not limited thereto, and various other changes and modifications are possible.

이상에서와 같이 본 발명의 실시예에 따르면, 리셋 기간 이전에 프리 리셋 기간을 두는 경우 프리 리셋 기간에서의 오방전을 방지할 수 있다. As described above, according to the exemplary embodiment of the present invention, when the pre-reset period is provided before the reset period, erroneous discharge in the pre-reset period can be prevented.

또한, 상기의 경우 하드웨어를 추가하지 않고도 램프 스위치의 듀티 비를 조정하는 것만으로 램프 파형의 기울기를 조정할 수 있다. 따라서, 플라즈마 표시 장치의 원가 상승을 방지할 수 있다.In addition, in the above case, the slope of the lamp waveform can be adjusted by simply adjusting the duty ratio of the lamp switch without adding hardware. Therefore, the cost increase of the plasma display device can be prevented.

Claims (11)

복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널에서 한 프레임을 각각 어드레스, 유지 및 리셋 기간으로 구성된 복수의 서브필드로 나누어 구동하는 방법에 있어서,In a plasma display panel including a plurality of first electrodes, a plurality of second electrodes, and a plurality of third electrodes formed in a direction crossing the first electrode and the second electrode, one frame may be configured as an address, sustain, and reset period, respectively. In the driving method divided into a plurality of configured subfields, 상기 복수의 서브필드 중 어느 하나의 서브필드에서,In any one of the plurality of subfields, 리셋 기간에서, In the reset period, (a) 상기 복수의 제1 전극에 점진적으로 감소하는 제1 기울기의 하강 램프 파형을 인가하는 단계;(a) applying a falling ramp waveform of a first slope that gradually decreases to the plurality of first electrodes; (b) 상기 복수의 제1 전극에 점진적으로 증가하는 상승 램프 파형을 인가하는 단계;(b) applying a ramp ramp waveform gradually increasing to the plurality of first electrodes; (c) 상기 복수의 제1 전극에 점진적으로 감소하는 제2 기울기의 하강 램프 파형을 인가하는 단계;(c) applying a falling ramp waveform of a second slope that gradually decreases to the plurality of first electrodes; 어드레스 기간에서, In the address period, (d) 상기 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 단계; 및(d) sequentially applying scan pulses to the plurality of first electrodes; And 유지 기간에서, In the retention period, (e) 상기 복수의 제1 전극과 상기 복수의 제2 전극에 유지 방전 펄스를 교대로 인가하는 단계; 를 포함하고,(e) alternately applying sustain discharge pulses to the plurality of first electrodes and the plurality of second electrodes; Including, 상기 제1 기울기는 상기 제2 기울기보다 완만한 플라즈마 표시 장치의 구동 방법.And the first slope is gentler than the second slope. 제1항에 있어서,The method of claim 1, 상기 (a) 단계에서, 상기 복수의 제1 전극의 전압은 제1 전압에서 제2 전압까지 점진적으로 하강하고,In the step (a), the voltage of the plurality of first electrodes is gradually lowered from the first voltage to the second voltage, 상기 (c) 단계에서, 상기 복수의 제1 전극의 전압은 제3 전압에서, 상기 제2 전압까지 점진적으로 하강하며,In the step (c), the voltage of the plurality of first electrodes is gradually lowered from the third voltage to the second voltage, 상기 제1 전압과 상기 제3 전압은 접지 전압 이하인 플라즈마 표시 장치의 구동 방법.And the first voltage and the third voltage are equal to or less than a ground voltage. 제2항에 있어서,The method of claim 2, 상기 제1 전압과 상기 제3 전압은 동일한 전압 레벨을 갖는 플라즈마 표시 장치의 구동 방법.And the first voltage and the third voltage have the same voltage level. 제1항에 있어서,The method of claim 1, 상기 (a) 단계와 상기 (c) 단계에서,In step (a) and step (c), 상기 제1 기울기의 하강 램프 파형과 상기 제2 기울기의 하강 램프 파형은 동일한 하강 램프 스위치를 이용하여 상기 복수의 제1 전극에 인가되는 플라즈마 표시 장치의 구동 방법.The falling ramp waveform of the first slope and the falling ramp waveform of the second slope are applied to the plurality of first electrodes using the same falling ramp switch. 제4항에 있어서,The method of claim 4, wherein 상기 (a) 단계에서, 상기 하강 램프 스위치는 제1 듀티비로 턴온-턴오프 동작을 반복하고,In the step (a), the falling ramp switch repeats the turn-on-off operation at the first duty ratio, 상기 (c) 단계에서, 상기 하강 램프 스위치는 제2 듀티비로 턴온-턴오프 동작을 반복하며,In the step (c), the falling ramp switch repeats the turn-on-off operation at a second duty ratio, 상기 제1 듀티비는 상기 제2 듀티비보다 작은 플라즈마 표시 장치의 구동 방법.And the first duty ratio is smaller than the second duty ratio. 삭제delete 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 패널; 및A plasma display panel including a plurality of first electrodes and a plurality of second electrodes; And 상기 제1 전극 및 제2 전극에 구동 신호를 인가하는 구동부를 포함하는 플라즈마 표시 장치에 있어서,In the plasma display device including a driving unit for applying a driving signal to the first electrode and the second electrode, 상기 구동부는,The driving unit, 제1 전압을 공급하는 제1 전원과 상기 복수의 제1 전극 사이에 연결하는 제1 스위치 및A first switch connected between a first power supply for supplying a first voltage and the plurality of first electrodes; 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 복수의 제1 전극 사이에 연결하는 제2 스위치를 포함하고,A second switch connected between a second power supply for supplying a second voltage lower than the first voltage and the plurality of first electrodes, 프리 리셋 기간에서, 상기 제2 스위치는 턴온-턴오프 동작을 반복하여, 상기 복수의 제1 전극에 점진적으로 하강하는 제1 기울기의 하강 램프 파형을 인가하며,In the pre-reset period, the second switch repeats a turn-on-turn-off operation to apply a falling ramp waveform of a first slope that gradually descends to the plurality of first electrodes, 리셋 기간의 하강 기간에서, 상기 제2 스위치는 턴온-턴오프 동작을 반복하여, 상기 복수의 제1 전극에 점진적으로 하강하는 제2 기울기의 하강 램프 파형을 인가하고,In the falling period of the reset period, the second switch repeats the turn-on-turn-off operation to apply the falling ramp waveform of the second slope gradually falling to the plurality of first electrodes, 상기 제1 기울기는 상기 제2 기울기보다 완만한 플라즈마 표시 장치.And the first slope is gentler than the second slope. 제7항에 있어서,The method of claim 7, wherein 상기 프리 리셋 기간에서 상기 제2 스위치는 제1 듀티비로 턴온-턴오프 동작을 반복하며, In the pre-reset period, the second switch repeats the turn on-turn off operation at the first duty ratio, 상기 리셋 기간의 하강 기간에서 상기 제2 스위치는 제2 듀티비로 턴온-턴오프 동작을 반복하고,In the falling period of the reset period, the second switch repeats the turn on-turn off operation at the second duty ratio, 상기 제1 듀티비는 상기 제2 듀티비보다 작은 플라즈마 표시 장치.And the first duty ratio is smaller than the second duty ratio. 제7항 또는 제8항에 있어서,The method according to claim 7 or 8, 상기 프리 리셋 기간에서 상기 복수의 제1 전극의 전압은 제1 전압에서 제2 전압까지 점진적으로 감소하고,In the pre-reset period, the voltage of the plurality of first electrodes is gradually decreased from the first voltage to the second voltage, 상기 리셋 기간의 하강 기간에서 상기 복수의 제1 전극의 전압은 상기 제1 전압에서 상기 제2 전압까지 점진적으로 감소하며,In the falling period of the reset period, the voltage of the plurality of first electrodes gradually decreases from the first voltage to the second voltage, 상기 프리 리셋 기간에 할당되는 시간은 상기 리셋 기간의 하강 기간에 할당되는 시간보다 긴 플라즈마 표시 장치.And a time allocated to the pre-reset period is longer than a time allocated to a falling period of the reset period. 삭제delete 삭제delete
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