KR100625796B1 - Data strobe signal driver in memory device - Google Patents
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Abstract
본 발명은 풀다운 트랜지스터만으로 파이프라인래치를 구현함으로써, 동작 속도를 개선하고, 구현 면적을 줄인 데이터스트로브신호 구동 장치를 제공하기 위해 풀업 신호 및 풀다운 신호에 응답하여 데이터스트로브신호를 출력하기 위한 출력 구동 수단; 제1 제어신호 및 제2 제어신호에 응답하여 상기 풀업 신호 및 상기 풀다운 신호를 프리차지하기 위한 프리차지 수단; 및 다수 비트의 짝수파이프카운터신호 및 홀수파이프카운터신호 중 어느 한 비트 신호를 입력받아 입력되는 해당 카운터신호와 상기 프리차지 수단으로부터의 제3 및 제4 제어 신호를 입력받아 상기 풀업 신호 또는 상기 풀다운 신호를 선택적으로 풀다운 구동하여 상기 데이터스트로브신호의 토글링 동작을 지원하기 위한 다수의 파이프라인래치부를 포함하며, 상기 다수의 파이프라인래치부는 각각, 상기 제3 및 제4 제어 신호를 입력받아 저장하기 위한 제어 신호 저장 수단; 제1 및 제2 풀다운 수단을 구비하며, 상기 해당 카운터신호와 상기 제어 신호 저장 수단으로부터의 출력신호에 응답하여 풀업된 상기 풀업 신호를 풀다운 구동하기 위한 제1 회로부; 및 제3 및 제4 풀다운 수단을 구비하며, 상기 해당 카운터신호와 상기 제어 신호 저장 수단으로부터의 출력신호에 응답하여 풀업된 상기 풀다운 신호를 풀다운 구동하기 위한 제2 회로부를 포함한다.The present invention provides an output driving means for outputting a data strobe signal in response to a pull-up signal and a pull-down signal in order to provide a data strobe signal driving device which improves an operation speed and reduces an implementation area by implementing a pipeline latch using only a pull-down transistor. ; Precharge means for precharging the pull-up signal and the pull-down signal in response to a first control signal and a second control signal; And a pull-up signal or the pull-down signal by receiving a corresponding counter signal received from a plurality of bits of an even pipe counter signal and an odd pipe counter signal and a third and fourth control signals from the precharge means. And a plurality of pipeline latches for selectively toggling the data strobe signal to support a toggle operation of the data strobe signal, wherein the plurality of pipeline latches respectively receive and store the third and fourth control signals. Control signal storage means; A first circuit portion having first and second pull-down means, for pulling down the pull-up signal pulled up in response to an output signal from the corresponding counter signal and the control signal storage means; And second and fourth pull-down means, the second circuit section for pull-down driving the pull-down signal pulled up in response to the counter signal and the output signal from the control signal storage means.
데이터스트로브신호, 파이프카운트신호, 파이프라인래치, 프리차지부, 출력구동부Data strobe signal, pipe count signal, pipeline latch, precharge part, output driver
Description
도 1은 본 발명에 따른 데이터스트로브신호 구동 장치의 일실시 구성도.1 is a configuration diagram of an apparatus for driving a data strobe signal according to the present invention.
도 2는 본 발명에 따른 상기 도 1의 데이터스트로브신호 구동 장치의 프리차지부에 대한 내부 회로도.2 is an internal circuit diagram of a precharge unit of the data strobe signal driving device of FIG. 1 according to the present invention;
도 3은 본 발명에 따른 상기 도 1의 데이터스트로브신호 구동 장치의 파이프라인래치에 대한 내부 회로도.3 is an internal circuit diagram of a pipeline latch of the data strobe signal driving device of FIG. 1 according to the present invention;
도 4는 본 발명에 따른 상기 데이터스트로브신호 구동 장치의 전체 동작 파형도.4 is an overall operation waveform diagram of the data strobe signal driving device according to the present invention;
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
100 : 프리차지부, 110 내지 160 : 파이프라인래치100: precharge part, 110 to 160: pipeline latch
170 : 출력 구동부170: output driver
본 발명은 반도체메모리소자의 데이터스트로브신호 구동 장치(data strobe signal driver)에 관한 것이다.The present invention relates to a data strobe signal driver of a semiconductor memory device.
반도체메모리소자는 그 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 특히, DRAM(Dynamic Random Access Memory) 중에는, 그 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 싱크로너스(Synchronous) DRAM(이하 "SDRAM"이라 칭함)이 등장하기에 이르렀고, 통상적인 SDRAM 중의 하나는, 칩외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 상기 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) SDRAM이다. 한편, 상기한 바와 같은 SDR SDRAM 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식(double data rate ; 이하, "DDR"이라 칭함)이 제안되었다. 이러한 DDR SDRAM의 각 데이터 핀에서는, 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR SDRAM에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다. Semiconductor memory devices have been continually improved to increase their integration and to increase their operating speed. In particular, in DRAM (Dynamic Random Access Memory), so-called synchronous DRAM (hereinafter referred to as "SDRAM") that can operate in synchronism with a clock given from the outside of the memory chip to improve its operation speed has come to emerge One conventional SDRAM is a so-called single data rate (SDR) SDRAM which inputs and outputs one data over one period of the clock at one data pin in synchronization with a rising edge of the clock from outside the chip. . On the other hand, the SDR SDRAM as described above is also insufficient to satisfy the speed of the system that requires high-speed operation, and thus a method of processing two data in one clock cycle (double data rate; hereinafter referred to as "DDR") This has been proposed. In each of the data pins of the DDR SDRAM, two data are inputted and outputted in synchronization with the rising and falling edges of the externally input clock. Compared to SDR SDRAM, at least twice the bandwidth can be realized, so that high speed operation can be realized.
한편, 상기 DDR SDRAM의 동작에 의하여 출력되는 데이터들의 정확한 타이밍을 메모리 소자 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에 알려주기 위하여, DDR SDRAM은 칩외부로 데이터신호와 함께 데이터스트로브신호(data strobe signal, QS 신호)를 출력하게 되는바, 이 데이터스트로브신호(QS 신호)를 구동하는 회로가 바로 데이터스트로브신호 구동장치이다.On the other hand, in order to inform the CPU or memory controller outside the memory device of the exact timing of the data output by the operation of the DDR SDRAM, the DDR SDRAM is a data strobe signal along with the data signal outside the chip. The data strobe signal (QS signal) is outputted, and the circuit for driving the data strobe signal (QS signal) is a data strobe signal driving device.
이러한 데이터스트로브신호 구동장치로부터 출력되는 데이터스트로브신호(QS 신호)는 DDR SDRAM에서의 데이터 읽기 타이밍에 맞춰 출력되어야 하며, 따라서 데이터스트로브신호 구동장치는 그에 맞는 데이터스트로브신호(QS)를 구동해야 한다.The data strobe signal (QS signal) output from the data strobe signal driver must be output in accordance with the data read timing in the DDR SDRAM, and therefore the data strobe signal driver must drive the corresponding data strobe signal QS.
우선, 데이터스트로브신호(QS)는 고임피던스(hi-z, '하이'와 '로우'의 중간레벨) 상태를 유지하다가, 데이터(DQ)가 나오기 한 클럭 전에 미리 '로우' 상태를 가져야 하고(preamble, 프리엠블), 데이터(DQ)가 나올때에는 그 에지에 자신의 에지가 맞추어져(edge trigger) 데이터가 모두 나올때까지 토글(toggle)(즉, "로우""하이""로우""하이" 신호)해야 하며, 마지막 데이터(DQ)가 나온 후 그 반클럭 동안은 '로우'를 유지하여야 한다(postamble, 포스트엠블). 이때, 메모리칩 외부의 시스템에서는 데이터스트로브신호(QS)의 상승 에지 및 하강 에지에서 데이터(DQ)가 출력되는 것으로 인식하게 된다.First, the data strobe signal QS must maintain a high impedance state (hi-z, a middle level between 'high' and 'low'), and must have a 'low' state before the clock before the data DQ is generated ( preamble), when the data (DQ) comes out, it toggles (ie, "low" "high" "low" "high" until its edge is triggered at the edge Signal) and remain 'low' for the half clock after the last data (DQ). In this case, the system outside the memory chip recognizes that the data DQ is output at the rising edge and the falling edge of the data strobe signal QS.
상기의 조건을 만족하는 데이터스트로브신호를 구동하기 위한 종래의 데이터스트로브신호 구동장치는 다수의 파이프라인래치를 구비하되, 데이터(DQ) 출력 시 "로우""하이""로우""하이"로 토글하는 데이터스트로브신호를 출력하기 위해 상기 파이프라인래치 각각이, 풀업 트랜지스터 및 풀다운 트랜지스터를 모두 구비하여 출력 구동부를 제어하는 풀업 신호 및 풀다운 신호를 출력한다.Conventional data strobe signal driving apparatus for driving a data strobe signal satisfying the above condition has a plurality of pipeline latches, and toggles to "low" "high" "low" "high" when outputting data DQ. In order to output a data strobe signal, each of the pipeline latches includes both a pull-up transistor and a pull-down transistor to output a pull-up signal and a pull-down signal for controlling the output driver.
따라서, 종래의 데이터스트로브신호 구동 장치는 파이프라인래치의 풀업 트랜지스터 및 풀다운 트랜지스터로 인해 구현 면적이 크고, 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터의 제어를 위한 추가의 제어 동작으로 인해 동작 속도 역시 느려지는 문제가 있다. Therefore, the conventional data strobe signal driving device has a large implementation area due to the pull-up transistor and the pull-down transistor of the pipeline latch, and the operation speed also decreases due to the additional control operation for the control of the pull-up transistor and the pull-down transistor. have.
본 발명은 풀다운 트랜지스터만으로 파이프라인래치를 구현함으로써, 동작 속도를 개선하고, 구현 면적을 줄인 데이터스트로브신호 구동 장치를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a data strobe signal driving apparatus which improves an operation speed and reduces an implementation area by implementing a pipeline latch using only a pull-down transistor.
상기 목적을 달성하기 위한 본 발명은, 풀업 신호 및 풀다운 신호에 응답하여 데이터스트로브신호를 출력하기 위한 출력 구동 수단; 제1 제어신호 및 제2 제어신호에 응답하여 상기 풀업 신호 및 상기 풀다운 신호를 프리차지하기 위한 프리차지 수단; 및 다수 비트의 짝수파이프카운터신호 및 홀수파이프카운터신호 중 어느 한 비트 신호를 입력받아 입력되는 해당 카운터신호와 상기 프리차지 수단으로부터의 제3 및 제4 제어 신호를 입력받아 상기 풀업 신호 또는 상기 풀다운 신호를 선택적으로 풀다운 구동하여 상기 데이터스트로브신호의 토글링 동작을 지원하기 위한 다수의 파이프라인래치부를 포함하며, 상기 다수의 파이프라인래치부는 각각, 상기 제3 및 제4 제어 신호를 입력받아 저장하기 위한 제어 신호 저장 수단; 제1 및 제2 풀다운 수단을 구비하며, 상기 해당 카운터신호와 상기 제어 신호 저장 수단으로부터의 출력신호에 응답하여 풀업된 상기 풀업 신호를 풀다운 구동하기 위한 제1 회로부; 및 제3 및 제4 풀다운 수단을 구비하며, 상기 해당 카운터신호와 상기 제어 신호 저장 수단으로부터의 출력신호에 응답하여 풀업된 상기 풀다운 신호를 풀다운 구동하기 위한 제2 회로부를 포함한다.The present invention for achieving the above object, the output drive means for outputting a data strobe signal in response to the pull-up signal and the pull-down signal; Precharge means for precharging the pull-up signal and the pull-down signal in response to a first control signal and a second control signal; And a pull-up signal or the pull-down signal by receiving a corresponding counter signal received from a plurality of bits of an even pipe counter signal and an odd pipe counter signal and a third and fourth control signals from the precharge means. And a plurality of pipeline latches for selectively toggling the data strobe signal to support a toggle operation of the data strobe signal, wherein the plurality of pipeline latches respectively receive and store the third and fourth control signals. Control signal storage means; A first circuit portion having first and second pull-down means, for pulling down the pull-up signal pulled up in response to an output signal from the corresponding counter signal and the control signal storage means; And second and fourth pull-down means, the second circuit section for pull-down driving the pull-down signal pulled up in response to the counter signal and the output signal from the control signal storage means.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 1은 본 발명에 따른 데이터스트로브신호 구동 장치의 일실시 구성도이다.1 is a configuration diagram of an apparatus for driving data strobe signals according to the present invention.
먼저, 도면에 도시된 신호를 설명한다. qsen은 데이터스트로브신호 구동 장치의 동작 여부를 제어하기 위한 인에이블 신호이고, qsen_pre는 데이터스트로브신호(QS)의 프리엠블(preamble) 상태를 제어하기 위한 신호이다. 그리고, pcnt_even[0:2]는 메인클럭의 상승 에지에 동기된 짝수파이프카운터신호이고, pcnt_odd[0:2]는 메인클럭의 하강에지에 동기된 홀수파이프카운터신호로서 파이프라인래치를 제어하여 이븐데이터 및 오드데이터를 데이터 출력구동부로 출력시키는 것이다. 짝수파이프카운터신호와 홀수파이프카운터신호는 1클럭 내에서 한번씩 인에이블되나. 이때, 짝수파이프카운터신호 pcnt_even과 홀수파이프카운터신호 pcnt_odd는 어드레스정보에 따라 어느것이 먼저 인에이블될지 그 우선 순위가 결정되어진 상태이기 때문에, 파이프라인래치에 저장되어 있는 이븐데이터 및 오드데이터는 출력우선순위가 결정되어져 순서적으로 출력된다. First, the signal shown in the figure will be described. qsen is an enable signal for controlling the operation of the data strobe signal driving device, and qsen_pre is a signal for controlling the preamble state of the data strobe signal QS. Pcnt_even [0: 2] is an even pipe counter signal synchronized to the rising edge of the main clock, and pcnt_odd [0: 2] is an odd pipe counter signal synchronized with the falling edge of the main clock to control the pipeline latch. The data and odd data are output to the data output driver. The even pipe counter signal and the odd pipe counter signal are enabled once within one clock. In this case, since even-numbered pipe counter signal pcnt_even and odd-numbered pipe counter signal pcnt_odd have a priority determined according to address information, even data and odd data stored in pipeline latch are output priority. Are determined and output in order.
도면을 참조하면, 본 발명의 데이터스트로브신호 구동 장치는 풀업 신호 pu 및 풀다운 신호 pd에 응답하여 데이터스트로브신호(QS)를 생성하여 출력하기 위한 출력 구동부(170), 인에이블 신호 qsen 및 제어 신호 qsen_pre에 응답하여 풀업 신호 up 및 풀다운 신호 dn을 프리차지하기 위한 프리차지부(100), 다수 비트(도면에서는 3비트)의 짝수파이프카운터신호 pcnt_even과 홀수파이프카운터신호 pcnt_odd를 각각 입력받아 해당 카운터 신호와 프리차지부(100)로부터의 입력 제어 신호 pd_d, pu_d를 입력받아 풀업 신호 up 또는 풀다운 신호 dn를 선택적으로 풀다운 구동하여 데이터스트로브신호(QS)의 토글링 동작을 지원하기 위한 다수의 파이프라인래치(110 내지 160)로 이루어진다.Referring to the drawings, the data strobe signal driving apparatus of the present invention generates an
이해의 편의를 위해 풀다운 신호 pd와 풀업 신호 pu를 입력으로 하는 상기 출력구동부(170)에 관하여 먼저 설명한다. 출력구동부(170)는 풀업 신호 pu 및 풀다운 신호 pd에 응답하여 데이터스트로브신호(QS)를 생성하여 출력하는 바, 일반적인 데이터핀에 사용되는 데이터 출력 구동기와 유사한 구조와 구동 능력을 갖는다.
상기 출력부동부(170)의 회로적 구성은 종래와 실질적으로 동일하게 구성되는 바, 통상의 낸드래치 및 드라이버로서 구성된다. 이러한 구성에 의해 풀업신호 pu 및 풀다운신호 pd에 따른 QS의 최종 출력을 살펴보면, 풀업신호 pu가 풀다운되어 '로오' 펄스가 되면, 데이터스트로브신호 QS는 '하이'가 되어 풀다운신호 pd가 '로오'가 될 때까지 래치되고, 풀다운신호 pd가 '로오'가 되면 데이터스트로브신호 QS는 '로오'가 되어 풀업신호 pu가 '로오'가 될 때까지 래치된다. 이러한 과정이 반복된다. 이후에 도 4를 통해서 이러한 동작은 다시 자세히 설명될 것이다.
도 2는 본 발명에 따른 상기 도 1의 데이터스트로브신호 구동 장치의 프리차지부에 대한 내부 회로도로서, 제어신호 qsen_pre를 입력받아 데이터스트로브신호(QS)의 프리앰블 상태를 제어하는 프리앰블 제어 펄스(preamble control pulse)를 발생하기 위한 프리앰블 제어 펄스 발생부(200), 인에이블 신호 qsen, 풀다운 신호 pd, 풀업 신호 pu 및 상기 프리앰블 제어 펄스 발생부(200)로부터의 프리앰블 제어 펄스를 입력받아 그에 응답하여 풀업신호 pu 및 풀다운신호 pd를 풀업 구동하는 풀업 구동부(210)로 이루어지며, 특히 풀업 구동부(210)는 인에이블 신호 qsen, 풀다운 신호 pd, 풀업 신호 pu에 응답하여 상기 파이프라인래치(120)로 출력되는 입력 제어 신호 pd_d, pu_d를 생성하기 위한 파이프라인 입력 제어부(211), 풀다운신호 pd를 풀업 구동하기 위한 pd 풀업 구동부(212) 및 풀업신호 pu를 풀업 구동하기 위한 pu 풀업 구동부(213)를 구비한다.For convenience of explanation, the
The circuit configuration of the
FIG. 2 is an internal circuit diagram of a precharge unit of the data strobe signal driving device of FIG. 1 according to the present invention, and receives a control signal qsen_pre to control a preamble state of a data strobe signal QS. a preamble
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구체적으로, 도 2의 본 실시예에서 프리앰블 제어 펄스 발생부(200)는 제어신호 qsen_pre를 반전/지연시키기 위한 홀수개의 직렬연결된 다수의 인버터(I1 내지 I5)와, 최종 인버터(I5)의 출력신호를 일입력으로하고 제어신호 qsen_pre를 타입력으로하는 낸드게이트(ND1)로 실시 구성되어 있으며, 프리앰블 제어 펄스 발생부(200)는 제어 신호 qsen_pre의 활성화되는 시점(상승 에지)을 감지하여 소정의 폭을 갖는 프리앰블 제어 펄스를 생성한다.Specifically, in the present embodiment of FIG. 2, the preamble
그리고, 파이프라인 입력 제어부(211)는 풀다운 신호 pd 및 풀업 신호를 각각 반전하기 위한 2개의 인버터(I6, I7)와, 각 인버터(I6, I7)의 출력신호를 일입력으로하고 인에이블신호 qsen을 타입력으로하여 낸드한 후 파이프라인래치의 입력 제어 신호 pd_d, pu_d를 출력하는 2개의 낸드게이트(ND2, ND3)로 실시 구성된다. The pipeline
그리고, pd 풀업 구동부(212)는 낸드게이트(ND2)의 출력신호(즉, 파이프라인래치의 입력 제어 신호 pd_d)를 반전/지연시키기 위한 홀수개의 직렬연결된 다수의 인버터(I8 내지 I12)와, 최종 인버터(I12)의 출력신호를 일입력으로하고 프리앰블 제어 펄스 발생부(200)로부터의 프리앰블 제어 펄스를 타입력으로하는 노아게이트(NR1)와, 공급전원단과 출력 구동부(130)의 풀다운 신호 pd 수신노드 사이에 소스-드레인 경로가 연결되고 게이트로 상기 노아게이트(NR1)의 출력 신호를 인가받는 PMOS 트랜지스터(P1)로 실시 구성된다.In addition, the pd pull-
그리고, pu 풀업 구동부(213)는 낸드게이트(ND3)의 출력신호(즉, 파이프라인래치의 입력 제어 신호 pu_d)를 지연시키기 위한 짝수개의 직렬연결된 다수의 인버터(I13 내지 I18)와, 공급전원단과 출력 구동부(130)의 풀업 신호 pu 수신노드 사이에 소스-드레인 경로가 연결되고 게이트로 상기 최종 인버터(I18)의 출력신호를 인가받는 PMOS 트랜지스터(P2)로 실시 구성된다.In addition, the pu pull-
따라서, 제어신호 qsen_pre가 "하이"로 인에이블되면, 프리앰블 제어 펄스 발생부(200)에서 "하이"의 프리앰블 제어 펄스를 출력하게 되고, 이어서 "하이" 펄스를 입력받는 pd 풀업 구동부(210)의 노아게이트(NR1)에서 "로우"신호를 출력하여 PMOS 트랜지스터(P1)가 턴온됨으로써 풀다운 신호 pd가 "하이"로 셋팅된다. 그리고, "하이"로 셋팅된 풀다운 신호 pd에 의해 출력 구동부(130)로부터 "로우"의 QS 신호가 출력된다. 그리고, 인에이블 신호 qsen이 "하이"가 되는 순간에 풀업 신호 pu 역시 pu 풀업 구동부(213)를 통해 "하이"로 셋팅된다. Therefore, when the control signal qsen_pre is enabled as "high", the preamble
계속해서, "하이"로 셋팅된 pu 및 pd 신호가 "로우"로 천이하게 되면, pd 풀업 구동부(212)와 pu 풀업 구동부(213)의 인버터 체인을 통한 지연 시간 후에 그 신호를 다시 "하이"로 풀업구동하게 된다. Subsequently, if the pu and pd signals set to "high" transition to "low", the signal is "high" again after a delay time through the inverter chain of the pd pull-up
그리고, 파이프라인 입력 제어부(211)에서 파이프라인래치의 입력 제어 신호 pd_d, pu_d를 파이프라인 래치(120)로 출력한다.The pipeline
도 3은 본 발명에 따른 상기 도 1의 다수의 파이프라인래치 중 어느 한 파이프라인래치의 내부 회로도로서, 다수의 파이프라인래치(110 내지 160) 각각은 동일한 내부 회로로 구성된다.3 is an internal circuit diagram of any one of the pipeline latches of the plurality of pipeline latches of FIG. 1 according to the present invention, each of the plurality of pipeline latches 110 to 160 is configured with the same internal circuit.
다수의 파이프라인래치(110 내지 160) 각각은, 파이프라인 입력 제어부(211)로부터의 입력 제어 신호 pd_d, pu_d를 입력받아 그 값을 저장하기 위한 제어 신호 저장부(300), 파이프카운터신호 pcnt와 제어 신호 저장부(300)로부터의 출력신호에 응답하여 풀업신호 pu를 풀다운 구동하기 위한 pu 풀다운 구동부(310) 및 파이프카운터신호 pcnt와 제어 신호 저장부(300)로부터의 출력신호에 응답하여 풀다운신호pd를 풀다운 구동하기 위한 pd 풀다운 구동부(320)로 이루어진다.Each of the plurality of pipeline latches 110 to 160 receives the input control signals pd_d and pu_d from the pipeline
도 3의 본 실시예에서, 제어 신호 저장부(300)는 입력 제어 신호 pd_d를 일입력으로하고 낸드게이트(ND5)의 출력 신호를 타입력으로하는 낸드게이트(ND4)와, 입력 제어 신호 pu_d를 일입력으로하고 낸드게이트(ND4)의 출력 신호를 타입력으로하는 낸드게이트(ND5)로 실시 구성되며, 낸드게이트(ND4)의 출력 신호는 pu 풀다운 구동부(310)로 입력되고, 낸드게이트(ND5)의 출력 신호는 pd 풀다운 구동부(320)로 입력된다. In the present embodiment of FIG. 3, the control
그리고, pu 풀다운 구동부(310)는 본 실시예에서, 파이프카운터신호 pcnt를 반전하기 위한 인버터(I19)와, 인버터(I19)의 출력 신호를 일입력으로하고 낸드게 이트(ND4)의 출력 신호를 타입력으로하는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력 신호를 반전/지연시키기 위한 홀수개의 직렬연결된 다수의 인버터(I20 내지 I22)와, 출력 구동부(130)의 풀업 신호 pu 수신노드와 접지전원단 사이에 직렬연결되며 게이트단으로 파이프카운터신호 pcnt를 입력받는 NMOS 트랜지스터(N1)와 게이트단으로 최종 인버터(I22)의 출력신호를 입력받는 NMOS 트랜지스터(N2)로 실시 구성된다.In the present embodiment, the pu pull-down
또한, pd 풀다운 구동부(320)는 본 실시예에서, 반전된 파이프카운터신호 pcnt를 일입력으로하고 낸드게이트(ND5)의 출력 신호를 타입력으로하는 낸드게이트(ND7)와, 낸드게이트(ND7)의 출력 신호를 반전/지연시키기 위한 홀수개의 직렬연결된 다수의 인버터(I23 내지 I25)와, 출력 구동부(130)의 풀다운 신호 pd 수신노드와 접지전원단 사이에 직렬연결되며 게이트단으로 파이프카운터신호 pcnt를 입력받는 NMOS 트랜지스터(N3)와 게이트단으로 최종 인버터(I25)의 출력신호를 입력받는 NMOS 트랜지스터(N4)로 실시 구성된다.In the present embodiment, the pd pull-down
상기 도 3에서와 같이 일실시 구성되는 파이프라인 래치(110 내지 160)는 먼저, 입력 제어 신호 pd_d가 "하이"이고, pu_d 신호가 펄스형태로 "로우"로 천이되었다가 "하이"로 천이되는 "로우" 펄스가 입력될 때, 제어 신호 저장부(300)에 pu_d 신호의 "로우"를 저장한다. 즉, 낸드게이트(ND4)의 출력단은 "로우", 낸드게이트(ND5)의 출력단은 "하이"가 된다. 그 다음, 파이프카운터신호 pcnt가 "하이"로 인에이블되면, pd 풀다운 구동부(320)의 낸드게이트(ND7)와 인버터(I23 내지 I25)를 통해 NMOS 트랜지스터(N4)의 게이트단에 "하이" 신호가 인가되어 풀다운 신호 pd가 "로우"로 풀다운된다. 이때, 풀다운 신호 pd가 "로우"로 풀다운되는 시간은 pd 풀다운 구동부(320)의 낸드게이트(ND7), 인버터(I20 내지 I22)를 통한 지연 시간만큼 유지된다. 그리고, pu 풀다운 구동부(310)의 NMOS 트랜지스터(N2) 게이트단에는 "로우" 신호가 인가되어 풀업 신호 pu는 풀다운 구동되지 않는다. As shown in FIG. 3, the pipeline latches 110 to 160, which are configured as shown in FIG. 3, first input signal Pd_d is "high", pu_d signal is transitioned to "low" in the form of a pulse and then "high" When the "low" pulse is input, the "low" of the pu_d signal is stored in the control
상기의 풀다운 동작으로 먼저, 풀다운 신호 pd가 "로우"가 되면, 프리차지부로부터 "로우" 펄스의 입력 제어 신호 pd_d가 입력되어 카운터신호 pcnt가 "하이"로 이 때 풀업 신호 pu가 "로우"로 천이하게 된다. 계속해서, 풀업 신호 pu가 "로우"로 천이되면 그 다음에는 풀다운 신호 pd가 "로우"로 되고, 이러한 순서로 파이프카운터신호 pcnt가 반복하는 동안에 풀업 신호 pu 및 풀다운 신호 pd의 토글링동작이 계속 이루어진다.In the above pull-down operation, when the pull-down signal pd becomes "low", the input control signal pd_d of the "low" pulse is input from the precharge unit, and the pull-up signal pu is "low" when the counter signal pcnt is "high". Transition to. Subsequently, when the pull-up signal pu transitions to "low", then the pull-down signal pd becomes "low", and the toggling operation of the pull-up signal pu and the pull-down signal pd continues while the pipe counter signal pcnt is repeated in this order. Is done.
도 4는 본 발명에 따른 상기 데이터스트로브신호 구동 장치의 전체 동작 파형도이다.4 is an overall operation waveform diagram of the data strobe signal driving apparatus according to the present invention.
먼저, 제어 신호 qsen_pre가 "하이"로 인에이블되면, 프리차지부(110)를 통해 풀다운 신호 pd가 "하이"로 풀업 구동되어 출력구동부(130)를 통해 "로우"의 데이터스트로브신호(QS)를 출력함으로써 본격적인 데이터 출력 전의 프리앰블 구간을 생성한다. 그리고, 제어 신호 qsen_pre와 동시에 인에이블 신호 qsen이 "하이"로 인에이블되나 파이프라인 입력 제어부(211)를 통한 지연 후 "하이"의 제어 신호 pd_d가 파이프라인래치(110 내지 160)의 제어 신호 저장부(300), 즉 NAND 래치에 저장된다. 그리고, 짝수파이프카운터신호 pcnt_even[0:3]과 홀수파이프카운터신호 pcnt_odd[0:3] 중 어느 한 신호가 "하이"로 인에이블되면, 해당 파이프라인래치의 pd 풀다운 구동부(320)의 NMOS 트랜지스터(N3, N4)가 턴온되어 풀다운 신호 pd를 "로우"로 풀다운한다. First, when the control signal qsen_pre is enabled as "high", the pull-down signal pd is pulled up to "high" through the
계속해서, 상기 파이프라인래치 설명 시 기술한 바의 동작으로, 파이프카운터신호 pcnt의 상승 에지에 동기되어 풀업 신호 pu 및 풀다운 신호 pd의 번갈아 토글링된다. Subsequently, in the operation described in the pipeline latch description, the pull-up signal pu and the pull-down signal pd are alternated in synchronization with the rising edge of the pipe counter signal pcnt.
따라서, 상기 토글링하는 풀업 신호 pu 및 풀다운 신호 pd에 의해 출력 구동부(130)에서 풀다운 및 풀업 구동을 번갈아 수행함으로써 도면에 도시된 바와 같은 QS 신호를 최종 출력한다. Accordingly, the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 풀업 신호 up 또는 풀다운 신호 dn를 선택적으로 풀다운 구동하여 데이터스트로브신호(QS)의 토글링 동작을 지원하기 위한 다수의 파이프라인래치를 풀업 트랜지스터를 사용하지 않고 풀다운 트랜지스터만으로 구현함으로써, 동작 속도를 개선하고, 구현 면적을 줄일 수 있는 효과가 있다. According to the present invention as described above, a plurality of pipeline latches for supporting the toggling operation of the data strobe signal QS by selectively pulling down the pull-up signal up or the pull-down signal dn with the pull-down transistor alone without using the pull-up transistor By implementing, it is possible to improve the operation speed and reduce the implementation area.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990024718A KR100625796B1 (en) | 1999-06-28 | 1999-06-28 | Data strobe signal driver in memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990024718A KR100625796B1 (en) | 1999-06-28 | 1999-06-28 | Data strobe signal driver in memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010004107A KR20010004107A (en) | 2001-01-15 |
KR100625796B1 true KR100625796B1 (en) | 2006-09-20 |
Family
ID=19595995
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990024718A KR100625796B1 (en) | 1999-06-28 | 1999-06-28 | Data strobe signal driver in memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100625796B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507866B1 (en) * | 1999-06-28 | 2005-08-18 | 주식회사 하이닉스반도체 | Pipelatch output node precharge scheme of DDR SDRAM |
-
1999
- 1999-06-28 KR KR1019990024718A patent/KR100625796B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20010004107A (en) | 2001-01-15 |
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