KR100623328B1 - 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 LDD 포토 마스킹 및 임플란트 공정을 생략하고 게이트 사이드월 스페이서를 이용한 임플란트 공정으로 소오스/드레인을 형성한 다음, 습식각을 통해 게이트 에지 부분의 게이트 산화막을 제거한 후 층간막을 함으로써 보이드가 생성되도록 함으로써 핫 케리어에 의한 게이트 산화막의 열화를 방지할 수 있는 반도체 소자의 CMOS 트랜지스터 제조 방법을 제공하는 것이다.
핫 케리어, CMOS, 보이드, 게이트 산화막
Description
도1은 종래 기술에 의해 형성된 LDD 구조의 NMOS 트랜지스터의 단면도이다.
도2a 내지 도2e는 본 발명에 의한 CMOS 트랜지스터의 제조 방법을 나타낸 도면이다.
도3a 내지 도3c는 본 발명에 의한 CMOS 트랜지스터 제조 방법의 또 다른 실시예이다.
- 도면의 주요부분에 대한 부호의 설명 -
20 : 반도체 기판 21 : 소자분리막
22 : 게이트 산화막 23 : 게이트 전극
24 : 식각 방지막 25 : 절연막
25':사이드월 스페이서 26 : 소오스/드레인
27 : 층간 절연막 28 : 보이드
본 발명은 CMOS의 게이트 형성 및 소오스/드레인 형성 공정 오나료후 이방성 습식 식각을 진행하여 게이트 에지 영역의 게이트 산화막을 제거함으로써 게이트의 열화를 방지하기 위한 반도체 소자의 CMOS 트랜지스터 제조 방법에 관한 것이다.
일반적으로 CMOS 트랜지스터는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조 공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.
최근 반도체 기술이 발달함에 따라 소자의 크기가 작아지고 고집적화 되어가고 있으며, 이와같은 고집적화 소자의 사이즈감소로 인하여 활성영역도 좁아지게 되고, 더블어 활성영역의 폭이 좁아짐에 따라 문턱전압의 변동이 커진다.
도1은 종래 기술에 의해 형성된 LDD 구조의 NMOS 트랜지스터의 단면도이다.
도1에 도시된 바와 같이 반도체 기판(10) 상에 소자 분리막(11)을 형성한 후 게이트 산화막(12) 및 게이트 전극(13) 및 식각 방지막(14)을 차례로 증착한 후 게이트를 형성하고 게이트의 측벽에 사이드월 스페이서(15)를 형성한다.
이어서, 게이트 형성 공정 후 식각 중에 발생한 게이트 산화막의 플라즈마 데미지를 완화하기 위해 라이트 옥시데이션 공정을 진행하고, NMOS LDD 포토 마스크 공정 및 임플란트 공정을 진행한 다음, PMOS 포토마스크 공정 및 임플란트 공정 을 진행한 후 층간 절연막(16)을 증착한다.
이때, 도시된 바와 같이 가장 높게 도핑된 N+ 소오스/드레인 농도는 약 1E17 정도이며, N-LDD 농도는 1E18이고, N-채널의 농도는 1E17의 농도 분포를 가진다.
이러한 농도 분포에서 P-웰과 소오스/드레인 간의 스페이스 차지 영역은 채널쪽으로 더 많이 형성된다.
이러한 종래 기술에 의한 LDD 구조는 이러한 핫 케리어 효과를 최소화할 수 있지만, 제조 공정시 두 번의 포토 마스킹 및 임플란트 공정이 요구되어 제조 단가를 높이는 문제가 있을 뿐만 아니라 후속 열공정시 게이트 쪽으로 확산된 도펀트에 의한 채널 길이의 감소등 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 LDD 포토 마스킹 및 임플란트 공정을 생략하고 게이트 사이드월 스페이서를 이용한 임플란트 공정으로 소오스/드레인을 형성한 다음, 습식각을 통해 게이트 에지 부분의 게이트 산화막을 제거한 후 층간막을 함으로써 보이드가 생성되도록 함으로써 핫 케리어에 의한 게이트 산화막의 열화를 방지할 수 있는 반도체 소자의 CMOS 트랜지스터 제조 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소자 분리막 을 형성한 후 N웰 및 P웰을 형성하기 위한 임플란트 공정을 진행하는 단계와, 상기 임플란트 공정을 진행한 결과물 상에 게이트 산화막과 게이트 전극 및 식각방지막을 차례로 형성하는 단계와, 상기 게이트 전극 및 식각 방지막을 패터닝한 후 게이트 산화막과 식각비가 높은 절연막을 증착하는 단계와, 상기 절연막을 건식각을 하여 사이드월 스페이서를 형성하고 임플란트 공정을 통해 소오스/드레인을 형성하는 단계와, 상기 사이드월 스페이서와 게이트의 식각 방지막을 식각 장벽층으로 이용하여 게이트 에지 근방의 게이트 산화막을 습식각을 통해 제거하는 단계와, 상기 게이트 산화막이 제거된 결과물 상에 층간 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 제조 방법에 관한 것이다.
상기 게이트 에지 부분의 산화막 식각 공정후 라이트 옥시데이션 공정을 진행하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 CMOS 트랜지스터의 제조 방법을 나타낸 도면이다.
도2a를 참조하면, 반도체 기판(20) 상에 기존의 방식대로 소자 분리막(21)으로 LOCOS 또는 STI 공정을 진행한 후 N웰 및 P웰을 형성하기 위한 임플란트 공정을 진행한 다음 게이트 산화막(22)과 게이트 전극(23) 및 식각방지막(24)을 차례로 형 성한다.
도2b를 참조하면, 포토레지스트 마스킹 공정 및 건식각 공정을 통해 게이트 전극(23) 및 식각 방지막(24)을 패터닝한 후 게이트 산화막(23)과 식각비가 높은 절연막(25)을 증착한다.
도2c를 참조하면, 상기 절연막(25)을 건식각을 하여 사이드월 스페이서(25')를 형성하고 임플란트 공정을 통해 소오스/드레인(26)을 형성한다.
도2d를 참조하면, 사이드월 스페이서(25')와 게이트(A)의 식각 방지막(24)을 식각 장벽층으로 이용하여 게이트 에지 근방의 게이트 산화막(22)을 제거한다.
도2e를 참조하면, 층간 절연막(27)을 증착한다.
이때, 층간 절연막으로 스텝 커버리지가 낮은 TEOS 계열을 이용하면 게이트 에지 부분에 보이드(28)가 형성되는데, 이 보이드가 게이트 산화막(22)과 마찬가지로 절연체로 사용된다.
따라서, 이 보이드(28) 부분에서 형성된 핫 일렉트론이 게이트 영역으로 빠지지 않고 드레인쪽으로 빠질 확률이 높아지며, 이러한 보이드 부분으로 빠지는 전자들이 게이트 산화막에 트랩(Trap) 되지 않고 바로 게이트로 빠져나가게 된다.
도3a 내지 도3c는 본 발명에 의한 CMOS 트랜지스터 제조 방법의 또 다른 실시예이다.
도3a를 참조하면, 반도체 기판(30) 상에 소자 분리막(31)을 형성한 후 게이트 산화막(32) 및 게이트 전극(33)을 형성한다.
도3b를 참조하면, 게이트 패터닝을 한 후 게이트 에지 부분의 게이트 산화막(32)을 습식각을 통해 제거한 후 사이드월 스페이서를 형성하기 위한 절연막(34)을 증착한다.
도3c를 참조하면, 절연막(34)을 식각하여 사이드월 스페이서(34')를 형성한 다음 임플란트 공정을 통해 소오스/드레인(35)을 형성한다.
상기한 바와 같이 본 발명은 NMOS, PMOS, LDD 구조 형성을 위한 포토 마스킹 공정 및 임플란트 공정을 진행하지 않으므로 제조 비용 및 제조 기간을 단축시킬 수 있는 이점이 있고, LDD 옥시데이션 공정이 생략 가능하므로 게이트 전극 물질로 금속막을 사용할 때 발생할 수 있는 게이트 산화의 열화를 방지할 수 있는 이점이 있다.
Claims (2)
- 반도체 기판 상에 소자 분리막을 형성한 후 N웰 및 P웰을 형성하기 위한 임플란트 공정을 진행하는 단계와,상기 임플란트 공정을 진행한 결과물 상에 게이트 산화막과 게이트 전극 및 식각방지막을 차례로 형성하는 단계와,상기 게이트 전극 및 식각 방지막을 패터닝한 후 게이트 산화막과 식각비가 높은 절연막을 증착하는 단계와,상기 절연막을 건식각을 하여 사이드월 스페이서를 형성하고 임플란트 공정을 통해 소오스/드레인을 형성하는 단계와,상기 사이드월 스페이서와 게이트의 식각 방지막을 식각 장벽층으로 이용하여 상기 사이드월 스페이서의 하부 및 게이트 전극 하부의 에지 근방에 있는 상기 게이트 산화막의 일부를 습식각을 통해 제거하는 단계와,상기 게이트 산화막이 제거된 결과물 상에 층간 절연막을 증착하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 게이트 에지 부분의 산화막 식각 공정후 라이트 옥시데이션 공정을 진행하는 것을 특징으로 하는 반도체 소자의 CMOS 트랜지스터 제조 방법.
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Legal Events
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| N231 | Notification of change of applicant | ||
| E601 | Decision to refuse application | ||
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| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050214 Effective date: 20060728 Free format text: TRIAL NUMBER: 2005101000869; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050214 Effective date: 20060728 |
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