KR100622762B1 - Data output buffer - Google Patents
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Abstract
본 발명은 반도체 장치의 데이타 출력버퍼에 관한 것으로, 특히 데이타 입·출력패드에 작용하는 로드를 감지하여 감지된 로드의 크기에 따라 출력단전위의 풀-업 및 풀-다운 구동능력을 조절하여 데이타를 출력시킴으로써, 외부로부터 작용하는 로드가 적은 경우 노이즈 증가 및 불필요한 전류소모를 방지할 수 있게 되며, 외부로부터 로드가 크게 작용하는 경우에는 순차적으로 버퍼의 풀-업 및 풀-다운 구동능력을 키울 수 있게 되어 고속의 데이타출력을 노이즈 감소와 함께 실현시킨 데이타 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer of a semiconductor device, and in particular, senses a load acting on a data input / output pad and adjusts the pull-up and pull-down driving capability of an output potential according to the detected load size. By outputting, it is possible to prevent noise increase and unnecessary current consumption when the load from the outside is small, and to increase the pull-up and pull-down driving capacity of the buffer sequentially when the load is large from the outside. The present invention relates to a data output buffer that realizes high speed data output with noise reduction.
Description
도 1 은 종래에 사용된 데이타 출력버퍼의 구성도1 is a block diagram of a conventional data output buffer
도 2 는 도 1 에 도시된 데이타 출력버퍼를 사용해 시스템 설계시 보드에 1개의 모듈을 설치하고 시뮬레이션한 결과도FIG. 2 is a diagram illustrating simulation results of installing one module on a board when designing a system using the data output buffer shown in FIG.
도 3 은 도 1 에 도시된 데이타 출력버퍼를 사용해 시스템 설계시 보드에 다수개의 모듈을 설치하고 시뮬레이션한 결과도FIG. 3 is a diagram illustrating results of installing and simulating a plurality of modules on a board in a system design using the data output buffer shown in FIG.
도 4 는 본 발명의 일 실시예에 따른 데이타 출력버퍼의 구성도4 is a configuration diagram of a data output buffer according to an embodiment of the present invention.
도 5 는 도 4 에 도시된 제1 비교수단의 일 실시예에 따른 회로 구성도FIG. 5 is a circuit diagram according to an embodiment of the first comparison means shown in FIG. 4.
도 6 은 도 4 에 도시된 제2 비교수단의 일 실시예에 따른 회로 구성도FIG. 6 is a circuit diagram according to an embodiment of the second comparison means shown in FIG. 4.
도 7 은 본 발명에 따른 데이타 출력버퍼를 사용해 시스템 설계시 보드에 다수개의 모듈을 설치하고 시뮬레이션한 결과도7 is a result of the simulation and the installation of a plurality of modules on the board in the system design using a data output buffer according to the present invention
도 8 은 본 발명의 다른 실시예에 따른 데이타 출력버퍼의 구성도8 is a configuration diagram of a data output buffer according to another embodiment of the present invention.
도 9 는 도 8 에 도시된 데이타 출력버퍼의 동작 타이밍도9 is an operation timing diagram of the data output buffer shown in FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10: 풀-업구동 제어수단 20: 풀-다운구동 제어수단10: pull-up drive control means 20: pull-down drive control means
30: 지연수단 40, 50: 비교수단30: delay means 40, 50: comparison means
60, 70: 기준전위 발생수단 T1, T3: 풀-업수단60, 70: reference potential generating means T1, T3: pull-up means
T2, T4: 풀-다운수단T2, T4: pull-down means
본 발명은 반도체 집적회로에서 내부적으로 처리된 데이타를 완충 또는 증폭하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 하는 데이타 출력버퍼에 관한 것으로, 보다 상세하게는 데이타 출력에 작용하는 로드를 감지하여 감지된 로드의 크기에 따라 출력단 전위의 풀-업 및 풀-다운 구동능력을 변화시키므로써 고속의 데이타 출력을 댐핑 노이즈의 감소와 더불어 실현시킨 데이타 출력버퍼에 관한 것이다.The present invention relates to a data output buffer that buffers or amplifies internally processed data in a semiconductor integrated circuit so that the data has a voltage level sufficient to drive an external peripheral circuit. The present invention relates to a data output buffer that realizes a high speed data output with a reduction in damping noise by changing a pull-up and pull-down driving capability of an output terminal potential according to a sensed load size.
일반적으로, 반도체 메모리소자의 시스템 구성에 있어 PC 등의 용량이 적은 시스템을 구성하기도 하고, 서버와 같이 큰 용량을 필요로 하는 시스템을 구성하기도 하는데, 용량이 적은 곳에서는 반도체 메모리소자의 데이타 출력버퍼에 걸리는 로드가 적고, 용량이 큰 시스템에서는 반도체 메모리소자의 출력버퍼에 걸리는 로드가 클 수 밖에 없다. In general, in a system configuration of a semiconductor memory device, a system having a small capacity such as a PC may be configured, or a system requiring a large capacity such as a server may be configured. In a small capacity, a data output buffer of a semiconductor memory device may be used. In a system with a small load and a large capacity, the load on the output buffer of the semiconductor memory device is large.
그런데, 기준버퍼에 대한 반도체 메모리소자가 동작하는데 있어서 데이타 출력버퍼의 크기를 무작정 키울 수도 없는 실정인데, 그 이유는 외부로부터 작용하는 로드에 따라 그 크기가 큰 경우에는 전체적인 데이타 출력동작이 느려지게 되며, 외부 로드가 적은 경우에는 고속의 데이타 출력동작은 가능하지만 댐핑 노이즈의 발생으로 인해 다음 데이타 출력에 영향을 미치게 되어 오동작을 유발하게 되기 때 문이다.By the way, in the operation of the semiconductor memory device with respect to the reference buffer, it is impossible to increase the size of the data output buffer indefinitely. The reason is that when the size is large according to the load applied from the outside, the overall data output operation becomes slow. In the case of low external load, high speed data output operation is possible, but damping noise affects the next data output, causing malfunction.
도 1 은 종래에 사용된 데이타 출력버퍼를 개략적으로 도시한 구성도로, 데이타 출력을 알리는 리드 선택신호(Read Select: RS)와 데이타신호(data)를 입력받아 이들 두신호(RS, data)의 조합에 의해 풀-업 또는 풀-다운 구동 제어신호(pu, pd)를 선택적으로 활성화시키는 풀-업 및 풀-다운 구동 제어수단(10, 20)과; 전원전압(Vdd) 인가단과 접지단 사이에 상호 직렬로 접속되며, 상기 풀-업 및 풀-다운신호(pu, pd)에 의해 선택적으로 턴-온되어 데이타 입·출력 패드(DQ pad)의 전위를 전원전위 또는 접지전위 수준으로 각각 풀-업 및 풀-다운시키는 풀-업 및 풀-다운수단(T, T2)으로 구성된다.1 is a block diagram schematically illustrating a conventional data output buffer, in which a read select signal (RS) and a data signal (data) indicating a data output are received and a combination of these two signals (RS) is received. Pull-up and pull-down drive control means (10, 20) for selectively activating pull-up or pull-down drive control signals (pu, pd) by means of; It is connected in series between the power supply voltage Vdd applying terminal and the ground terminal, and is selectively turned on by the pull-up and pull-down signals pu and pd to supply the potential of the data input / output pad DQ pad. It is composed of pull-up and pull-down means (T, T2) to pull up and pull-down to the power supply potential or ground potential level, respectively.
동 도면의 경우, 상기 풀-업 및 풀-다운수단(T1, T2)은 모두 엔모스 트랜지스터로 이루어진다. In the case of the same figure, the pull-up and pull-down means T1 and T2 are all composed of NMOS transistors.
상기 구성에 의해, 상기 리드 선택신호(RS)가 인에이블되면, 상기 데이타(data) 신호가 '로직하이'의 정보인지 아니면, '로직로우'의 정보인지를 판단하여 만약 '로직하이'의 정보일 경우에는 상기 풀-업 구동 제어수단(10)이 활성화되어 풀-업신호(pu)를 활성화상태(동 도면의 경우, 풀-업소자(T1)가 NMOS 트랜지스터로 이루어지기 때문에 '로직하이' 상태가 됨)로 발생시키게 된다. 이후, 활성화상태의 풀-업신호(pu)에 의해 상기 풀-업소자(T1)가 턴-온되어 데이타 출력 패드(DQ pad)를 '로직하이'의 전원전위(Vdd) 수준으로 풀-업시키게 된다.By the above configuration, when the read select signal RS is enabled, it is determined whether the data signal is 'logic high' or 'logic low' information. In this case, the pull-up driving control means 10 is activated to activate the pull-up signal pu (in this case, since the pull-up element T1 is composed of NMOS transistors, the logic high is obtained.) State). Thereafter, the pull-up element T1 is turned on by the pull-up signal pu in an active state, so that the data output pad DQ pad is pulled up to the power supply potential Vdd of 'logic high'. Let's go.
한편, 상기 데이타(data) 신호가 '로직로우'의 신호인 경우에는 상기 풀-다운구동 제어수단(20)이 활성화되어 풀-다운신호(pd)를 활성화상태(동 도면의 경우, 풀-다운소자(T2)가 NMOS 트랜지스터로 이루어지기 때문에 '로직하이' 상태가 됨)로 발생시키게 된다. 이후, 상기 풀-다운소자(T1)는 턴-온되어 데이타 출력 패드(DQ pad)를 '로직로우'의 접지전위(Vss) 수준으로 풀-다운시키게 된다.On the other hand, when the data signal is a logic low signal, the pull-down driving control means 20 is activated to activate the pull-down signal pd (in the case of the figure, pull-down). Since the device T2 is made of an NMOS transistor, the element T2 is in a logic high state. Thereafter, the pull-down device T1 is turned on to pull down the data output pad DQ pad to the ground potential Vss of the logic low level.
상기 동작에 의해 데이타를 출력하는 종래의 데이타 출력버퍼는 상기 풀-업 및 풀-다운소자(T1, T2)의 크기가 고정되어 있기 때문에, 데이타 출력에 작용하는 외부 로드의 변화에 따라 데이타 액세스시간이나 노이즈도 같이 변하게 되어, 메인 칩이나 시스템의 성능저하 및 오동작을 일으킬 수 있게 된다.Since the size of the pull-up and pull-down elements T1 and T2 is fixed in the conventional data output buffer for outputting data by the above operation, the data access time depends on the change of the external load acting on the data output. Noise and noise also change, which can cause performance degradation and malfunction of the main chip or system.
또한, 버퍼 크기에 비해 외부로부터의 로드가 적은 경우에는 노이즈뿐만 아니라, 전력소모량도 불필요하게 커지는 문제점이 발생한다.In addition, when the load from the outside is smaller than the buffer size, a problem arises in that not only noise but also power consumption are unnecessarily large.
도 2 는 도 1 에 도시된 데이타 출력버퍼를 사용해 시스템 설계시 보드에 1개의 모듈을 설치하고 시뮬레이션한 결과도를 나타낸 것으로, (a)에 도시된 바와 같이 리드선택(RS)신호가 '하이'로 인에이블된 상태에서 (b)와 같이 데이타(data) 신호가 입력되면, 입력된 데이타 신호와 별 차이를 보이지 않는 출력신호(data_out)를 (c)와 같이 데이타 입·출력 패드(DQ pad)로 출력시키게 된다.FIG. 2 is a diagram illustrating a simulation result of installing one module on a board when designing a system using the data output buffer shown in FIG. 1. As shown in (a), the lead selection (RS) signal is 'high' When the data signal is input as shown in (b) while the signal is enabled, the output signal data_out which does not show a difference from the input data signal as shown in (c) is used as a data input / output pad (DQ pad). Will be printed as
동 도면을 통해 데이타 입·출력 패드(DQ pad)에 걸리는 로드의 크기가 작은 경우에는 별 다른 문제없이 데이타 출력동작을 수행하는 것을 알 수 있다.This figure shows that the data output operation is performed without any problem when the load on the data input / output pad (DQ pad) is small.
도 3 은 도 1 에 도시된 데이타 출력버퍼를 사용해 시스템 설계시 보드에 다수개의 모듈을 설치하고 시뮬레이션한 결과도를 나타낸 것으로, 도 2 의 신호 파형에 비해 (c)로 도시된 출력 데이타신호(data_out)의 파형이 다소 찌그러진 상태로 소정의 시간 딜레이되어 발생함을 알 수 있다.FIG. 3 is a diagram illustrating a result of installing and simulating a plurality of modules on a board when designing a system using the data output buffer shown in FIG. 1. The output data signal shown by (c) compared to the signal waveform of FIG. 2. It can be seen that the waveform of) is caused by a predetermined time delay in a somewhat distorted state.
즉, 데이타 입·출력 패드(DQ pad)에 걸리는 로드의 크기가 커지게 되면 원하는 전위수준의 데이타를 데이타 입·출력 패드(DQ pad)에 싣게 되기까지 소정의 딜레이시간(동 도면의 경우, 약 10ns의 시간으로 도시됨)이 발생되며, 또한 두번째 출력되는 데이타('로직로우'의 데이타)신호의 경우에는 풀-스윙하기 때문에 천이라인에서의 임피던스에 의한 반사파의 영향으로 인해 그 출력신호 파형이 크게 흔들리게 되며, 이로 인해 '로직로우'의 전위수준에 이르는 시간 또한 길어지게 됨을 나타낸다.In other words, if the size of the load on the data input / output pad (DQ pad) increases, a predetermined delay time until the data of the desired potential level is loaded on the data input / output pad (DQ pad) (in the case of FIG. In the case of the second output data ('logic low' data) signal, the output signal waveform is changed due to the reflected wave due to the impedance at the transition line. It will be greatly shaken, indicating a longer time to reach the potential level of logic low.
상기한 바와 같이, 종래에 사용된 데이타 출력버퍼는 풀-업 및 풀-다운소자의 크기가 일정하게 고정된 관계로 외부로부터 데이타 입·출력 패드(DQ pad)에 가해지는 로드의 크기에 따라 그 구동능력을 변화시킬 수 없기 때문에, 데이타 출력버퍼의 버퍼 크기가 기준 크기일 경우 즉, 작은 임피던스를 기준으로 동작하게 해 놓은 경우에는 버퍼 크기에 비해 로드의 크기가 커져 VOH/VOL의 일정레벨이 되는데 요구되는 시간이 길어지게 되며, 이로인해 도 3 에 도시된 바와 같이 시간상의 딜레이 및 신호파형의 찌그러짐이 발생한다. 따라서, 제품의 성능저하 및 오동작을 유발하는 문제점이 있다.As described above, the data output buffer conventionally used has a fixed size in accordance with the size of the load applied to the data input / output pad (DQ pad). Since the drive capacity cannot be changed, when the buffer size of the data output buffer is the reference size, that is, when the operation is based on a small impedance, the load size becomes larger than the buffer size, and thus the constant level of the VOH / VOL is achieved. The required time becomes long, which causes delay in time and distortion of the signal waveform as shown in FIG. 3. Therefore, there is a problem that causes the performance degradation and malfunction of the product.
한편, 이에 비해 큰 임피던스를 기준으로 동작하게 데이타 출력버퍼의 크기를 크게 설정하여 설계할 경우, 임피던스가 작은 시스템의 구성시 노이즈 발생에 따른 오동작 가능성이 있으며, 필요 이상의 전류소모가 뒤따라 전력의 낭비가 커지게 되는 문제점이 있다.On the other hand, if the size of the data output buffer is designed to operate based on a large impedance, there is a possibility of malfunction due to noise in the configuration of a system with a small impedance, and waste of power due to excessive current consumption. There is a problem that becomes large.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이타 입·출력 패드에 작용하는 로드의 크기를 감지하여 그 크기에 따라 버퍼 구동력을 달리 조절하여 동작시킴으로써, 고속의 데이타 출력을 노이즈 감소와 더불어 실현시킨 데이타 출력버퍼를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to detect the size of the load acting on the data input / output pad and operate by controlling the buffer driving force differently according to the size, thereby making high-speed data output noise. Along with the reduction is to provide a realized data output buffer.
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력버퍼는 리드 선택신호 및 데이타신호의 조합에 의해 풀-업 및 풀-다운신호를 각각 발생시키는 풀-업 및 풀-다운구동 제어수단; 풀-업 및 풀-다운신호에 의해 각각 턴-온되어 데이타 입·출력패드의 전위를 각각 풀-업 및 풀-다운시키는 제1 풀-업 및 풀-다운수단; 리드 선택신호를 입력받아 일정시간 지연시키는 지연수단; 지연수단으로부터 발생되는 리드 선택신호 및 데이타신호의 조합결과에 의해 선택적으로 활성화되며, 데이타 입·출력패드의 전위를 피드백받아 제1 및 제2 기준전위와 각각 비교하여 그 비교결과에 따라 제2 풀-업 및 풀-다운수단의 동작을 일정시간의 지연이후 활성화되도록 제어하는 제1 및 제2 비교수단; 데이타 입·출력패드를 매개로 제1 풀-업 및 풀-다운수단과 병렬 접속되고, 제1 및 제2 비교수단의 출력에 의해 각각 턴-온되어 데이타 입·출력패드의 전위를 각각 풀-업 및 풀-다운시키는 제2 풀-업 및 풀-다운수단; 및 제1 및 제2 기준전위를 각각 발생시키는 제1 및 제2 기준전위 발생수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the data output buffer according to the present invention comprises: pull-up and pull-down driving control means for generating pull-up and pull-down signals respectively by a combination of read select signal and data signal; First pull-up and pull-down means which are turned on by the pull-up and pull-down signals, respectively, to pull up and pull down the potential of the data input / output pads, respectively; Delay means for receiving a read selection signal and delaying the predetermined time; It is selectively activated by the result of the combination of the read select signal and the data signal generated from the delay means. The potential of the data input / output pads is fed back and compared with the first and second reference potentials respectively. First and second comparing means for controlling the operation of the up and pull-down means to be activated after a delay of a predetermined time; It is connected in parallel with the first pull-up and pull-down means via the data input and output pads, and is turned on by the output of the first and second comparison means, respectively, to pull the potentials of the data input and output pads, respectively. Second pull-up and pull-down means for up and pull-down; And first and second reference potential generating means for generating first and second reference potentials, respectively.
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또한, 데이타가 지속적으로 출력되는 EDO방식 및 동기식 방식의 메모리소자에서의 적용을 위해 본 발명은 상기 지연수단의 전단에 상기 데이타신호를 입력받아 데이타천이를 검출하는 천이 검출수단 및 상기 천이 검출수단의 출력신호와 상기 리드 선택신호를 앤드조합하는 논리수단을 추가로 구비하며, 상기 지연수단은 상기 논리수단의 출력신호를 입력받아 소정의 시간 지연시키도록 구성하는 것을 특징으로 한다.In addition, the present invention provides a transition detection means and the transition detection means for detecting the data transition by receiving the data signal in front of the delay means for the application in the EDO method and the synchronous memory device that the data is continuously output And a logic means for AND-combining an output signal and the read select signal, wherein the delay means is configured to receive an output signal of the logic means and delay a predetermined time.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4 는 본 발명의 일 실시예에 따른 데이타 출력버퍼의 구성도를 도시한 것으로, 리드 선택신호(RS) 및 데이타신호(data)의 조합에 의해 풀-업 및 풀-다운신호(pu, pd)를 각각 발생시키는 풀-업 및 풀-다운구동 제어수단(10, 20)과; 상기 풀-업 및 풀-다운신호(pu, pd)에 의해 각각 턴-온되어 데이타 입·출력패드(DQ pad)의 전위를 각각 풀-업 및 풀-다운시키는 제1 풀-업 및 풀-다운수단(T1, T2)과; 상기 데이타 입·출력패드(DQ pad)를 매개로 상기 제1 풀-업 및 풀-다운수단(T1, T2)과는 병렬로 접속된 제2 풀-업 및 풀-다운수단(T3, T4)과; 상기 리드 선택신호(RS)를 입력받아 일정시간 지연시키는 지연수단(30)과; 상기 지연수단(30)으로부터 발생되는 리드 선택신호(RS) 및 상기 데이타신호(data)의 조합결과에 의해 선택적으로 활성화되며, 상기 데이타 입·출력패드(DQ pad)의 전위를 피드백받 아 제1 및 제2 기준전위(Vref_H, Vref_L)와 각각 비교하여 그 비교결과에 따라 상기 제2 풀-업 및 풀-다운수단(T3, T4)의 동작을 상기 일정시간의 지연 이후 활성화되도록 제어하는 제1 및 제2 비교수단(40, 50)과; 상기 제1 및 제2 기준전위(Vref_H, Vref_L)를 각각 발생시켜 상기 제1 및 제2 비교수단(40, 50)의 일측 입력단으로 각각 전달하는 제1 및 제2 기준전위 발생수단(60, 70)을 구비하여 구성된다.4 is a block diagram of a data output buffer according to an exemplary embodiment of the present invention. The pull-up and pull-down signals pu and pd are combined by the read select signal RS and the data signal data. Pull-up and pull-down drive control means (10, 20) for generating a); First pull-up and pull-up which are respectively turned on by the pull-up and pull-down signals pu and pd to pull-up and pull-down potentials of the data input / output pads DQ pad, respectively; Down means T1 and T2; Second pull-up and pull-down means T3 and T4 connected in parallel with the first pull-up and pull-down means T1 and T2 via the data input / output pad DQ pad. and; Delay means (30) for receiving the read selection signal (RS) for delaying a predetermined time; It is selectively activated by a result of the combination of the read select signal RS and the data signal data generated from the delay means 30, and receives a feedback of the potential of the data input / output pad DQ pad. And first comparing the second reference potentials Vref_H and Vref_L, respectively, and controlling the operation of the second pull-up and pull-down means T3 and T4 to be activated after the predetermined time delay according to the comparison result. And second comparing means (40, 50); First and second reference potential generating means 60 and 70 generating the first and second reference potentials Vref_H and Vref_L, respectively, and transferring the first and second reference potentials Vref_H and Vref_L to one input terminal of the first and second comparison means 40 and 50, respectively. It is configured with.
동 도면에서는 상기 제1/제2 풀-업 및 풀-다운수단(T1∼T4)을 모두 엔모스 트랜지스터로 구현하였으나, 제1 및 제2 풀-업수단(T1, T3)에 한해서는 피모스 트랜지스터로도 구현이 가능하다고 할 수 있겠다.Although the first and second pull-up and pull-down means T1 to T4 are implemented as NMOS transistors in the drawing, only the first and second pull-up means T1 and T3 are PMOS transistors. It can be said that it can be implemented.
또한, 상기 제1 비교수단(40)의 일측 입력신호가 되는 제1 기준전위(Vref_H)는 하이-임피던스값보다 높은 값으로 VOH(LVTTL방식의 인터페이스 구조에서는 2.4V가 됨) 전위와 유사한 값이 되며, 상기 제2 비교수단(50)으로부터 발생되는 제2 기준전위(Vref_L)는 하이-임피던스값보다 낮은 값으로 VOL(LVTTL 방식의 인터페이스 구조에서는 0.4V가 됨) 전위와 유사한 값이 된다.In addition, the first reference potential Vref_H, which is an input signal of one side of the first comparing
이하, 상기 구성을 갖는 본 발명의 동작을 자세히 살펴보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described in detail.
우선, 데이타 출력을 알리는 리드 선택신호(RS)가 '로직하이'로 인에이블되면, 상기 풀-업 및 풀-다운구동 제어수단(10, 20)에서 데이타신호(data)가 '로직하이'의 정보인지 아니면 '로직로우'의 정보인지를 확인하여 이에따라 풀-업 및 풀-다운신호(pu, pd)를 선택적으로 활성화시키게 된다. 이때, 데이타신호가 '로직하이'일 경우에는 상기 풀-업신호(pu)가 활성화되어 후단의 제1 풀-업수단(T1)을 턴- 온시키게 된다. 이에따라, 데이타 입·출력패드(DQ pad)에는 '로직하이'레벨의 신호가 실리게 된다. 한편, 데이타신호가 '로직로우'일 경우에는 상기 풀-다운신호(pd)가 활성화되어 후단의 제1 풀-다운수단(T2)을 턴-온시키게 된다. 이에따라, 데이타 입·출력패드(DQ pad)에는 '로직로우'레벨의 신호가 실리게 된다.First, when the read select signal RS informing of the data output is enabled as 'logic high', the data signals in the pull-up and pull-down driving control means 10 and 20 are set to 'logic high'. It checks whether it is information or 'logic low' information and selectively activates the pull-up and pull-down signals pu and pd accordingly. In this case, when the data signal is 'logic high', the pull-up signal pu is activated to turn on the first pull-up means T1 of the rear stage. Accordingly, the logic high level signal is carried on the data input / output pad (DQ pad). On the other hand, when the data signal is 'logic low', the pull-down signal pd is activated to turn on the first pull-down means T2 of the rear stage. Accordingly, the logic low level signal is carried on the data input / output pad (DQ pad).
여기까지의 동작은 종래기술에서와 마찬가지로 수행되며, 상기 데이타 입·출력패드(DQ pad)에 걸리는 로드가 작을 때에는 동일한 방법으로 상기 제1 풀-업 및 풀-다운소자의 선택적인 활성화 동작에 의해 데이타가 출력되어진다.The operation up to this point is performed as in the prior art, and when the load applied to the data input / output pad (DQ pad) is small, by the selective activation operation of the first pull-up and pull-down elements in the same manner. The data is output.
그런데, 상기 데이타 입·출력패드(DQ pad)에 걸리는 로드의 크기가 클 경우에는 상기 제1 풀-업 및 풀-다운수단(T1, T2)만으로는 원하는 전위레벨신호를 데이타 입·출력패드(DQ pad)에 싣게되기 까지의 시간이 길어지게 되어서, 상기 지연수단(30)으로부터 소정의 시간 딜레이된 리드 선택신호(RS_d)가 활성화되면서 후단의 제1 및 제2 비교수단(40, 50)으로 전달되어 이들 비교수단(40, 50)을 선택적으로 활성화시키게 된다.However, when the load on the data input / output pad (DQ pad) is large, only the first pull-up and pull-down means T1 and T2 provide a desired potential level signal to the data input / output pad DQ. The time required to be loaded on the pad becomes longer, and the lead selection signal RS_d delayed by the predetermined time from the delay means 30 is activated and transferred to the first and second comparison means 40 and 50 at the rear end. To selectively activate these comparison means 40, 50.
만약, 상기 데이타신호(data)가 '로직하이'일 경우에는 상기 제1 비교수단(40)이 활성화되며, 상기 데이타신호(data)가 '로직로우'일 경우에는 상기 제2 비교수단(50)이 활성화된다.If the data signal data is 'logic high', the first comparison means 40 is activated. If the data signal data is 'logic low', the second comparison means 50 is performed. Is activated.
상기 제1 및 제2 비교수단(40, 50)의 구성 및 동작을 도면을 참조하며 자세히 살펴보기로 한다.The configuration and operation of the first and second comparison means 40 and 50 will be described in detail with reference to the drawings.
도 5 는 도 4 에 도시된 제1 비교수단(40)의 일 실시예에 따른 회로 구성도 를 도시한 것으로, 상기 지연수단(30)을 거쳐 지연된 리드 선택신호(RS_d)와 상기 데이타신호(data)를 앤드조합하는 논리부(1)와, 상기 논리부(1) 출력신호에 의해 선택적으로 활성화되어 기준전위 신호(Vref_H)와 상기 데이타 입·출력패드(DQ pad)로부터 피드백받은 출력 데이타신호(data_out)의 전위를 비교하는 전류-미러구조의 비교부(3)와, 상기 비교부(3)의 출력신호를 일정 전위수준으로 버퍼링하여 출력하는 버퍼링부(5)와, 상기 버퍼링부(5)로부터 출력된 신호를 상기 제2 풀-업수단(T3)의 동작특성에 맞추어 변환시키는 전위 변환부(7)를 구비하여 구성된다.FIG. 5 is a circuit diagram illustrating the first comparison means 40 shown in FIG. 4. The read select signal RS_d and the data signal data delayed through the delay means 30 are illustrated. ) And an output data signal (optionally activated by the
상기 비교부(3)는 상기 논리부(1)의 출력신호가 게이트단으로 인가되는 엔모스 트랜지스터(MN1)에 의해 활성화가 제어되므로, 상기 논리부(1)의 출력신호가 '로직하이'가 되는 즉, 데이타신호(data)가 '로직하이'인 경우에만 활성화되어 제2 풀-업신호(pu2)를 발생시키게 된다.Since the
이때, 데이타 입·출력패드(DQ pad)로부터 피드백받은 출력 데이타신호(data_out)의 전위가 상기 제1 기준전위(Vref_H)보다 낮을 경우 상기 제2 풀-업신호(pu2)를 활성화상태로 발생시켜 후단의 제2 풀-업수단(T3)을 구동시키도록 제어한다.At this time, when the potential of the output data signal data_out fed back from the data input / output pad DQ pad is lower than the first reference potential Vref_H, the second pull-up signal pu2 is generated in an active state. The second pull-up means T3 of the rear stage is controlled to be driven.
상기 제2 풀-업수단(T3)은 data_out≥Vref_H가 될 때까지 풀-업동작하다가 중지된다.The second pull-up means T3 is pulled up and stopped until data_out≥Vref_H.
또한, 상기 전위 변환부(7)는 제2 풀-업수단(T3)이 엔모스 트랜지스터뿐만 아니라 피모스 트랜지스터로도 구현될 수 있기 때문에 이에따라 제2 풀-업신호의 전위수준을 조절하기 위해 구비하게 된다. 예를들어, 상기 제2 풀-업수단(T3)이 피모스 트랜지스터로 이루어지는 경우에는 전원전압과 접지전압 사이의 온/오프 전위를 갖도록 제어하며, 만약 상기 제2 풀-업수단(T3)이 엔모스 트랜지스터로 이루어지는 경우에는 전원전압보다 문턱전위 이상 높은 전위와 접지전위 사이에서 온/오프전위를 갖도록 그 출력전위를 전환하게 된다.In addition, since the second pull-up means T3 may be implemented as a PMOS transistor as well as the NMOS transistor, the
도 6 은 도 4 에 도시된 제2 비교수단(50)의 일 실시예에 따른 회로 구성도를 도시한 것으로, 상기 지연수단(30)을 거쳐 지연된 리드 선택신호(RS_d)와 상기 데이타신호(data)의 반전신호를 낸드조합하는 논리부(2)와, 상기 논리부(2)의 출력신호에 의해 선택적으로 활성화되어 제2 기준전위 신호(Vref_L)와 상기 데이타 입·출력패드(DQ pad)로부터 피드백받은 출력 데이타신호(data_out)의 전위를 비교하는 전류-미러구조의 비교부(4)와, 상기 비교부(4)의 출력신호를 버퍼링하는 버퍼링부(6)를 구비하여 구성된다.FIG. 6 is a circuit diagram illustrating a circuit according to an embodiment of the second comparison means 50 shown in FIG. 4. The read select signal RS_d and the data signal data delayed through the delay means 30. Is selectively activated by the
상기 비교부(4)는 상기 논리부(2)의 출력신호가 그 게이트단으로 인가되는 피모스 트랜지스터(MP1)에 의해 활성화 제어되므로, 상기 논리부(2)의 출력신호가 '로직로우'가 되는 경우 즉, 상기 데이타신호(data)가 '로직로우'인 경우에만 활성화되어 제2 풀-다운신호(pd2)를 발생시키게 된다.Since the
이때, 데이타 입·출력패드(DQ pad)로부터 피드백받은 출력 데이타신호(data_out)의 전위가 상기 제2 기준전위(Vref_L)보다 높을 경우 상기 제2 풀-다운신호(pd2)를 활성화상태로 발생시켜 후단의 제2 풀-다운수단(T4)을 구동시키도록 제어한다.At this time, when the potential of the output data signal data_out fed back from the data input / output pad DQ pad is higher than the second reference potential Vref_L, the second pull-down signal pd2 is generated in an active state. The second pull-down means T4 of the rear stage is controlled to be driven.
상기 제2 풀-다운수단(T4)은 data_out≤Vref_L가 될 때까지 풀-다운동작하다가 중지된다.The second pull-down means T4 is pulled down and stopped until data_out≤Vref_L.
상기한 바와 같이, 데이타 입·출력패드(DQ pad)에 로드가 크게 작용하여 데이타를 싣게 되기까지의 시간이 길어지게 되면, 이 시간중 상기 제1 및 제2 비교수단(40, 50)으로 상기 지연수단(30)으로부터 리드 선택신호(RS)가 전달되고, 상기 데이타신호(data)의 전위값에 따라 두 비교수단(40, 50) 중 하나가 선택적으로 활성화되면서 제2 풀-업 및 풀-다운신호(pu2, pd2)를 선택적으로 발생시키게 되며, 이렇게 발생된 제2 풀-업 및 풀-다운신호(pu, pd)의 활성화여부에 의해 제2 풀-업 및 풀-다운수단(T3, T4)이 구동되어 데이타 출력버퍼의 풀-업 및 풀-다운구동능력을 크게 키우게 된다.As described above, when the load becomes large on the data input / output pad (DQ pad) and the time until the data is loaded becomes long, the first and second comparison means 40, 50 are used. The read select signal RS is transmitted from the delay means 30, and one of the two comparison means 40, 50 is selectively activated according to the potential value of the data signal data, thereby causing the second pull-up and pull-up. And selectively generates the down signals pu2 and pd2, and by the activation of the second pull-up and pull-down signals pu and pd generated in this manner, the second pull-up and pull-down means T3, T4) is driven to greatly increase the pull-up and pull-down driving capability of the data output buffer.
도 7 은 본 발명에 따른 데이타 출력버퍼를 사용해 시스템 설계시 보드에 다수개의 모듈을 설치하고 시뮬레이션한 결과도로, 도 3 의 시뮬레이션 결과도에 비해 데이타 입·출력패드(DQ pad)에 작용하는 로드가 클 경우에도 (c)에 도시된 출력 데이타신호(data_out) 파형이 큰 찌그러짐없는 상태로 '로직하이'에서 '로직로우'로의 천이구간에서도 임피던스에 의한 반사파의 영향을 크게 감소시켜 데이타를 출력시키고 있음을 알 수 있다.FIG. 7 is a result of installing and simulating a plurality of modules on a board when designing a system using a data output buffer according to the present invention. The load acting on a data input / output pad (DQ pad) is compared with that of FIG. 3. Even when the output data signal (data_out) shown in (c) is large, the distortion is large and the influence of the reflected wave due to the impedance is greatly reduced even in the transition period from 'logic high' to 'logic low'. It can be seen.
그런데, 도 2 에 도시된 구성을 갖는 데이타 출력버퍼는 상기 리드 선택신호(RS)만으로 제1 및 제2 비교수단(40, 50)의 동작을 지연시키기 때문에, 데이타가 지속적으로 출력되어 상기 리드 선택신호(RS)가 계속 인에이블된 상태에서 데이타 정보만이 바뀌면서 데이타를 출력하게 되는 EDO(Extended Data Out)방식 및 동기식 방식의 메모리소자에서의 적용이 어렵다.However, since the data output buffer having the configuration shown in FIG. 2 delays the operations of the first and second comparison means 40 and 50 only with the read select signal RS, data is continuously output to select the read. Application of EDO (Extended Data Out) and synchronous memory devices in which data is output while only data information is changed while the signal RS is continuously enabled is difficult.
도 8 은 본 발명의 다른 실시예에 따른 데이타 출력버퍼의 구성도를 도시한 것으로, 상기한 EDO방식 및 동기식 방식의 메모리소자에서의 적용예로서 도 2 에 도시된 데이타 출력버퍼의 구성에 상기 데이타신호(data)를 입력받아 데이타천이를 검출하는 천이 검출수단(80) 및 상기 천이 검출수단(80)의 출력신호와 상기 리드 선택신호(RS)를 앤드조합하는 논리수단(90)을 추가로 구비하고, 상기 지연수단(30)은 상기 논리수단(90)의 출력신호를 입력받아 소정의 시간 지연시키도록 구성하게 된다.FIG. 8 is a block diagram of a data output buffer according to another embodiment of the present invention. The data output buffer shown in FIG. 2 is an example of an application in the above-described EDO and synchronous memory devices. Transition detection means 80 for receiving data and detecting data transition; and logic means 90 for combining and combining the output signal of the transition detection means 80 and the read select signal RS. In addition, the delay means 30 is configured to delay the predetermined time by receiving the output signal of the logic means 90.
도 9 는 도 8 에 도시된 데이타 출력버퍼의 동작 타이밍도를 도시한 것으로, 리드 선택신호(RS)가 인에이블된 상태에서 첫 데이타신호의 출력동작이 있은 이후, 다음 데이타신호의 천이가 발생할 때마다 상기 천이 검출수단(80)으로부터 천이여부를 검출하여 노드(N1)로 (c)에 도시된 바와 같이 천이 검출결과를 출력하게 된다.FIG. 9 illustrates an operation timing diagram of the data output buffer shown in FIG. 8, when a transition of the next data signal occurs after the output operation of the first data signal occurs while the read select signal RS is enabled. The transition detection means 80 detects the transition or not and outputs the transition detection result to the node N1 as shown in (c).
이후, 상기 천이 검출수단(80)의 출력신호와 리드 선택신호(RS)를 앤드조합하여 노드(N2)로 (d)에 도시되 바와 같은 신호를 발생시키게 되면, 이는 후단의 지연수단(30)을 거쳐 소정의 시간 지연된 후 (e)와 같이 RS_d 신호를 발생시키게 된다.Thereafter, when the output signal of the
이때, 데이타 천이시에만 인에이블되는 신호(N1의 신호)와 상기 리드 선택신호(RS)를 앤드조합하는 이유는 상기 리드 선택신호(RS)가 인에이블되어 있는 동안에만 데이타의 천이를 검출하려 하는데 있다.In this case, the reason for the AND combination of the signal (signal of N1) and the read select signal RS, which are enabled only at the time of data transition, is to detect the transition of data only while the read select signal RS is enabled. have.
상기 동작에 의해, 데이타의 지속적인 출력에 의해 상기 리드 선택신호(RS)가 계속 인에이블되어 있는 상태에서도 데이타 천이를 검출하여 소정의 시간 지연된 리드 선택신호(RS_d)를 발생시키는 것이 가능해지며, 이에 따라 후단에 연결된 제1 및 제2 비교수단(40, 50)이 데이타 입·출력패드(DQ pad)에 작용하는 로드크기에 따라 일정시간 지연되어 동작하므로써, 버퍼의 풀-업 및 풀-다운구동능력을 상기 로드 크기에 따라 순차적으로 조절하는 것이 가능해지게 되는 것이다.By this operation, it is possible to generate a predetermined time delayed read select signal RS_d by detecting a data transition even when the read select signal RS is continuously enabled by the continuous output of data. The first and second comparison means 40 and 50 connected to the rear stages are delayed for a predetermined time according to the load size acting on the data input / output pad (DQ pad), so that the buffer pull-up and pull-down driving capability It is possible to sequentially adjust according to the rod size.
이하, 자세한 동작설명은 설명의 중복을 피하기 위해 생략하기로 한다.Hereinafter, detailed operation descriptions will be omitted to avoid duplication of description.
이상에서 설명한 바와같이 본 발명에 따른 데이타 출력버퍼에 의하면, 외부로부터 작용하는 로드가 적은 경우 노이즈 증가 및 불필요한 전류소모를 방지할 수 있게 되며, 외부로부터 로드가 크게 작용하는 경우에는 순차적으로 버퍼의 풀-업 및 풀-다운 구동능력을 키울 수 있게 되어 고속의 데이타출력을 노이즈 감소와 함께 실현시킬 수 있는 매우 뛰어난 효과가 있다.As described above, according to the data output buffer according to the present invention, it is possible to prevent noise increase and unnecessary current consumption when there is a small load acting from the outside. The ability to increase up- and pull-down drive capability makes it possible to realize high speed data output with noise reduction.
즉, 본 발명에 따른 데이타 출력버퍼를 사용하여 시스템을 설계하게 되면 시스템 용량 즉, 데이타 출력버퍼에 작용하는 로드변화에 따라 데이타 액세스 시간과 동작중 발생하는 노이즈 및 전류소모 측면에서 우수한 동작특성을 갖게 되는 매우 뛰어난 효과가 있다.That is, when the system is designed using the data output buffer according to the present invention, it has excellent operating characteristics in terms of data access time, noise and current consumption during operation according to system capacity, that is, load change applied to the data output buffer. Being has a very outstanding effect.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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