KR100622250B1 - 발광표시장치 및 트랜지스터 - Google Patents

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Abstract

본 발명은 R, G, B의 구동 박막트랜지스터의 형태를 달리하면서 전체적인 구동 박막트랜지스터의 채널영역의 폭 및 길이를 일정하게 유지하는 발광표시장치 및 트랜지스터에 관한 것이다. 본 발광표시장치는 데이터신호를 전달하는 적어도 하나의 데이터선; 선택신호를 전달하는 적어도 하나의 주사선; 서로 다른 색을 표시하는 제1, 제2 및 제3 발광소자와, 상기 선택신호에 따라 선택된 상기 데이터신호에 상응하는 전류를 상기 제1, 제2 및 제3 발광소자에 각각 공급하는 제1, 제2 및 제3 트랜지스터를 구비하는 화소를 포함하며, 상기 제1, 제2 및 제3 트랜지스터 중 적어도 하나의 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성된다. 이에 따라, R, G, B 각각에 흐르는 전류를 효율적으로 제어할 수 있어 발광표시소자의 구동 능력을 개선시켜 화질을 향상시킬 수 있다.
발광소자, 박막트랜지스터, 채널영역,

Description

발광표시장치 및 트랜지스터{Light Emitting Display and Transistor}
도 1은 화소회로를 구성하는 구동 트랜지스터의 확대도를 포함한 발광표시장치의 도면이다.
도 2는 본 발명의 일실시예에 따른 발광표시장치의 회로도이다.
도 3은 본 발명의 일실시예에 따른 발광표시장치의 화상표시부에 채용할 수 있는 레이아웃에 대한 도면이다.
도 4는 도 3의 Ⅳ-Ⅳ선에 따른 단면도이다.
도 5는 본 발명에 따른 유기 발광 표시장치의 구동 박막 트랜지스터를 설명하기 위한 평면도(a) 내지 (c)이다.
* 도면의 주요 부분에 부호의 설명 *
200 : 발광표시장치 210 : 주사 구동부
Sn : 주사선 Dm : 데이터선
220 : 데이터 구동부 230 : 화상표시부
240 : 화소 250 : 제1 전원전압선]
252 : 제2 전원전압선
본 발명은 발광표시장치 및 트랜지스터에 관한 것으로, 보다 상세하게는 서로 다른 색을 표시하는 발광소자에 전류를 각각 공급하는 각 박막트랜지스터의 채널 형태를 다르게 하여 전류를 효율적으로 제어할 수 있는 발광표시장치 및 트랜지스터에 관한 것이다.
일반적으로, 액티브 매트릭스(active matrix)형 유기발광표시장치는 각 화소당 적어도 2개의 박막 트랜지스터(thin film transistor : TFT)를 구비한다. 이들 박막 트랜지스터는 각 화소의 동작을 제어하는 스위칭소자 및 발광소자를 구동시키는 구동소자로 사용된다.
박막트랜지스터는 통상 반도체층, 게이트 절연층, 게이트전극, 소스 전극 및 드레인 전극의 제작 순서에 따라, 게이트전극과 소스 및 드레인 전극이 반도체층을 사이에 두고 양측에 형성되어 있는 스태거드형(staggered type)과, 게이트 전극과 소스 및 드레인 전극이 반도체층의 한쪽 면에 형성되어 있는 코플래너형(coplanar type) 등으로 분류된다. 또한, 박막트랜지스터는 기판 상부에서 소스 및 드레인 전극에 대한 게이트 전극의 위치에 따라 상부 게이트 구조나 하부 게이트 구조로 분류될 수 있다.
예를 들면, 코플래너형 또는 상부 게이트 구조의 박막 트랜지스터는 기판상에 소정 농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 이 영역들 사이에 형 성된 채널영역을 갖는 반도체층과, 이 반도체층 상에 형성된 게이트 절연막과, 채널 영역 상부의 게이트 절연막 상에 형성된 게이트 전극, 그리고 게이트 전극상에서 층간절연막을 사이에 두고 콘택홀을 통해 드레인 영역 및 소스 영역에 각각 접속되는 드레인 전극 및 소스 전극 등으로 구성된다.
한편, 액티브 매트릭스형 유기발광표시장치를 구성하는 적색(R), 녹색(G), 및 청색(B) 발광소자는 각각 전류에 대한 발광 능력, 즉, 광효율이 다르다. 이에 따라, 종래 기술에서는 각 유기 발광소자 회로에 서로 다른 전압 또는 전류를 공급하여 전체적인 색좌표를 잡고 색순도 및 색효율을 높인다.
이를 위해, 종래의 발광표시장치에서는 적색, 녹색, 및 청색을 표시하는 각각의 발광소자에 대해 서로 다른 크기의 전압을 공급하는 구동소자 역할을 수행하는 박막트랜지스터를 사용한다. 예를 들면, 종래 기술에서는 발광능력이 다른 발광소자 각각에 대해 다른 감마 전압을 인가하는 구동박막트랜지스터를 사용하는 방법들이 채택되고 있다.
그러나, 독립적으로 감마 전압을 인가하는 종래의 방법에서는 발광표시장치의 색좌표를 가장 잘 표현하는 구동 범위를 조정하는 것이 용이하지 않다. 결국, 종래 감마 전압을 인가하는 방법에서의 구동 범위를 조정하기가 어렵다는 한계가 발광표시장치의 모듈 및 회로에 영향을 주게 되어, 발광표시장치의 자체 품질 저하 및 화질 저하를 유발시킬 수 있다.
다른 한편, 종래 기술에서는 발광소자의 발광능력에 따라 발광소자용 박막트 랜지스터의 크기를 다르게 형성하여 화질을 개선하는 방법이 국내 등록 특허 공고 제388174호에 제안되어 있다.
전술한 종래 기술, 발광소자의 발광능력에 따라 발광소자용 박막트랜지스터의 크기를 다르게 하는 종래 기술에 대해서는 도 1을 참조하여 설명한다.
도 1은 화소회로를 구성하는 구동 트랜지스터의 확대도를 포함한 발광표시장치의 도면이다.
도 1을 참조하면, 종래의 액티브 매트릭스형 발광표시장치(100)는 제1 방향으로 연장되는 복수의 주사선(Sn)과, 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 데이터선(Dm), 및 주사선(Sn)과 데이터선(Dm)에 연결되는 복수의 화소(110)를 포함한다. 화소(110)는 적색(R), 녹색(G), 및 청색(B)을 각각 표시하는 부화소(110R, 110G, 110B)를 포함한다.
부화소(110R, 110G, 110B)는 유기발광소자(organic light emitting diode:'OLED'), 구동용 박막트랜지스터(M1; M2; M3), 스위칭용 박막트랜지스터(M4; M5; M6), 및 스토리지 커패시터(Cst1; Cst2; Cst3)를 각각 포함한다. 도 1의 구동용 박막트랜지스터(M1, M2, M3)는 듀얼 게이트 구조의 박막트랜지스터이다.
전술한 구성의 종래 발광표시장치(100)에서는 각 부화소(110R, 110G, 110B) 내의 적색 OLED(R), 녹색 OLED(G) 및 청색 OLED(B)의 발광 능력에 따라 구동용 박막 트랜지스터(M1, M2, M3)의 크기를 다르게 형성하여 화이트 밸런스를 조정한다.
보다 구체적으로, 종래의 발광표시장치(100)에서는, 어느 한 색을 표시하는 OLED의 발광 능력이 다른 색을 표시하는 OLED의 발광 능력보다 낮은 경우, 예를 들 어 구동용 박막 트랜지스터(M2)에 연결되는 녹색OLED(G)의 발광 능력이 가장 낮은 경우, M2의 채널 길이(L3,L4)를 M1의 채널 길이(L1,L2) 및 M3의 채널 길이(L5,L6)보다 짧게 하여 구동용 박막 트랜지스터(M2)에 흐르는 전류량을 크게 한다. 이와 같은 구성에 의해, 종래의 발광표시장치(100)에서는 화소 내에서 발광 능력이 서로 다른 복수의 OLED의 화이트 밸런스를 조절한다.
그러나, 전술한 종래의 발광표시장치에서, 적색, 녹색, 및 청색을 각각 표시하는 부화소의 각 구동용 박막 트랜지스터의 크기가 적색, 녹색, 및 청색 OLED의 발광 능력에 따라 서로 다르게 형성되기 때문에, 비교적 제조 공정이 복잡할 뿐만 아니라, 구동용 박막 트랜지스터의 크기가 커진 부화소에서는 상대적으로 개구율이 감소된다는 문제점이 있다. 게다가, 전술한 종래의 발광표시장치에서는, 배면 발광 구조를 갖은 경우, 발광 능력이 낮은 OLED를 가진 부화소에 탑재되는 구동용 박막 트랜지스터의 채널 폭이 상대적으로 크게 형성될 수 있기 때문에, 발광 능력을 높여야 하는 부화소의 발광 영역 또는 개구율이 작아져 도리어 해당 부화소의 휘도가 감소될 수 있다는 단점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위해 고안된 발명으로, R,G,B의 구동 박막트랜지스터의 형태를 달리하면서 전체적인 구동 박막트랜지스터의 채널영역의 폭 및 길이를 일정하게 유지하여, R,G,B 각각에 흐르는 전류를 효율 적으로 다르게 제어하여 발광표시소자의 모듈 구동 능력을 개선시켜 화질을 향상시킬 수 있는 발광표시장치 및 트랜지스터를 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일측면에 따르면, 본 발광표시장치는 데이터신호를 전달하는 적어도 하나의 데이터선; 선택신호를 전달하는 적어도 하나의 주사선; 서로 다른 색을 표시하는 제1, 제2 및 제3 발광소자와, 상기 선택신호에 따라 선택된 상기 데이터신호에 상응하는 전류를 상기 제1, 제2 및 제3 발광소자에 각각 공급하는 제1, 제2 및 제3 트랜지스터를 구비하는 화소를 포함하며, 상기 제1, 제2 및 제3 트랜지스터 중 적어도 하나의 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성된다.
가장 바람직하게는, 상기 적어도 하나의 박막트랜지스터의 채널영역이 사다리꼴로 형성된다. 상기 제1 내지 제3 박막트랜지스터의 상기 채널영역은 상기 제1 내지 제3 발광 소자의 발광 능력의 차이에 따라 서로 다르게 형성된다. 또한, 상기 제1, 제2 및 제3 박막트랜지스터의 채널영역은 실질적으로 동일한 면적을 갖으며, 상기 제1, 제2 및 제3 박막트랜지스터의 제1 내지 제3 채널영역의 길이가 동일하다.
상기 제1 내지 제3 박막트랜지스터의 제1 내지 제3 채널영역의 폭은 하기의 수학식 1을 만족한다.
Figure 112005002998670-pat00001
(단, Wa는 제1 채널영역의 폭, Wb1 및 Wb2는 제2 채널영역의 제1 폭 및 제2 폭, Wc1 및 Wc2는 제3 채널영역의 제3 폭 및 제4 폭)
여기서, 상기 제2 채널영역의 제1 폭(Wb1)은 상기 제1 채널영역의 제2 폭(Wb2) 보다 넓으며, 상기 제3 채널영역의 제1 폭(Wc1)은 상기 제2 채널영역의 제2 폭(Wc2)보다 넓다. 상기 선택신호에 응답하여 상기 데이터신호를 상기 화소에 전달하는 스위칭소자를 더 포함한다. 상기 전달된 데이터 신호에 상응하는 전압을 저장하는 캐패시터를 더 포함한다.
본 발명의 또 다른 측면에 따르면, 절연기판상에 형성되며, 양단부 중 일단부의 폭이 타단부의 폭보다 넓은 채널과, 상기 채널의 양단부에 각각 접속되는 소스 및 드레인을 포함하는 반도체층; 상기 채널에 접하여 형성되는 절연층; 및 상기 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 트랜지스터가 제공된다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다
도 2는 본 발명의 일실시예에 따른 발광표시장치의 회로도이고, 도 3은 본 발명의 일실시예에 따른 발광표시장치의 화상표시부에 채용할 수 있는 레이아웃에 대한 도면이고, 도 4는 도 3의 Ⅳ-Ⅳ선에 따른 단면도이다.
도 2를 참조하면, 발광표시장치(200)는 화상을 표시하는 복수의 화소(240)를 구비한 화상표시부(230)와, 복수의 주사선(S1, S2, ~ Sn)을 통해 화상표시부(230)에 선택 신호를 전달하는 주사 구동부(210)와, 복수의 데이터선(D1, D2, D3, ~ Dm)을 통해 화상표시부(230)에 데이터 신호를 전달하는 데이터 구동부(220)를 포함한다.
화상표시부(230)는 적색, 녹색, 청색을 표시하는 복수의 화소(240)로 이루어진다. 각 화소(240)는 주사 신호 등의 선택 신호가 인가되는 주사선(Sn)과, 데이터 신호가 인가하는 데이터선(Dm), 제1 전원전압(EL VDD)을 공급하는 제1 전원전압선(250), 그리고 제2 전원전압(EL VSS)을 공급하는 제2 전원전압선(252)에 연결된다. 이러한 구성의 화소(240)는, 도 3에 도시한 레이아웃과 같이 설계될 수 있다. 도 3을 참조하면, 세 개의 부화소를 각각 포함하는 두개의 화소가 도시되어 있으며, 이하에서는 하나의 화소를 중심으로 설명한다.
도 3을 참조하면, 화소(240)는 두 개의 박막 트랜지스터(M1, M4; M2, M5; M3, M6)와 하나의 스토리지 커패시터(storage capacitor; Cst1; Cst2; Cst3)를 각각 포함하는 세 개의 부화소(240R, 240G, 240B)로 이루어진다. 여기서, 일부 박막 트랜지스터(M1, M2, M3)는 구동용 박막 트랜지스터이고, 나머지 박막 트랜지스터(M4, M5, M6)는 스위치용 박막 트랜지스터이다.
화소(230) 내에서 스위치용 박막 트랜지스터(M4, M5, M6)는 데이터를 샘플링하고, 스토리지 커패시터(Cst1, Cst2, Cst3)에는 데이터가 프로그래밍되며, 구동용 박막 트랜지스터(M1, M2, M3)는 전류원으로 동작한다. 이러한 동작에 의해, 유기 발광 소자는 소정의 휘도로 발광한다. 데이터는, 예를 들어, 그레이(gray)를 단계별로 표현하기 위한 소정 레벨의 계조 전압 또는 전류를 나타낸다.
물론, 화소(240) 내의 각 부화소(240R, 240G, 240B)는 1개 이상의 구동용 박막 트랜지스터나 1개 이상의 스위치용 박막 트랜지스터를 추가적으로 포함하도록 이루어질 수 있다. 또한, 부화소(240R, 240G, 240B)는 구동용 박막 트랜지스터의 문턱 전압을 보상하기 위한 문턱 전압 보상용 커패시터(미도시)나 또 다른 스토리지 커패시터(미도시) 등을 1개 이상 추가적으로 포함하도록 이루어질 수 있다.
또한, 부화소(240R, 240G, 240B)는 서로 다른 색을 표시하는 복수의 OLED를 포함할 수 있다. 더욱이, 부화소(240R, 240G, 240B)는 상술한 전압 프로그래밍 구조의 화소 회로뿐만 아니라 다른 전압 프로그래밍 구조의 화소 회로나 전류 프로그래밍 구조의 화소 회로로 설계될 수 있다. 각 화소(240) 내의 각 구동용 박막 트랜지스터(M1, M2, M3)는, 도 4에 나타낸 것과 같은 단면 구조를 갖는다.
도 4를 참조하면, 부화소(240R)의 단면 구조는, 먼저 유리 등의 절연 기판(400) 상에 질화막 또는 산화막으로 형성된 버퍼층(buffer layer: 401)을 포함한다. 버퍼층(401)은 금속 이온 등의 불순물이 반도체층 내의 액티브 채널(active channel)로 확산되는 것을 방지하기 위해 형성된 것이다.
다음, 버퍼층(401)이 형성된 기판(400) 상에 CVD, 스퍼터링 등의 공정을 통해 비정질 실리콘(amorphous silicon) 층을 형성하고, 비정질 폴리실리콘 층을 소정의 방법으로 결정화하여 반도체층(402)으로 형성한다. 이때, 스토리지 커패시터 (Cs)의 하부 전극(402c)도 같이 형성된다. 비정질 실리콘을 증착한 후 결정화하는 방법에는 고상결정화(solid phase crystallization: SPC)법, 엑시머 레이저 결정화(excimer laser crystallization: ELC/excimer laser anneal: ELA)법, 연속측면 고상화(sequential lateral solidification: SLS)법, 금속 유도 결정화(metal induced crystallization: MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization: MILC)법 등이 있다. 반도체층(402)은 비정질 실리콘을 증착한 후, 다결정 폴리실리콘으로 결정화하는 방법 이외에, 버퍼층(401) 상부에 직접 다결정 폴리실리콘을 증착하고 패터닝하는 방법에 의해서 형성될 수 있다.
이때, 본 발명에서는 구동용 박막 트랜지스터(M1)가 다른 구동용 박막 트랜지스터(M2, M3)와는 다른 전이 특성을 갖도록 하기 위하여, 구동용 박막 트랜지스터(M1)가 형성된 부화소(240R) 내의 OLED의 발광 능력과 다른 구동용 박막 트랜지스터(M2, M3)가 형성되는 다른 부화소(240G,240B) 내의 다른 OLED의 발광 능력을 고려하여 반도체층(402)을 소정의 모양으로 패터닝한다. 여기서, 발광 능력은 유기 발광 소자에서 공급되는 전류에 따른 휘도 차이를 나타낸다. 다시 말해서, 발광 능력이 우수한 발광 소자는 동일한 전류가 공급될 때 다른 발광 소자에 비해 더 높은 휘도를 나타낸다. 이러한 반도체층(402)의 모양에 대하여는 후술한다.
이어서, 반도체층(402)이 형성된 기판(400) 전면에 게이트 절연막(403)을 형성하고, 게이트 절연막(403) 위에 알루미늄 등의 게이트 전극 물질을 전면 증착한 후 패터닝하여 게이트 전극(407a)을 형성한다. 이때, 스토리지 커패시터(Cst)의 상부 전극(407b)도 게이트 전극(407a)의 형성과 함께 형성된다. 그 후, 게이트 전 극(407a)을 마스크로 이용하여 P+형 불순물을 이온 주입하여 소스 영역(402b) 및 드레인 영역(402a)을 형성한다. 여기서, 게이트 전극(407a) 아래에 위치하는 반도체층(402)의 영역은 채널 영역이 되고, 이 채널 영역의 양측에서 이온 주입에 의해 불순물이 도핑된 영역은 드레인 영역(402a)과 소스 영역(402b)이 된다.
다음, 상기 구조 상에 층간 절연막(404)을 형성하고, 층간 절연막(404) 내에 소스 영역(402b) 및 드레인 영역(402a)을 각각 노출시키는 제1 및 제2 콘택홀(413, 412)을 형성한다. 이때, 상부 전극(407b)을 노출시키는 제3 콘택홀(414)도 함께 형성된다. 그 후, 금속층(405)을 전면 증착하고 패터닝하여 소스 전극 및 드레인 전극을 형성한다. 드레인 전극과 소스 전극은 제1 콘택홀(412)과 제2 콘택홀(413)을 통해 드레인 영역(402a)과 소스 영역(402b)에 각각 연결된다. 스토리지 커패시터(Cst)의 상부 전극(407b)은 제3 콘택홀(414)을 통해 금속층(405)에 연결된다.
다음, 금속층(405) 상부에 보호막(406)이 형성된다. 보호막(406)은 드레인 전극을 노출시키는 제4 콘택홀(415)을 포함한다. 그 후, 보호막(406) 상부의 일부 영역에 애노드 전극(408)이 증착되고 패터닝된다. 애노드 전극(408)은 제4 콘택홀(415)을 통해 드레인 전극에 전기적으로 연결된다.
다음, 상기 구조의 상부에 절연물로 이루어진 평탄화막(409)이 형성되고 패터닝된다. 평탄화막(409)에는 애노드 전극(408)을 노출시키는 개구부가 형성된다. 그 후, 개구부에 유기 발광 물질(410)이 도포된다. 그리고, 유기 발광 물질(410)을 포함한 상기 구조 상에 캐소드 전극(411)이 형성된다.
상술한 구성에 의해, 반도체층(402)의 소스 영역(402b)에 연결된 소스 전극 과, 드레인 영역(402a)에 연결된 드레인 전극, 및 반도체층(402) 상부에 형성되어 있는 게이트 전극(407a)을 구비한 구동용 박막 트랜지스터(M1)가 형성된다. 그리고, 하부 전극(402c)과 하부 전극(402c) 상부에 위치하는 상부 전극(407b)에 의해 스토리지 캐패시터(Cst)가 형성된다. 또한, 애노드 전극(408), 유기 발광 물질(410) 및 캐소드 전극(411)에 의해 유기 발광 소자(light emitting device: OLED)가 형성된다.
한편, 본 실시예에서는 PMOS구조의 박막 트랜지스터를 포함한 화소의 제조 방법에 대하여 언급하였다. 하지만, 본 발명은 그러한 구성으로 한정되지 않고, NMOS 구조나 CMOS 구조 등의 다른 박막 트랜지스터 구조를 포함한 화소의 제조 방법에 용이하게 적용할 수 있다.
도 4에서는 상부 게이트 타입 또는 코플래너 타입의 구동용 박막 트랜지스터(M1)를 포함한 부화소(240R)의 단면 구조에 대하여 언급하지만, 이러한 단면 구조는 다른 구동용 박막 트랜지스터(M2, M3)를 포함한 부화소(232G, 232B)의 단면 구조에 실질적으로 거의 동일하게 적용될 수 있다.
다음은 본 발명의 일실시예에 따른 발광 표시장치의 구동 박막 트랜지스터에 대하여 도 5a, 도 5b, 및 도 5c를 참조하여 설명한다. 도 5a 내지 도 5c는 본 발명에 따른 유기 발광 표시장치의 구동 박막 트랜지스터를 설명하기 위한 평면도이다. 도 5a 내지 도 5c에서 구동용 박막 트랜지스터(M1, M2, M3)는 서로 다른 발광 능력을 가진 OLED를 각각 구비한 부화소(240R, 240G, 240B) 내에 각각 형성되는 것으로 가정한다. 또한, 본 실시예에서는 구동용 박막 트랜지스터의 액티브 채널 내 에 형성된 입자 경계(grain boundary)의 변화나 폴리크리스탈라인(polycrystalline)의 결정성 등이 서로 크게 차이 나지 않는 것으로 가정한다. 이하, 구동용 박막 트랜지스터(M1, M2, M3)는 제1, 제2 및 제3 박막 트랜지스터(M1, M2, M3)로 각각 언급한다.
도 5a 내지 도 5c를 참조하면, 제1 내지 제3 박막 트랜지스터(M1, M2, M3)는 동일한 크기로 형성된다. 다시 말해서, 제1 내지 제3 박막 트랜지스터(M1, M2, M3)는 동일한 채널 길이(La = Lb = Lc)를 갖으며, 제1 박막트랜지스터(M1)의 채널 폭은 Wa를, 제2 박막트랜지스터(M2)의 채널은 제1 폭(Wb1)과 제2 폭(Wb2)을, 제3 박막트랜지스터(M3)의 채널은 제1 폭(Wc1)과 제2 폭(Wc2)을 나타낸다. 여기서, Wa는 Wb1 및 Wb2의 합에 대한 평균값과, Wc1 및 Wc2의 합에 대한 평균값과 동일하다. 그리고, 채널 길이(La, Lb, Lc)는 유효 채널 길이를 나타낸다.
구체적으로, 제1 박막 트랜지스터(M1)는 반도체층(500), 게이트 전극(508), 드레인 전극(510) 및 소스 전극(512)으로 이루어진다. 반도체층(500)은 게이트 전극(508)의 하부에 형성되는 채널 영역(502)과 채널 영역(502)의 양측에 형성되는 드레인 영역(504) 및 소스 영역(506)을 포함한다. 드레인 전극(510)은 적어도 하나의 제1 콘택홀(514)을 통해 드레인 영역(504)에 전기적으로 연결되고, 소스 전극(512)은 적어도 하나의 제2 콘택홀(516)을 통해 소스 영역(506)에 전기적으로 연결된다. 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)은 일반적인 직선 형태로 형성되어 있다.
그러나, 본 실시예에 있어서, 제1 박막 트랜지스터(M1)의 채널 영역(542)의 폭(Wa)은 서로 다른 발광 능력 또는 광효율을 가진 부화소의 복수의 OLED에 대한 화이트 밸런스와 화질 개선을 위하여 채널 영역의 폭이 사다리꼴로 형성되는 제2 및 제3 박막 트랜지스터(M2, M3)의 기준 폭이 된다.
다음으로, 제2 박막 트랜지스터(M2)는 반도체층(520), 게이트 전극(528), 드레인 전극(530), 및 소스 전극(532)으로 이루어진다. 반도체층(520)은 게이트 전극(528)의 하부에 형성되는 채널 영역(522)과 채널 영역(522)의 양측에 형성되는 드레인 영역(524) 및 소스 영역(526)을 포함한다. 드레인 전극(530)은 적어도 하나의 제1 콘택홀(534)을 통해 드레인 영역(524)에 전기적으로 연결되고, 소스 전극(532)은 적어도 하나의 제2 콘택홀(536)을 통해 소스 영역(526)에 전기적으로 연결된다.
제2 박막 트랜지스터(M2)의 채널 영역(522)의 폭(Wb)은 서로 다른 폭(Wb1, Wb2)을 가진 사다리꼴로 형성된다. 이때, 채널 영역(522)의 폭(Wb)은 장폭(Wb1)과 단폭(Wb2) 길이의 합에 대한 평균값을 나타내고, 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)과 실질적으로 동일한 크기를 갖는다. 그리고, 채널 영역(522)의 장폭(Wb1)의 길이가 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)의 길이보다 긴 경우, 채널 영역(522)의 단폭(Wb2)의 길이는 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)의 길이보다 짧게 형성된다.
다음으로, 제3 박막 트랜지스터(M3)는 반도체층(540), 게이트 전극(548), 드레인 전극(550), 및 소스 전극(552)으로 이루어진다. 반도체층(540)은 게이트 전극(548)의 하부에 형성되는 채널 영역(542)과 채널 영역(542)의 양측에 형성되는 드레인 영역(544) 및 소스 영역(546)을 포함한다. 드레인 전극(550)은 적어도 하나의 제1 콘택홀(554)을 통해 드레인 영역(544)에 전기적으로 연결되고, 소스 전극(552)은 적어도 하나의 제2 콘택홀(556)을 통해 소스 영역(546)에 전기적으로 연결된다.
제3 박막 트랜지스터(M3)의 채널 영역(542)의 폭(Wc)은 서로 다른 폭(Wc1, Wc2)을 가진 사다리꼴로 형성된다. 이때, 채널 영역(542)의 폭(Wc)은 장폭(Wc1)과 단폭(Wc2) 길이의 합에 대한 평균값을 나타내고, 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)과 실질적으로 동일한 크기를 갖는다. 그리고, 채널 영역(542)의 장폭(Wc1)의 길이가 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)의 길이보다 긴 경우, 채널 영역(542)의 단폭(Wc2)의 길이는 제1 박막 트랜지스터(M1)의 채널 영역(502)의 폭(Wa)의 길이보다 짧게 형성된다. 이것은 각 박막 트랜지스터의 채널 영역의 폭을 실질적으로 동일하게 형성하기 위한 것이다.
이와 같이, 본 발명은 구동용 박막트랜지스터의 구조가 각 OLED의 발광능력에 따라 조정된 채널영역의 모양을 갖도록 이루어진다. 이러한 구성은 박막 트랜지스터의 게이트 전압이 문턱전압보다 클 경우, 소스 영역과 드레인 영역 사이에 채널이 형성되어 이동 캐리어가 유도되고, 그 때에 박막트랜지스터에 흐르는 전류에 대한 전이 특성에서 확인할 수 있다. 박막트랜지스터의 전이 특성은 아래의 수 학식 2로 간단히 표현될 수 있다.
Figure 112005002998670-pat00002
여기서, Id는 드레인 전류, W는 채널의 폭, L은 채널의 길이, Vg는 게이트 전압, Vth는 문턱 전압, k는 채널에서의 게이트 절연막에 대한 정전용량과 전계효과 이동도에 대한 상수이다.
상기 수학식 2에서와 같이, 박막트랜지스터의 드레인 전류는 채널영역의 길이와 폭에 따라 변화되는 것을 알 수 있다.
따라서, 본 발명에서는 박막 트랜지스터의 전체적인 채널영역의 길이와 폭은 실질적으로 동일하게 형성하면서, OLED의 발광능력에 따라 채널영역의 모양을 조정하여 유기 발광표시장치의 화이트 밸런스를 조정하고 화질을 개선한다. 상술한 실시예에서는 액티브 매트릭스형 유기발광표시장치의 화상표시부내의 구동용 박막트랜지스터의 채널크기를 실질적으로 동일하게 형성하면서, 적어도 하나의 박막트랜지스터의 채널영역을 사다리꼴로 형성하여 OLED발광 능력에 따른 불균일한 화이트 밸런스를 조정한다. 게다가, 적어도 하나의 박막트랜지스터의 채널영역을 사다리꼴, 특히, 채널 영역에서 오프 영역의 폭이 상대적으로 작아지기 때문에 킥백(kickback) 역시 작아지게 되며, 이에 따라 캐패시터의 차지(charge) 효과를 제공할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사사의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상과 같이, 본 발명에 의하면, 적색, 녹색, 및 청색을 각각 표시하는 유기 발광 소자들의 발광 능력에 따라 서로 다른 전류량을 공급하면서도 그 크기 또는 채널 영역의 길이와 폭이 실질적으로 동일한 구동 박막 트랜지스터를 이용함으로써, 유기 발광 표시장치의 특정 부화소에 대한 개구율을 감소시키지 않고, 유기 발광 소자들의 발광 능력 차이에 따른 휘도차를 보상하여 화이트 밸런스를 용이하게 조정할 수 있다.
또한, 본 발명에 의하면, 적색, 녹색, 및 청색을 각각 표시하는 유기 발광 소자들의 발광 능력에 따라 구동 전원의 전압 크기 또는 전류량을 조정하여 공급할 필요가 없고, 따라서 구동 전원을 제어하기 위한 회로나 배선 등이 생략되어 구동 회로가 단순화 될 수 있다.
또한, 대량 생산에 있어서 구동 회로의 단선이나 단락 등을 방지하여 제조 수율을 높이고 제품의 안정성 및 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 데이터신호를 전달하는 적어도 하나의 데이터선;
    선택신호를 전달하는 적어도 하나의 주사선;
    서로 다른 색을 표시하는 제1, 제2 및 제3 발광소자와, 상기 선택신호에 따라 선택된 상기 데이터신호에 상응하는 전류를 상기 제1, 제2 및 제3 발광소자에 각각 공급하는 제1, 제2 및 제3 트랜지스터를 구비하는 화소
    를 포함하며, 상기 제1, 제2 및 제3 트랜지스터 중 적어도 하나의 박막트랜지스터의 채널영역의 양단부 폭이 서로 다르게 형성되는 발광표시장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 박막트랜지스터의 채널영역이 사다리꼴로 형성되는 발광표시장치.
  3. 제2항에 있어서,
    상기 제1 내지 제3 박막트랜지스터의 상기 채널영역은 상기 제1 내지 제3 발광 소자의 발광 능력의 차이에 따라 서로 다르게 형성되는 유기 발광 표시장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1, 제2 및 제3 박막트랜지스터의 채널영역은 실질적으로 동일한 면적 을 갖는 발광표시장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1, 제2 및 제3 박막트랜지스터의 제1 내지 제3 채널영역의 길이가 동일한 발광표시장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 내지 제3 박막트랜지스터의 제1 내지 제3 채널영역의 폭은 하기의 수학식을 만족하는 유기발광표시장치;
    (식)
    Figure 112005002998670-pat00003
    (단, Wa는 제1 채널영역의 폭, Wb1 및 Wb2는 제2 채널영역의 제1 폭 및 제2 폭, Wc1 및 Wc2는 제3 채널영역의 제3 폭 및 제4 폭)
  7. 제6항에 있어서,
    상기 제2 채널영역의 제1 폭(Wb1)은 상기 제1 채널영역의 제2 폭(Wb2) 보다 넓은 발광표시장치.
  8. 제6항에 있어서,
    상기 제3 채널영역의 제1 폭(Wc1)은 상기 제2 채널영역의 제2 폭(Wc2)보다 넓은 발광표시장치.
  9. 제1항 또는 제2항에 있어서,
    상기 선택신호에 응답하여 상기 데이터신호를 상기 화소에 전달하는 스위칭소자를 더 포함하는 발광표시장치.
  10. 제9항에 있어서,
    상기 전달된 데이터 신호에 상응하는 전압을 저장하는 캐패시터를 더 포함하는 발광표시장치.
  11. 절연기판상에 형성되며, 양단부 중 일단부의 폭이 타단부의 폭보다 넓은 채널과, 상기 채널의 양단부에 각각 접속되는 소스 및 드레인을 포함하는 반도체층;
    상기 채널에 접하여 형성되는 절연층; 및
    상기 절연층을 사이에 두고 상기 채널과 마주하는 게이트
    를 포함하는 트랜지스터.
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