KR100621816B1 - Method for forming isolation film of semiconductor device - Google Patents

Method for forming isolation film of semiconductor device Download PDF

Info

Publication number
KR100621816B1
KR100621816B1 KR1020040117078A KR20040117078A KR100621816B1 KR 100621816 B1 KR100621816 B1 KR 100621816B1 KR 1020040117078 A KR1020040117078 A KR 1020040117078A KR 20040117078 A KR20040117078 A KR 20040117078A KR 100621816 B1 KR100621816 B1 KR 100621816B1
Authority
KR
South Korea
Prior art keywords
indium
forming
trench
device isolation
layer
Prior art date
Application number
KR1020040117078A
Other languages
Korean (ko)
Other versions
KR20060079313A (en
Inventor
김의식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040117078A priority Critical patent/KR100621816B1/en
Publication of KR20060079313A publication Critical patent/KR20060079313A/en
Application granted granted Critical
Publication of KR100621816B1 publication Critical patent/KR100621816B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막 형성시 사용되는 RF 플라즈마를 이용하여 반도체 기판을 식각한 후 추가 플라즘 인듐 도핑 공정을 적용한다. 상기 인듐이 함유되는 가스를 유입시켜 인듐 라디칼을 형성한 후 식각된 소자 분리막의 트렌치 측멱의 실리콘 및 상기 인듐 라디칼을 반응시킨다. 다음에 측벽 산화막 형성 공정으로 인한 열공정에 의해 붕소는 실리콘층으로 확산되어 종래의 NCST 이온 주입 공정과 동일한 인듐 도핑을 구현하게 된다. 후속 열공정에 의한 확산계수가 낮은 인듐을 사용하여 종래의 붕소 이온을 사용할 때보다 양호한 P-N 접합을 형성할 수 있는 발명을 나타낸다. The present invention relates to a method for forming a device isolation layer of a semiconductor device, and further etching the semiconductor substrate using an RF plasma used in forming the device isolation layer, and then applies an additional plasmic indium doping process. After the indium-containing gas is introduced to form indium radicals, the silicon and the indium radicals on the trench side of the etched device isolation layer are reacted. Next, boron diffuses into the silicon layer by the thermal process due to the sidewall oxide film forming process, thereby implementing indium doping similar to the conventional NCST ion implantation process. Indium using a low diffusion coefficient by a subsequent thermal process represents an invention capable of forming a better P-N junction than using conventional boron ions.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION FILM OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION FILM OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법 을 도시한 단면도들. 1A to 1G are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막 형성시 사용되는 RF 플라즈마를 이용하여 반도체 기판을 식각한 후 추가 플라즘 인듐 도핑 공정을 적용한다. 상기 인듐이 함유되는 가스를 유입시켜 인듐 라디칼을 형성한 후 식각된 소자 분리막의 트렌치 측멱의 실리콘 및 상기 인듐 라디칼을 반응시킨다. 다음에 측벽 산화막 형성 공정으로 인한 열공정에 의해 붕소는 실리콘층으로 확산되어 종래의 NCST (N Channel field Stop) 이온 주입 공정과 동일한 인듐 도핑을 구현하게 된다. 후속 열공정에 의한 확산계수가 낮은 인듐을 사용하여 종래의 붕소 이온을 사용할 때보다 양호한 P-N 접합을 형성할 수 있는 발명을 나타낸 다. The present invention relates to a method for forming a device isolation layer of a semiconductor device, and further etching the semiconductor substrate using an RF plasma used in forming the device isolation layer, and then applies an additional plasmic indium doping process. After the indium-containing gas is introduced to form indium radicals, the silicon and the indium radicals on the trench side of the etched device isolation layer are reacted. Next, boron diffuses into the silicon layer by the thermal process due to the sidewall oxide film forming process, thereby implementing indium doping similar to the conventional N channel field stop (NCST) ion implantation process. The invention shows that an indium having a low diffusion coefficient by a subsequent thermal process can form a better P-N junction than when using conventional boron ions.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법 을 도시한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of forming a device isolation layer of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 패드 질화막(20) 및 소자 분리 영역이 노출된 제 1 감광막 패턴(30)을 형성한다. Referring to FIG. 1A, the pad nitride layer 20 and the first photosensitive layer pattern 30 exposing the device isolation region are formed on the semiconductor substrate 10.

도 1b를 참조하면, 감광막 패턴(30)을 마스크로 패드 질화막(20) 및 소정 깊이의 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다. Referring to FIG. 1B, the trench 40 is formed by etching the pad nitride layer 20 and the semiconductor substrate 10 having a predetermined depth using the photosensitive layer pattern 30 as a mask.

도 1c를 참조하면, 트렌치(40) 내벽에 측벽 산화막(50)을 형성한다. 측벽 산화막(50)은 트렌치(40) 형성시 손상된 부분을 큐어링함과 동시에 소자 분리 특성을 향상시키기 위해 형성한다. Referring to FIG. 1C, the sidewall oxide layer 50 is formed on the inner wall of the trench 40. The sidewall oxide film 50 is formed to cure the damaged portion at the time of forming the trench 40 and to improve device isolation characteristics.

도 1d를 참조하면, NCST 이온 주입 공정을 수행하기 전에 패드 질화막(20) 상부에 제 2 감광막 패턴(60)을 형성한다. Referring to FIG. 1D, the second photoresist layer pattern 60 is formed on the pad nitride layer 20 before the NCST ion implantation process is performed.

도 1e를 참조하면, 제 2 감광막 패턴(60)을 마스크로 NCST 이온 주입 공정을 수행한다. 상기 NCST 이온 주입 공정은 트렌치(40) 측벽에 도핑하기 위해 일정 각도를 주어 경사 이온 주입한다. 이때, 제 2 감광막 패턴(60)은 900 내지 1100Å의 두께로 형성되기 때문에 트렌치 하부까지 이온주입이 되지않는 섀도우 이펙트(Shadow effect)가 발생하는 문제점이 있다. Referring to FIG. 1E, an NCST ion implantation process is performed using the second photoresist pattern 60 as a mask. The NCST ion implantation process inclines ion implantation at an angle to dope the sidewalls of the trench 40. In this case, since the second photoresist layer pattern 60 is formed to a thickness of 900 to 1100 μs, there is a problem in that a shadow effect that does not ion implant to the lower portion of the trench occurs.

도 1f를 참조하면, NCST 이온 주입 공정 후 측벽 산화막(50) 하부로 붕소이온이 도핑된다. Referring to FIG. 1F, boron ions are doped under the sidewall oxide layer 50 after the NCST ion implantation process.

도 1g를 참조하면, 활성 영역 상부에 게이트(90)를 형성하고, N+ 이온 주입 을 수행하여 P-N 접합(95)을 형성한다. Referring to FIG. 1G, a gate 90 is formed on the active region, and N + ion implantation is performed to form a P-N junction 95.

상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, In the device isolation film forming method of the semiconductor device according to the prior art described above,

상기 문제점을 해결하기 위하여, 소자 분리막 형성시 사용되는 RF 플라즈마를 이용하여 반도체 기판을 식각한 후 추가 플라즘 인듐 도핑 공정을 적용한다. 상기 인듐이 함유되는 가스를 유입시켜 인듐 라디칼을 형성한 후 식각된 소자 분리막의 트렌치 측멱의 실리콘 및 상기 인듐 라디칼을 반응시킨다. 다음에 측벽 산화막 형성 공정으로 인한 열공정에 의해 붕소는 실리콘층으로 확산되어 종래의 NCST (N Channel field Stop) 이온 주입 공정과 동일한 인듐 도핑을 구현하게 된다. 후속 열공정에 의한 확산계수가 낮은 인듐을 사용하여 종래의 붕소 이온을 사용할 때보다 양호한 P-N 접합을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, an additional plasma indium doping process is applied after etching the semiconductor substrate using the RF plasma used to form the device isolation layer. After the indium-containing gas is introduced to form indium radicals, the silicon and the indium radicals on the trench side of the etched device isolation layer are reacted. Next, boron diffuses into the silicon layer by the thermal process due to the sidewall oxide film forming process, thereby implementing indium doping similar to the conventional N channel field stop (NCST) ion implantation process. It is an object of the present invention to provide a method for forming a device isolation film of a semiconductor device capable of forming a P-N junction better than using a conventional boron ion using indium having a low diffusion coefficient by a subsequent thermal process.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은Method of forming an isolation layer of a semiconductor device according to the present invention

반도체 기판 상부에 소자 분리 영역이 노출된 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the semiconductor substrate, the device isolation region being exposed;

상기 감광막 패턴을 마스크로 상기 패드 질화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계와,Etching the pad nitride layer and a semiconductor substrate having a predetermined depth by using the photoresist pattern as a mask to form a trench;

상기 트렌치의 표면에 인듐을 도핑하는 단계와,Doping indium onto the surface of the trench;

상기 인듐이 도핑된 트렌치 표면에 측벽 산화막을 형성하는 단계와,Forming a sidewall oxide film on the indium-doped trench surface;

상기 트렌치를 매립하는 갭필 산화막을 형성하고 평탄화 식각 공정을 수행하여 소자 분리막을 형성하는 단계Forming a device isolation layer by forming a gapfill oxide layer filling the trench and performing a planarization etching process

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(100) 상부에 패드 질화막(110) 및 소자 분리 영역이 노출된 감광막 패턴(120)을 형성한다. Referring to FIG. 2A, the photoresist layer pattern 120 having the pad nitride layer 110 and the device isolation region is formed on the semiconductor substrate 100.

도 2b를 참조하면, 감광막 패턴(120)을 마스크로 패드 질화막(110) 및 소정 깊이의 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다. Referring to FIG. 2B, the trench 130 is formed by etching the pad nitride layer 110 and the semiconductor substrate 100 having a predetermined depth by using the photoresist pattern 120 as a mask.

도 2c를 참조하면, 인듐 도핑 공정을 수행하여 트렌치(130) 표면에 인듐을 도핑한다. Referring to FIG. 2C, indium is doped on the surface of the trench 130 by performing an indium doping process.

여기서, 상기 인듐 도핑 공정은 0.1 내지 10 mTorr의 압력, 50 내지 500W의 상부 파워, 5 내지 50W의 하부 파워, 50 내지 300℃의 챔버에서, 붕소를 함유한 5 내지 200 sccm의 가스를 사용하여 수행하는 것이 바람직하다. Here, the indium doping process is performed using a gas of 5 to 200 sccm containing boron in a chamber at a pressure of 0.1 to 10 mTorr, an upper power of 50 to 500 W, a lower power of 5 to 50 W, and a chamber of 50 to 300 ° C. It is desirable to.

또한, 상기 인듐 도핑 공정은 1E12 내지 1E15 atoms/cm2의 농도로 50 내지 500 eV의 플라즈마 에너지를 사용하여 수행되어 10 내지 100Å의 두께로 인듐 도핑층이 형성되는 것이 바람직하다. In addition, the indium doping process is preferably performed using plasma energy of 50 to 500 eV at a concentration of 1E12 to 1E15 atoms / cm 2 to form an indium doping layer with a thickness of 10 to 100 kW.

인듐은 수백 eV의 운동에너지를 가지고 있으며, 상기 운동에너지에 의해 상기 트렌치 측벽에 도핑된다. 또한, 비등방성의 균일한 분포를 하여 종래의 NCST (N Channel field Stop) 이온 주입시 섀도우 이펙트(Shadow effect)에 의해 국소적으로 도핑되지 않는 문제가 방지할 수 있다. Indium has a kinetic energy of several hundred eV and is doped by the kinetic energy to the trench sidewalls. In addition, the uniform distribution of anisotropy prevents the problem of being locally doped by a shadow effect during conventional NCST (N Channel field Stop) ion implantation.

도 2d를 참조하면, 산화 공정을 수행하여 트렌치(130) 내벽에 측벽 산화막(140)을 형성한다. Referring to FIG. 2D, the sidewall oxide layer 140 is formed on the inner wall of the trench 130 by performing an oxidation process.

여기서, 상기 산화 공정은 퍼니스 또는 RTO 에서 건식 또는 습식 산화로 수행하며, 측벽 산화막(140)은 30 내지 300Å의 두께로 형성하는 것이 바람직하다. Here, the oxidation process is carried out by dry or wet oxidation in the furnace or RTO, the side wall oxide film 140 is preferably formed to a thickness of 30 to 300Å.

상기 산화 공정은 800 내지 1200℃의 고온 공정으로 플라즈마 인듐 도핑에 의해 상기 트렌치 측벽의 인듐층은 열확산하게 된다. 이때, 상기 인듐층은 100 내지 1000Å의 두께로 확산된다. The oxidation process is a high temperature process of 800 to 1200 ℃ the indium layer of the trench sidewall is thermal diffusion by plasma indium doping. At this time, the indium layer is diffused to a thickness of 100 to 1000Å.

도 2e를 참조하면, 상기 트렌치를 매립하는 갭필 산화막(155)을 형성하고 평탄화 식각 공정을 수행하여 소자 분리막을 형성한다. 활성 영역 상부에 게이트(160) 및 N+ 접합(170)을 형성한다. Referring to FIG. 2E, a device may be formed by forming a gap fill oxide layer 155 filling the trench and performing a planar etching process. A gate 160 and an N + junction 170 are formed over the active region.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 플라즈마 인듐 도핑 공정으로 한단계의 마스크 공정 및 4단계의 이온 주입 공정을 생략하는 효과를 얻을 수 있으며, 상기 플라즈마 인듐 도핑 공정은 등방성 공정으로 이온 주입 공정의 문제점인 섀도우 이펙트(Shadow effect)에 의해 도핑이 되지 않는 영역이 사라지게되며, 종래의 NCST (N Channel field Stop) 이온 주입 공정시 붕소의 에너지 보다 적은 에너지로 도핑됨으로써 소자 분리막 측멱의 손상을 방지할 수 있다. 또한, 상기 인듐 이온이 붕소이온 보다 실리콘 내의 확산 계수가 낮으므로 후속 열공정에 의해 농도가 변하지 않아 정밀한 P-N 접합을 형성할 수 있는 효과가 있다. The method of forming a device isolation layer of a semiconductor device according to the present invention can obtain the effect of omitting one step of a mask process and four steps of ion implantation by a plasma indium doping process, and the plasma indium doping process is an isotropic process. Areas that are not doped by the shadow effect, which is a problem, disappear, and doped with less energy than boron energy in the conventional NCST (N Channel field Stop) ion implantation process to prevent damage to the side of the device separator. have. In addition, since the diffusion coefficient in silicon is lower than that of boron ions, the concentration of the indium ion is not changed by a subsequent thermal process, thereby forming an accurate P-N junction.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (8)

삭제delete 반도체 기판 상부에 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate to expose the device isolation region; 상기 감광막 패턴을 마스크로 상기 패드 질화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the pad nitride layer and the semiconductor substrate having a predetermined depth by using the photoresist pattern as a mask to form a trench; 상기 트렌치의 표면에 0.1 내지 10 mTorr의 압력, 50 내지 500W의 상부 파워, 5 내지 50W의 하부 파워, 50 내지 300℃의 챔버에서 50 내지 500 eV의 플라즈마 에너지를 사용하여 10 내지 100Å의 두께로 형성되도록 인듐을 도핑하는 단계;On the surface of the trench, a pressure of 0.1 to 10 mTorr, an upper power of 50 to 500 W, a lower power of 5 to 50 W, and a plasma energy of 50 to 500 eV in a chamber of 50 to 300 ° C. are formed to a thickness of 10 to 100 kPa. Doping indium to the extent possible; 상기 인듐이 도핑된 트렌치 표면에 측벽 산화막을 형성하는 단계; 및Forming a sidewall oxide film on the indium-doped trench surface; And 상기 트렌치를 매립하는 갭필 산화막을 형성하고 평탄화 식각 공정을 수행하여 소자 분리막을 형성하는 단계; Forming a device isolation layer by forming a gap fill oxide layer filling the trench and performing a planarization etching process; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. Device isolation film forming method of a semiconductor device comprising a. 제 2 항에 있어서, The method of claim 2, 상기 인듐 도핑 공정은 5 내지 200 sccm의 붕소 가스를 함유하여 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. The method of forming an isolation layer of a semiconductor device, characterized in that the indium doping process is performed by containing a boron gas of 5 to 200 sccm. 삭제delete 제 2 항에 있어서, The method of claim 2, 상기 인듐 도핑 공정은 1E12 내지 1E15 atoms/cm2의 농도로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. Wherein said indium doping process is performed at a concentration of 1E12 to 1E15 atoms / cm < 2 >. 제 2 항에 있어서, The method of claim 2, 상기 측벽 산화막을 형성하는 산화 공정은 퍼니스 또는 RTO 에서 건식 또는 습식 산화로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. And the oxidation process for forming the sidewall oxide film is carried out by dry or wet oxidation in a furnace or RTO. 제 6 항에 있어서,The method of claim 6, 상기 산화 공정은 800 내지 1200℃의 온도에서 수행하여 30 내지 300Å의 측벽 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. And the oxidation process is performed at a temperature of 800 to 1200 ° C. to form a sidewall oxide film of 30 to 300 kV. 제 6 항에 있어서, The method of claim 6, 상기 측벽 산화막에 의해 상기 도핑된 인듐이 100 내지 1000Å 확산되는 것 을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. Wherein the doped indium is diffused by 100 to 1000 Å by the sidewall oxide film.
KR1020040117078A 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device KR100621816B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117078A KR100621816B1 (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117078A KR100621816B1 (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Publications (2)

Publication Number Publication Date
KR20060079313A KR20060079313A (en) 2006-07-06
KR100621816B1 true KR100621816B1 (en) 2006-09-18

Family

ID=37170964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117078A KR100621816B1 (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Country Status (1)

Country Link
KR (1) KR100621816B1 (en)

Also Published As

Publication number Publication date
KR20060079313A (en) 2006-07-06

Similar Documents

Publication Publication Date Title
KR100280106B1 (en) How to form trench isolation
KR101003494B1 (en) Isolation structure in memory device and fabricating method for the same
US20120270380A1 (en) Method for forming isolation layer in semiconductor device
JPH0279445A (en) Forming method of element isolating region
US7700429B2 (en) Method for forming fin transistor
KR20060105857A (en) Method for fabricating trench isolation in semiconductor device
JP2002110782A (en) Semiconductor device and its manufacturing method
KR100621816B1 (en) Method for forming isolation film of semiconductor device
KR100881135B1 (en) Method for fabricating isolation layer using fluid dielectric layer in semiconductor device
KR20110012948A (en) Method for doping in semiconductor device
KR101033359B1 (en) method for fabricating semiconductor device
US6281093B1 (en) Method to reduce trench cone formation in the fabrication of shallow trench isolations
US20050014344A1 (en) Method of forming well in semiconductor device
KR20030048959A (en) Method of forming an isolation film in semiconductor device
KR20010019185A (en) Method for fabrication a trench isolation
KR100567385B1 (en) Method For Manufacturing Semiconductor Devices
KR100972902B1 (en) Method for manufacturing a shallow trench isolation of semiconductor memory device
KR100567877B1 (en) Method for forming the shallow trench isolation of the semiconductor device
KR100345521B1 (en) Method for forming gate of transistor
KR100567076B1 (en) Method for fabricating transistor
KR20000027386A (en) Method for manufacturing silicon-on-insulator device
KR100348305B1 (en) Method for fabricating isolation film of semiconductor device
KR101033983B1 (en) Method for manufacturing isolation film of semiconductor device
CN112349586A (en) Method for forming semiconductor structure
KR20030048961A (en) Method of forming an isolation film in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 13