KR100619353B1 - 이중 데이터 송신이 가능한 ｉ2ｃ 버스 제어 시스템 - Google Patents

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KR100619353B1
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Abstract

본 발명은 SCL(Serial Clock) 및 SDA(Serial Data)를 이용하는 I2C 버스 제어 시스템에 관한 것으로 제1어드레스가 할당되어 있으며, 다중의 슬레이브에게 송수신하는 마스터, I2C 프로토콜을 사용하여 상기 마스터와 데이터를 송수신하는 제1슬레이브, 및 상기 제1슬레이브의 제1어드레스와 하위 비트가 상이한 제2어드레스가 할당되어 있으며, 상기 제1슬레이브로 송신되는 데이터의 목적지 어드레스에 대한 Exclusive OR(XOR) 연산을 수행하여, 목적지 주소 제2어드레스로 변화시켜 자신에게 전송된 데이터로 인식하여 수신하는 제2슬레이브를 포함하여 구성된 것을 특징한다.
I2C, 마스터, 슬레이브, XOR, 새도우(Shadow) 제어부, I2CADDR, I2CDS

Description

이중 데이터 송신이 가능한 Ｉ2Ｃ 버스 제어 시스템{I2C bus control system which double data transmission is possible}
도 1은 종래의 I2C 버스 프로토콜의 구성도이다.
도 2는 도1에서의 데이터 전송관계를 설명하기 위한 신호체계이다.
도 3은 본 발명에 따른 이중 데이터 송신이 가능한 I2C 버스 제어 시스템의 구성도이다.
도 4는 도3에서의 데이터 전송관계를 설명하기 위한 신호 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 마스터 200 : 제1슬레이브
300 : 제2슬레이브 310 : XOR부
320 : 새도우 제어부 330 : I2CDS
340 : I2CADDR 350 : 비교부
본 발명은 이중 데이터 송신이 가능한 I2C 버스 제어 시스템에 관한 것이다.
보다 구체적으로는, I2C 마스터가 특정의 디바이스 어드레스로 송신한 데이터를 다른 슬레이브가 동시에 수신할 수 있는 슬레이브 I2C 내부의 제어회로를 설계하고 이를 이용한 효율적인 이중 데이터 송신이 가능하도록 한 I2C 버스 제어 시스템에 관한 것이다.
I2C(Inter Integrated Circuit)버스는 CPU와 칩들간의 제어,통신을 위한 시리얼 인터페이스로써 IIC 버스라고도 하며 마이크로 프로세서 제어용, LCD 드라이버, 원격지의 I/O 포트, RAM, EEPROM, Image Sensor등의 제어 등에 주로 사용된다.
I2C는 직렬버스로 오직 2개의 신호선, 즉 SCL(Serial Clock)과 SDA(Serial Data)에 의하여 디바이스간 통신을 하게 된다. 이러한 I2C의 제어방식은 하드웨어 변경없이 소프트웨어적으로 기능을 변경할 수 있으며, 1대1통신이 아니라 버스구조의 다중 통신으로 표준 100kbps, 고속(fast)모드에서 400kbps속도(초고속3.4Mbps)까지 가능하다.
도 1에 도시된 바와 같이, 일반적으로 I2C의 버스 프로토콜은 마스터(transmitter)와 고유의 주소를 갖고 있는 다수의 슬레이브(receiver)들 사이에 SCL을 전송하기 위한 클럭버스와 양방향성으로 SDA를 전송하기 위한 데이터버스 등을 갖추고서, 상기 SCL에 동기되는 SDA를 해당 마스터 또는 다수의 슬레이브들로 전송하게 된다. 이때, 복수의 마스터 존재가 가능하고 동시에 통신을 시작하려고 했을 경우에는 충동 검출 기능과 아비트레이션 기능에 의해 데이터 파괴를 막아 공존시킬 수 있다.
I2C의 데이터 간단한 전송절차는 도 2에 도시된 바와 같이, 시작(start)조건 -슬레이브 어드레스(Slave address)-읽기/쓰기(Read/Write)-답신(Ack)-데이터(Data)-응답(Ack)-끝(Stop Condition)으로 진행된다.
먼저, 시작은 통신의 최초를 나타내는 신호로, SCL, SDA 양쪽 모두가 하이(1)때에, 마스터가 SDA를 로우(0)로 하는 것으로 구별한다. 복수 마스터 때에도, 양쪽 모두의 라인이 하이 상태이면 충돌은 일어나지 않게 된다.
슬레이브 어드레스는 슬레이브가 갖고 있는 어드레스로 I2C인증/발행 개체(즉, 필립스 세미콘덕터사)로부터 인가받은 고유의 I2C 어드레스(디바이스 어드레스)이다. 일반적으로 7bits와 확장된 10bits의 2종류가 있는데 7bits의 경우, 1바이트로 송신이 가능하지만, 10bits인 경우, 주소를 2바이트로 나누어 송신하고 1바이트마다 답신을 받게 된다.
읽기/쓰기는 마스터가 슬레이브에게 데이터를 전송하기 위한 것인지(쓰기), 데이터를 전송받기 위한 것인지(읽기) 슬레이브가 판별할 수 있게 해주는 신호이다.
답신(Ack)는 슬레이브가 정상 수신할 때 반송하는 신호이다.
끝은 클락이 종료해 SCL가 하이(1)가 되었을 때에, SDA를 하이(1)로 변화시키면 거기서 종료한다는 의미로 계속 그 상태를 유지하게 된다.
I2C 버스의 장점은 노이즈에 강하여 신뢰성이 높고, 매우 적은 전력을 사용하며, 다양한 온도환경에서도 잘 동작할 뿐만 아니라, 다양한 전압레벨을 지원한다는 것이다. 무엇보다도 칩간의 통신방식이 간단히 I2C표준에 맞춰져 있기 때문에, 옛날에 하드웨어 설계자가 많은 선을 연결하고 노이즈가 안타도록 고민하던 것을 동일한 회로와 블록다이어 그램을 이용하여 빠르게 설계할 수 있다. 또한, I2C 버스는 시스템 내부뿐만 아니라 간단하게 외부에로 확장이 가능하다.
그러나, 상술한 바와 같이 종래의 2개 이상의 다중 슬레이브를 갖는 구조의 I2C 버스 시스템에서 마스터가 동일한 데이터를 두 슬레이브들에게만 송신할 필요가 있는 경우는, 두개의 슬레이브가 동시에 데이터를 수신할 수가 없으므로 마스터는 동일한 데이터를 필요한 슬레이브들에게 SDA를 통하여 개별적으로 송신해야 하는 불편함이 있다. 이 것은 일반 콜 어드레스(General call address) 개념과는 다른 내용이다.
본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 동일한 데이터를 전송받기 원하는 슬레이브 I2C 내부의 제어회로를 수정하여 동일한 데이터를 마스터의 한 번의 송신으로 두 슬레이브가 동시에 수신할 수 있는 효율적인 이중 데이터 송신이 가능한 I2C 버스 제어 시스템을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위하여, SCL(Serial Clock) 및 SDA(Serial Data)를 슬레이브들에게 송신하는 마스터, 제1어드레스가 할당되어 있으며, I2C 프로토콜을 사용하여 상기 마스터와 데이터를 송수신하는 제1슬레이브, 및 상기 제1슬레이브의 제1어드레스와 하위 비트가 상호 배타적인 제2어드레스가 할당되어 있 으며, 상기 제1슬레이브로 송신되는 데이터의 목적지 어드레스에 대한 XOR 연산을 수행하여, 목적지 주소 제2어드레스로 변화시켜 자신에게 전송된 데이터로 인식하여 수신하는 제2슬레이브로 구성된 것을 특징으로 한다.
또한, 마스터가 제1슬레이브의 디바이스 어드레스로 SDA를 송신하는 제1단계, 제2슬레이브가 SDA의 디바이스 어드레스 중 7번째 bits에 XOR 연산처리하는 제2단계, 상기 XOR에 의해 7번째 bits가 바뀐 SDA의 디바이스 어드레스와 제2슬레이브의 고유 어드레스(I2CADDR)와 비교하는 제3단계, 및 상기 제1슬레이브의 디바이스 어드레스로 송신된 데이터를 제2슬레이브가 디코드하여 읽기하는 제4단계를 포함하는 것을 특징으로 한다.
또한, 마스터가 제2슬레이브의 디바이스 어드레스로 SDA를 송신하는 제1단계, 제2슬레이브가 SDA의 디바이스 어드레스 중 7번째 bits에 XOR 연산처리하는 제2단계, 상기 XOR에 의해 7번째 bits가 바뀐 SDA의 디바이스 어드레스와 제2슬레이브의 I2CADDR를 비교하는 제3단계, 상기 제2슬레이브가 상기 마스터에게 답신(Ack)하는 제4단계, 상기 제2슬레이브의 디바이스 어드레스로 송신된 데이터를 제2슬레이브가 읽기/쓰기하는 제5단계, 및 상기 제2슬레이브가 상기 마스터에게 답신(Ack)하는 제6단계를 포함하는 것을 특징으로 한다.
이제, 도 3 이하의 도면을 참조하여 본 발명의 바람직한 일실시 예를 상세히 설명하면 다음과 같다.
먼저, 도 3은 본 발명의 바람직한 일실시예에 따른 마스터(100)와 제1슬레이브(200), 제2슬레이브(300)로 구성된 이중 데이터 송신이 가능한 I2C 버스 제어 시 스템의 구성도이다.
여기서, 마스터(100)는 SCL(Serial Clock)의 동기신호에 맞추어 슬레이브 고유의 디바이스 어드레스를 이용하여 자신이 원하는 슬레이브에게 SDA(Serial Data)를 통해 데이터를 송수신한다.
제1슬레이브(200)는 고유의 디바이스 어드레스 0x22(0b0010001x)를 갖으며 일반적인 I2C 프로토콜을 사용하여 상기 마스터와 데이터를 송수신하는 슬레이브이다.
제2슬레이브(300)는 고유의 디바이스 어드레스 0x20(0b0010000x)을 갖으며, I2C 내부에 XOR(Exclusive OR)부(310), 새도우(Shadow) 제어부(320), I2CDS(330), I2CADDR(340), 및 비교기(350)를 포함하여 구성된다.
상기 제2슬레이브(300)는 마스터가 인식하는 고유의 디바이스 어드레스인 0x20(0b0010000x)를 갖지만 동시에 데이터를 수신받길 원하는 제1슬레이브의 디바이스 어드레스, 0x22(0b0010001x)를 I2C 프로토콜 내부의 I2CADDR(340)에 저장하여 내부에선 마치 제1슬레이브처럼 인식하게 된다.
상기 마스터(100)가 제1슬레이브(200)로 데이터를 송신할 때, 상기 제2슬레이브(300)는 후술되는 새도우 제어부(320)의 제어에 따라, 마스터(100)에서 송신한 SDA의 디바이스 어드레스, 0x22(0b0010001x)의 7번째 bits 수를 XOR 연산 처리한다. 그러면, 상기 제2슬레이브(300)는 마스터(100)가 최초로 송신한 SDA의 디바이스 어드레스로 인식하여 0x20(0b0010000x)를 I2CDS(330)에 저장하게 된다.
비교부(350)를 통하여 상기 I2CDS(330)와 상기 I2CADDR(340)를 비교하여 같 지 않으므로 답신(ACK)을 보내지 않지만, 상기 마스터(100)에서 송신한 데이터를 새도우 제어부(320)를 통하여 디코드하여 새도우 블록에 데이터를 저장하게 된다. 동시에 제1슬레이브(200)는 이와는 별개로 자기 고유의 어드레스를 인식하여 정상동작을 하게 된다.
여기서, 새도우 제어부(320)는 새도우 모드 제너레이터(Shadow Mode Generator), 시간 제어 회로 및 새도우 블록(Shadow Block)으로 구성된다(미도시).
시간 제어 회로는 후술되는 비교기(340)에 따라 상기 XOR(310)이 SDA의 적절한 위치에서 연산을 할 수 있도록 짜여진 프로그램이고, 상기 시간 제어 회로에 따라서 새도우 모드 제너레이터가 상기 XOR(310)의 타이밍을 제어하게 된다.
새도우 블록은 마스터가 제1슬레이브에 송신한 데이터를 제2슬레이브가 동시에 수신하고자 할때 데이터를 투영시키는 블록이다. 즉, 답신(Ack) 신호를 보내지 않고 데이터만 수신하였을 때 상기 데이터를 제2슬레이브의 내부 레지스터에 저장한다.
상기 마스터(100)가 제1슬레이브(200)로 데이터를 수신할 때는, 상기 제2슬레이브(300)는 후술되는 새도우 제어부(320)의 제어에 따라, 마스터(100)에서 송신한 SDA의 디바이스 어드레스, 0x22(0b0010001x)의 7번째 bits 수를 XOR 연산 처리한다. 그러면, 상기 제2슬레이브(300)는 마스터(100)가 최초로 송신한 SDA의 디바이스 어드레스로 인식하여 0x20(0b0010000x)를 I2CDS(330)에 저장하게 되고, 비교부(350)를 통하여 상기 I2CDS(330)와 상기 I2CADDR(340)를 비교하여 같지 않으므로 답신(Ack)은 물론 데이터도 상기 마스터(100)에게 보내지 않는다.
또한, 상기 마스터(100)가 제2슬레이브(300)로 데이터를 송수신할 때는, 상기 제2슬레이브(300)는 후술되는 새도우 제어부(320)의 제어에 따라, 마스터(100)에서 송신한 SDA의 디바이스 어드레스, 0x20(0b0010000x)의 7번째 bits 수를 XOR 연산 처리한다. 그러면, 상기 제2슬레이브(300)는 마스터(100)가 최초로 송신한 SDA의 디바이스 어드레스로 인식하여 0x22(0b0010001x)를 I2CDS(330)에 저장하게 되고, 비교부(350)를 통하여 상기 I2CDS(330)와 상기 I2CADDR(340)를 비교하여 같으므로, 데이터를 송수신한다.
도 4는 본 발명의 일실시예에 따른 이중 데이터 송신이 가능한 I2C 버스 제어 시스템의 신호 흐름도이다.
먼저, 도 4a는 마스터(100)에서 디바이스 어드레스가 0x22(0b0010001x)인 제1슬레이브(200)로 데이터를 송신하는 신호 흐름도이다.
우선, 마스터(100)는 SCL를 보냄(미도시)과 동시에 SDA의 디바이스 어드레스를 0x22(0b0010001x)로 지정하여 송신한다(S100).
여기서, 8번째 bits는 Read/Write에 대한 정보 bits로 Read-0, Write-1을 나타낸다.
이후, 제1슬레이브(200)는 마스터(100)에서 송신한 SDA의 디바이스 어드레스를 수신하면 자신의 고유 디바이스 어드레스0x22와 비교한 후, 답신(Ack)을 마스터(100)에 내보낸다(S110).
이때, 제2슬레이브(300)도 마스터(100)에서 송신한 SDA의 디바이스 어드레스를 같이 수신하게 된다. 수신한 SDA의 디바이스 어드레스 0x22의 7번째 bits(1)를 새도우 모드 제너레이터에 의하여 XOR(310) 연산처리하면 새로운 7번째 bits(0)를 갖는 SDA의 디바이스 어드레스를 최종적으로 0x20(0b0010000x)로 인식하게 된다. 그러나, 제2슬레이브(300)의 I2CADDR(350)는 0x22로 지정되어 있으므로 비교기(350)를 통하여 비교한 후 내부적으로 디바이스 어드레스가 다르다고 판단, 답신(Ack)을 마스터(100)에게 보내지 않는다(S120).
상술한 바와 같이 제1슬레이브(200)에서 답신(Ack)을 수신하면, 마스터(100)는 디바이스 어드레스의 내부번지를 지정하는 서브어드레스를 다시 송신한다(S130).
이후, 제1슬레이브(200)에서는 수신한 서브어드레스에 대하여 확인한 후 답신(Ack)을 다시 보내게 되고(S140), 제2슬레이브(300)는 수신한 서브어드레스에 대하여 답신(Ack)을 보내지 않는다(S150).
마지막으로, 마스터(100)가 쓰기(write; 1)를 요청하였을 경우, 마스터(100)가 데이터를 송신하면, 제1슬레이브(200)에서는 수신한 데이터를 지정된 서브어드레스에 읽기(read)하고(S160) 마스터(100)에게 답신(Ack)을 보내며(S180), 마스터(100)가 읽기(read; 0)를 요청하였을 경우에는 지정된 서브어드레스에 해당하는 데이터를 제1슬레이브(200)가 쓰기(write)하여 마스터(100)에게 전송하고(S160), 마스터가 답신(Ack)을 보낸게 된다(S180).
이때, 제2슬레이브(300)는 마스터가 쓰기(write; 1)를 요청하였을 경우, 이전에 수신한 디바이스 어드레스 및 서브어드레스가 다르다고 판단하여 데이터에 대한 답신(Ack)을 보내지 않지만(S190), 상기 새도우 모드 제너레이터에서 디바이스 어드레스를 디코드하여 데이터를 새도우 블록에 읽기(read)하고(S180), 마스터가 읽기(read; 0)을 요청하였을 경우에는 디바이스 어드레스가 다르므로 작동하지 않고, 답신(Ack)도 보내지 않는다(S190).
도 4b는 마스터(100)에서 디바이스 어드레스가 0x20(0b0010000x)인 제2슬레이브(200)로 데이터를 송신하는 신호 흐름도이다.
우선, 마스터(100)는 SCL를 보냄(미도시)과 동시에 SDA의 디바이스 어드레스를 0x20(0b0010000x)로 지정하여 송신한다(S210).
여기서, 8번째 bits는 Read/Write에 대한 정보 bits로 Read-0, Write-1을 나타낸다.
제1슬레이브(200)도 마스터(100)에서 송신한 SDA의 디바이스 어드레스를 수신하게 된다. 그리고, 자신의 고유 디바이스 어드레스0x22와 비교한 후, 다르다고 판단하여 답신(Ack)을 마스터(100)에 보내지 않는다(S220).
이때, 제2슬레이브(300)는 마스터(100)에서 송신한 SDA의 디바이스 어드레스를 수신한다. 수신한 SDA의 디바이스 어드레스 0x20(0b0010000x)의 7번째 bits(0)를 제2슬레이브(300)의 새도우 모드 제너레이터에 의하여 XOR(310) 연산처리하면 새로운 끝자리(1)를 갖는 SDA의 디바이스 어드레스를 최종적으로 0x22(0b0010001x)로 인식하게 된다. 제2슬레이브(300)의 I2CADDR(350)는 0x22로 지정되어 있으므로 비교기(350)를 통하여 비교한 후 내부적으로 디바이스 어드레스가 동일하다고 판단, 답신(Ack)을 마스터(100)에 보내게 된다(S230).
상술한 바와 같이 제2슬레이브(300)에서 답신(Ack)을 수신하면, 마스터(100)는 디바이스 어드레스의 내부번지를 지정하는 서브어드레스를 다시 송신한다(S240).
이후, 제1 슬레이브(200)는 수신한 서브어드레스에 대하여 답신(Ack)을 보내지 않게 되고(S250), 제2 슬레이브(300)에서는 수신한 서브어드레스에 대하여 확인한 후 답신(Ack)을 보낸다(S260).
마지막으로, 마스터(100)가 쓰기(write; 1)를 요청하였을 경우 마스터(100)가 데이터를 송신하면, 제2 슬레이브(300)에서는 수신한 데이터를 지정된 서브어드레스에 읽기(read)하고(S270) 마스터(100)에게 답신(Ack)을 보내며(S280), 마스터(100)가 읽기(read; 0)를 요청하였을 경우에는 지정된 서브어드레스에 해당하는 데이터를 제2슬레이브(200)가 쓰기(write)하여(S270) 마스터(100)에게 전송하고, 마스터가 답신(Ack)을 보낸게 된다(S280).
이때, 마스터(100)가 쓰기(write; 1)/읽기(read; 0)을 요청하였을 경우, 제1 슬레이브(200)는 데이터를 수신/송신하지 않음은 물론 답신(Ack)도 보내지 않는다(S290).
상기한 바와 같이, 본 발명에 따른 이중 데이터 송신이 가능한 I2C 버스 제어 시스템에 따르면, 마스터에서 한 번의 데이터 송신으로 2개의 슬레이브가 동시에 데이터를 기록하여 I2C 전송방식에 있어서 효율성을 극대화시킨 효과를 제공한 다.
여기에서, 상술한 본 발명에서는 바람직한 실시 예를 참조하여 설명하였지만 , 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. SCL(Serial Clock) 및 SDA(Serial Data)를 슬레이브들에게 송신하는 마스터;
    제1어드레스가 할당되어 있으며, I2C 프로토콜을 사용하여 상기 마스터와 데이터를 송수신하는 제1슬레이브; 및
    상기 제1슬레이브의 제1어드레스와 하위 비트가 상호 배타적인 제2어드레스가 할당되어 있으며, 상기 제1슬레이브로 송신되는 데이터의 목적지 어드레스에 대한 XOR 연산을 수행하여, 목적지 주소 제2어드레스로 변화시켜 자신에게 전송된 데이터로 인식하여 수신하는 제2슬레이브
    를 포함하여 구성된 것을 특징으로 하는 이중 데이터 송신이 가능한 I2C 버스 제어 장치.
  2. 제1항에 있어서,
    상기 제2슬레이브는
    송신한 SDA의 디바이스 어드레스 영역의 7번째 bits수를 XOR 연산처리하는 XOR(Exclusive OR)부;
    상기 XOR 연산을 제어하고 제1슬레이브내의 레지스터를 제2 슬래이브에 투영하는 데이터 새도우(Shadow) 기능의 제어부;
    XOR부에 의하여 7번째 bits수가 바뀐 SDA의 디바이스 어드레스를 저장하는 I2CDS;
    제2슬레이브가 동시에 데이터를 전송받기 원하는 제1슬레이브의 디바이스 어드레스를 내부에서 인식하도록 저장하는 I2CADDR; 및
    상기 I2CDS 및 I2CADDR를 비교하는 비교부
    을 포함하여 구성된 것을 특징으로 하는 이중 데이터 송신이 가능한 I2C 버스 제어 장치.
  3. 제2항에 있어서,
    상기 새도우(Shadow) 제어부는
    새도우 모드 제너레이터(Shadow Mode Generator), 시간 제어 회로 및 새도우 블록(Shadow Block)으로 구성된 것을 특징으로 하는 이중 데이터 송신이 가능한 I2C 버스 제어 장치.
  4. 마스터가 제1슬레이브의 디바이스 어드레스로 SDA를 송신하는 제1단계;
    제2슬레이브가 SDA의 디바이스 어드레스 중 7번째 bits에 XOR 연산처리하는 제2단계;
    상기 XOR에 의해 7번째 bits가 바뀐 SDA의 디바이스 어드레스와 제2슬레이브의 I2CADDR를 비교하는 제3단계; 및
    상기 제1슬레이브의 디바이스 어드레스로 송신된 데이터를 제2슬레이브가 디코드하여 읽기하는 제4단계
    를 포함하여 구성된 것을 특징으로 하는 이중 데이터 송신이 가능한 I2C 버 스 제어 방법.
  5. 마스터가 제2슬레이브의 디바이스 어드레스로 SDA를 송신하는 제1단계;
    제2슬레이브가 SDA의 디바이스 어드레스 중 7번째 bits에 XOR 연산처리하는 제2단계;
    상기 XOR에 의해 7번째 bits가 바뀐 SDA의 디바이스 어드레스와 제2슬레이브의 I2CADDR를 비교하는 제3단계;
    상기 제2슬레이브가 상기 마스터에게 답신(Ack)하는 제4단계;
    상기 제2슬레이브의 디바이스 어드레스로 송신된 데이터를 제2슬레이브가 디코드하여 읽기/쓰기하는 제5단계; 및
    상기 제2슬레이브가 상기 마스터에게 답신(Ack)하는 제6단계
    를 포함하여 구성된 것을 특징으로 하는 이중 데이터 송신이 가능한 I2C 버스 제어 방법.
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