KR100613282B1 - Capacitor in semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 캐패시터는 반도체 소자를 가지는 반도체 기판, 반도체 기판의 상부에 형성되어 있으며 반도체 소자와 전기적으로 연결되어 있는 구리 배선, 반도체 기판 위에 형성되어 있으며 구리 배선과 전기적으로 연결되어 있는 제1 루테늄막 및 제1 산화루테늄막의 적층 구조를 가지는 하부 전극, 하부 전극 위에 형성되어 있는 유전층, 유전층 위에 형성되어 있는 제2 루테늄막 및 제2 산화루테늄막의 적층 구조를 가지는 상부 전극을 포함한다. The capacitor of the semiconductor device according to the present invention includes a semiconductor substrate having a semiconductor element, a copper wiring formed on the semiconductor substrate and electrically connected to the semiconductor element, and formed on the semiconductor substrate and electrically connected to the copper wiring. And a lower electrode having a laminated structure of a first ruthenium film and a first ruthenium oxide film, a dielectric layer formed on the lower electrode, and an upper electrode having a laminated structure of a second ruthenium film and a second ruthenium oxide film formed on the dielectric layer.

MIM, 캐패시터MIM, Capacitor

Description

반도체 장치의 캐패시터 및 그의 제조 방법{Capacitor in semiconductor device and manufacturing method thereof}Capacitor in semiconductor device and manufacturing method thereof

도 1은 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 단면도이고,1 is a cross-sectional view of a capacitor of a semiconductor device according to an embodiment of the present invention,

도 2 및 도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.2 and 3 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 금속/유전물질/금속 (metal/insulator/metal, 이하 MIM이라 함)구조를 가지는 캐패시터 및 그의 형성 방법에 관한 것이다. The present invention relates to a capacitor of a semiconductor device, and more particularly, to a capacitor having a metal / dielectric material / metal (hereinafter referred to as MIM) structure and a method of forming the same.

반도체 산업은 계속하여 집접 회로상에 위치하는 반도체 소자의 크기는 감소시키면서 속도를 증가시킬려고 노력해 왔다. 속도를 증가시키기 위해 반도체 소자의 금속 배선층은 알루미늄 대신 구리를 사용하기 시작하였다. 구리는 알루미늄에 비해 낮은 비저항을 가져 도전성 물질로 사용될 경우에 보다 빠르게 전류 흐름 능력을 갖는다. The semiconductor industry has continually tried to increase speed while reducing the size of semiconductor devices located on integrated circuits. In order to increase the speed, metal wiring layers of semiconductor devices began to use copper instead of aluminum. Copper has a lower resistivity compared to aluminum and has a faster current flow capability when used as a conductive material.

그러나 구리는 반도체 소자의 전하를 저장하는 MIM 캐패시터를 형성하는데 있 어 다수의 문제점을 가진다. However, copper has a number of problems in forming MIM capacitors that store charge in semiconductor devices.

즉, 구리 배선의 구리가 하부 전극 등으로 확산되는 것을 방지하기 위해서 하부 전극과 구리 배선 사이에 구리 확산 방지막을 형성한다. 구리 확산 방지막은 질화막으로 형성하며 산화막으로 형성할 경우에는 구리 배선이 산화되는 문제점이 있다. That is, in order to prevent the copper of a copper wiring from spreading to a lower electrode etc., a copper diffusion prevention film is formed between a lower electrode and a copper wiring. The copper diffusion barrier is formed of a nitride film, and when the oxide film is formed of an oxide film, copper wiring is oxidized.

그리고 질화막으로 인해 구리 배선과 하부 전극 사이에 기생 정전 용량이 발생하여 형성하고자 하는 MIM 캐패시터의 정전 용량을 감소시키는 문제점이 있다. 그렇다고 질화막을 제거하여 하부 전극과 구리 배선을 직접 접촉 시키면 구리 확산으로 인해 MIM 캐패시터의 정전용량 값이 불안정해지는 문제점이 있다. In addition, the parasitic capacitance is generated between the copper wiring and the lower electrode due to the nitride film, thereby reducing the capacitance of the MIM capacitor to be formed. However, there is a problem that the capacitance value of the MIM capacitor becomes unstable due to copper diffusion when the lower electrode is directly contacted with the copper wiring by removing the nitride film.

상기한 문제점을 해결하기 위해서 본 발명은 안정적이면서도 용이하게 정전 용량을 확보할 수 있는 반도체 장치의 캐패시터 및 그의 제조 방법을 제공한다. SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a capacitor of a semiconductor device and a method of manufacturing the same that can secure a stable capacitance easily.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 캐패시터는 반도체 소자를 가지는 반도체 기판, 반도체 기판의 상부에 형성되어 있으며 반도체 소자와 전기적으로 연결되어 있는 구리 배선, 반도체 기판 위에 형성되어 있으며 구리 배선과 전기적으로 연결되어 있는 제1 루테늄막 및 제1 산화루테늄막의 적층 구조를 가지는 하부 전극, 하부 전극 위에 형성되어 있는 유전층, 유전층 위에 형성되어 있는 제2 루테늄막 및 제2 산화루테늄막의 적층 구조를 가지는 상부 전극을 포함한다. The capacitor of the semiconductor device according to the present invention for achieving the above object is a semiconductor substrate having a semiconductor element, a copper wiring formed on top of the semiconductor substrate and electrically connected to the semiconductor element, is formed on the semiconductor substrate and the copper wiring A lower electrode having a stacked structure of a first ruthenium film and a first ruthenium oxide film electrically connected to the lower electrode, a dielectric layer formed on the lower electrode, and a stacked structure of a second ruthenium film and a second ruthenium oxide film formed on the dielectric layer. And an upper electrode.

여기서 제1 및 제2 루테늄막은 50~250Å의 두께로 형성되어 있는 것이 바람직하다. It is preferable that the 1st and 2nd ruthenium films are formed in the thickness of 50-250 GPa here.

그리고 제1 및 제2 산화루테늄막은 100~500Å의 두께로 형성되어 있는 것이 바람직하다. The first and second ruthenium oxide films are preferably formed to a thickness of 100 to 500 kPa.

상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 캐패시터 제조 방법은 구리 배선을 포함하는 반도체 기판 위에 구리 배선과 전기적으로 접촉하는 제1 루테늄막을 형성하는 단계, 제1 루테늄막의 상부를 산화하여 제1 산화루테늄막을 형성하는 단계, 제1 산화루테늄막 위에 유전막을 형성하는 단계, 유전막 위에 제2 루테늄막을 형성하는 단계, 제2 루테늄막의 상부를 산화하여 제2 산화루테늄막을 형성하는 단계, 선택적 식각 공정으로 제2 산화루테늄막, 제2 루테늄막, 유전막, 제1 산화루테늄막 및 제1 루테늄막을 패터닝하여 상부전극, 유전층, 하부 전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including: forming a first ruthenium film in electrical contact with a copper wiring on a semiconductor substrate including copper wiring, and oxidizing an upper portion of the first ruthenium film. Forming a first ruthenium oxide film, forming a dielectric film on the first ruthenium oxide film, forming a second ruthenium film on the dielectric film, oxidizing an upper portion of the second ruthenium film to form a second ruthenium oxide film, selective etching Patterning the second ruthenium oxide film, the second ruthenium film, the dielectric film, the first ruthenium oxide film, and the first ruthenium film to form an upper electrode, a dielectric layer, and a lower electrode.

여기서 제1 및 제2 루테늄막은 150~700Å의 두께로 형성하는 것이 바람직하다. Here, it is preferable that the first and second ruthenium films are formed to a thickness of 150 to 700 GPa.

그리고 제1 및 제2 산화루테늄막은 100~500Å의 두께로 형성하는 것이 바람작하다. The first and second ruthenium oxide films are preferably formed to a thickness of 100 to 500 kPa.

또한, 제1 및 제2 산화루테늄막은 O2 또는 N2O 분위기에서 제1 및 제2 루테늄막을 산화하는 것이 바람직하다.In addition, the first and second ruthenium oxide films preferably oxidize the first and second ruthenium films in an O 2 or N 2 O atmosphere.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 1은 본 발명의 실시예에 따른 따른 반도체 소자의 캐패시터의 구조를 구체적으로 도시한 단면도이다.1 is a cross-sectional view showing in detail the structure of a capacitor of a semiconductor device according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 반도체 기판의 상부에는 층간 절연막(1)이 형성되어 있고, 층간 절연막(1)에는 구리 배선(2)이 형성되어 있다. 반도체 기판은 반도체 소자(도시하지 않음)을 포함하고 있으며, 구리 배선(2)은 반도체 소자와 전기적으로 연결되어 있다. As shown in FIG. 1, an interlayer insulating film 1 is formed on the upper portion of the semiconductor substrate, and a copper wiring 2 is formed on the interlayer insulating film 1. The semiconductor substrate includes a semiconductor element (not shown), and the copper wirings 2 are electrically connected to the semiconductor element.

그리고 반도체 기판 위에는 하부 전극(10)이 형성되어 있으며, 하부 전극(10)은 기판의 구리 배선(2)과 전기적으로 연결되어 있다. 구리 배선(2)은 상감법 등의 방법으로 형성되며 절연막에 매립된 형태로 형성되어 있다. 그리고 구리 배선(2)은 구리층과 절연막 사이에 Ta, TaN 등으로 이루어지는 베리어 금속층(도시하지 않음)을 포함할 수 있다. The lower electrode 10 is formed on the semiconductor substrate, and the lower electrode 10 is electrically connected to the copper wiring 2 of the substrate. The copper wiring 2 is formed by a method such as a damascene method and is formed in a form embedded in an insulating film. The copper wiring 2 may include a barrier metal layer (not shown) made of Ta, TaN, or the like between the copper layer and the insulating film.

한편 하부 전극(10)은 제1 및 제2 도전층(10a, 10b)으로 형성되어 있으며, 제1 도전층(10a)은 루테늄(Ru)으로 이루어져 있으며 제2 도전층(10b)는 산화 루테늄(RuO2)로 형성되어 있다. 제1 도전층(10a)은 50~250Å, 제2 도전층은 100~500Å 의 두께를 가지는 것이 바람직하다. Meanwhile, the lower electrode 10 is formed of the first and second conductive layers 10a and 10b, the first conductive layer 10a is made of ruthenium (Ru), and the second conductive layer 10b is made of ruthenium oxide ( RuO2). It is preferable that the 1st conductive layer 10a has a thickness of 50-250 kV, and the 2nd conductive layer has a thickness of 100-500 kPa.

하부 전극(10) 위에는 Si3N4와 같은 질화 물질로 이루어지는 유전층(20)이 형성되어 있으며, 유전층(20) 위에는 상부 전극(30)이 적층되어 있다. A dielectric layer 20 made of a nitride material such as Si 3 N 4 is formed on the lower electrode 10, and an upper electrode 30 is stacked on the dielectric layer 20.

상부 전극(30)도 하부 전극(10)과 동일하게 제1 및 제2 도전층(30a, 30b)으로 이루어진다. 그리고 제1 도전층(30a)은 루테늄으로 이루어지고 제2 도전층(30b)은 산화루테늄으로 이루어져 있다. The upper electrode 30 is also made of the first and second conductive layers 30a and 30b similarly to the lower electrode 10. The first conductive layer 30a is made of ruthenium and the second conductive layer 30b is made of ruthenium oxide.

이상 설명한 반도체 소자의 캐패시터 제조 방법을 첨부한 도면을 참조하여 설명하면 다음과 같다. 도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다.A method of manufacturing a capacitor of a semiconductor device described above will be described with reference to the accompanying drawings. 2 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in order of process.

먼저 도 2에 도시한 바와 같이, 반도체 소자 또는 일부의 구리 배선(2)이 형성되어 있는 기판(1))의 상부에 스퍼터(sputter) 또는 CVD(chemical vapor deposition) 등의 방법으로 루테늄을 증착하여 제1 루테늄막을 형성한다. 이때 제1 루테늄막은 150~750Å의 두께로 형성하는 것이 바람직하다. 그리고 구리 배선(20)은 다마신 또는 듀얼 다마신 방법으로 형성할 수 있다. First, as shown in FIG. 2, ruthenium is deposited on a semiconductor device or a substrate 1 on which a part of copper wiring 2 is formed by a sputter or chemical vapor deposition (CVD) method. A first ruthenium film is formed. At this time, the first ruthenium film is preferably formed to a thickness of 150 ~ 750Å. The copper wiring 20 may be formed by a damascene or dual damascene method.

다음 제1 루테늄막(10a)을 산화하여 제1 루테늄막(10a)의 표면에 제1 산화루테늄막(10b)을 형성한다. 제1 루테늄막(10a)은 O2 또는 N2O 기체 분위기에서 플라즈마 처리하여 산화한다. 이때 산화루테늄막(10b)을 100~500Å의 두께로 형성하는 것이 바람직하다. 따라서 산화후 제1 루테늄막(10a)은 50~250Å의 두께로 남겨진다.Next, the first ruthenium film 10a is oxidized to form a first ruthenium oxide film 10b on the surface of the first ruthenium film 10a. The first ruthenium film 10a is oxidized by plasma treatment in an O 2 or N 2 O gas atmosphere. At this time, it is preferable to form the ruthenium oxide film 10b to a thickness of 100 to 500 kPa. Therefore, after oxidation, the first ruthenium film 10a is left to a thickness of 50 ~ 250Å.

이후 도 3에 도시한 바와 같이, 하부 전극(10) 위에 PECVD(plasma enhanced chemical vapor deposition)방법으로 질화막을 형성한다. 여기서 질화막은 Si3N4로 형성하는 것이 바람직하다. 3, a nitride film is formed on the lower electrode 10 by plasma enhanced chemical vapor deposition (PECVD). The nitride film is preferably formed of Si 3 N 4 .

그리고 질화막(20) 위에 제2 루테늄막(30a)을 형성한 후 제2 루테늄막(30a)을 산화하여 제2 루테늄막(30a)의 표면에 제2 산화 루테늄막(30b)을 형성한다. 제2 루테늄막(30a)은 150~750Å의 두께로 형성한 후 산화하여 제2 산화 루테늄막(30b)을 100~500Å의 두께로 형성한다. 따라서 산화후 제2 루테늄막(30a)은 50~250Å의 두께로 남겨진다. 이때 산화는 도 2의 방법과 동일하다. After the second ruthenium film 30a is formed on the nitride film 20, the second ruthenium film 30a is oxidized to form a second ruthenium oxide film 30b on the surface of the second ruthenium film 30a. The second ruthenium film 30a is formed to a thickness of 150 to 750 GPa and then oxidized to form a second ruthenium oxide film 30 b to a thickness of 100 to 500 GPa. Therefore, after oxidation, the second ruthenium film 30a is left to a thickness of 50 ~ 250Å. At this time, the oxidation is the same as the method of FIG.

다음 도 1에 도시한 바와 같이, 선택적 식각 방법으로 제2 산화루테늄막(30b), 제2 루테늄막(30a), 질화막(20), 제1 산화루테늄막(10b), 제2 루테늄막(10a)을 순차적으로 식각하여 상부 전극(30), 유전층(20), 하부 전극(10)을 형성한다. Next, as shown in FIG. 1, the second ruthenium oxide film 30b, the second ruthenium film 30a, the nitride film 20, the first ruthenium oxide film 10b, and the second ruthenium film 10a are selectively etched. ) Is sequentially etched to form the upper electrode 30, the dielectric layer 20, and the lower electrode 10.

이후 필요에 따라 상부 전극(30) 위에 금속 배선 및 층간 절연막 등을 형성하는 공정이 추가될 수 있다. Thereafter, a process of forming a metal wire and an interlayer insulating layer on the upper electrode 30 may be added as necessary.

이상 본발명에서와 같이 구리 배선을 형성한 후 구리 배선 위에 루테늄막을 형성하기 때문에 구리 배선의 표면이 산화되지 않아 접촉 저항이 증가하지 않아 소자의 신뢰성이 향상된다. 또한, 루테늄막 상에 도전성을 가지는 산화루테늄막을 형성함으로 도전성을 유지하면서도 구리 배선의 구리가 유전층으로 확산되는 것을 방지함으로 정전용량을 안정적으로 확보할 수 있다. Since the ruthenium film is formed on the copper wiring after the copper wiring is formed as in the present invention, the surface of the copper wiring is not oxidized and the contact resistance does not increase, thereby improving the reliability of the device. In addition, by forming a conductive ruthenium oxide film on the ruthenium film, while maintaining the conductivity, it is possible to stably secure the capacitance by preventing the copper of the copper wiring to diffuse into the dielectric layer.

이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권 리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although described in detail in the preferred embodiment of the present invention, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. It belongs to the scope of rights.

이상 기술된 바와 같이 본 발명에 따라 상, 하부 전극을 형성하면 구리 배선의 표면 산화를 방지하고, 배선의 구리가 유전층으로 확산되는 것을 방지하여 안정적으로 정전 용량을 확보하여 고품질의 반도체 장치의 캐패시터를 형성할 수 있다. As described above, according to the present invention, when the upper and lower electrodes are formed, surface oxidation of the copper wiring is prevented, and copper is prevented from diffusing into the dielectric layer, thereby stably securing the capacitance to provide a capacitor of a high quality semiconductor device. Can be formed.

Claims (7)

반도체 소자를 가지는 반도체 기판,A semiconductor substrate having a semiconductor element, 상기 반도체 기판의 상부에 형성되어 있으며 상기 반도체 소자와 전기적으로 연결되어 있는 구리 배선,A copper wiring formed on the semiconductor substrate and electrically connected to the semiconductor device; 상기 반도체 기판 위에 형성되어 있으며 상기 구리 배선과 전기적으로 연결되어 있는 제1 루테늄막 및 상기 제1 루테늄막 위에 형성되어 있는 제1 산화루테늄막의 적층 구조를 가지는 하부 전극,A lower electrode formed on the semiconductor substrate and having a stacked structure of a first ruthenium film electrically connected to the copper wiring and a first ruthenium oxide film formed on the first ruthenium film; 상기 하부 전극 위에 형성되어 있는 유전층,A dielectric layer formed on the lower electrode, 상기 유전층 위에 형성되어 있는 제2 루테늄막 및 상기 제2 루테늄막 위에 형성되어 있는 제2 산화루테늄막의 적층 구조를 가지는 상부 전극을 포함하는 반도체 장치의 캐패시터.And an upper electrode having a stacked structure of a second ruthenium film formed on the dielectric layer and a second ruthenium oxide film formed on the second ruthenium film. 제1항에서,In claim 1, 상기 제1 및 제2 루테늄막은 50~250Å의 두께로 형성되어 있는 반도체 장치의 캐패시터.The first and second ruthenium film is a capacitor of the semiconductor device is formed to a thickness of 50 ~ 250Å. 제1항에서,In claim 1, 상기 제1 및 제2 산화루테늄막은 100~500Å의 두께로 형성되어 있는 반도체 장치의 캐패시터.The first and second ruthenium oxide films are capacitors of a semiconductor device formed to a thickness of 100 ~ 500Å. 구리 배선을 포함하는 반도체 기판 위에 상기 구리 배선과 전기적으로 접촉하 는 제1 루테늄막을 형성하는 단계,Forming a first ruthenium film in electrical contact with the copper wiring on a semiconductor substrate including copper wiring, 상기 제1 루테늄막의 상부를 산화하여 제1 산화루테늄막을 형성하는 단계,Oxidizing an upper portion of the first ruthenium film to form a first ruthenium oxide film; 상기 제1 산화루테늄막 위에 유전막을 형성하는 단계,Forming a dielectric film on the first ruthenium oxide film, 상기 유전막 위에 제2 루테늄막을 형성하는 단계,Forming a second ruthenium film on the dielectric film, 상기 제2 루테늄막의 상부를 산화하여 제2 산화루테늄막을 형성하는 단계,Oxidizing an upper portion of the second ruthenium film to form a second ruthenium oxide film; 선택적 식각 공정으로 상기 제2 산화루테늄막, 제2 루테늄막, 유전막, 제1 산화루테늄막 및 제1 루테늄막을 패터닝하여 상부전극, 유전층, 하부 전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.Forming a top electrode, a dielectric layer, and a bottom electrode by patterning the second ruthenium oxide film, the second ruthenium film, the dielectric film, the first ruthenium oxide film, and the first ruthenium film by a selective etching process. . 제4항에서,In claim 4, 상기 제1 및 제2 루테늄막은 150~700Å의 두께로 형성하는 반도체 장치의 캐패시터 제조 방법.And the first and second ruthenium films are formed to a thickness of 150 to 700 GPa. 제4항에서,In claim 4, 상기 제1 및 제2 산화루테늄막은 100~500Å의 두께로 형성하는 반도체 장치의 캐패시터 제조 방법.And the first and second ruthenium oxide films are formed to a thickness of 100 to 500 GPa. 제4항에서,In claim 4, 상기 제1 및 제2 산화루테늄막은 O2 또는 N2O 분위기에서 상기 제1 및 제2 루테늄막을 산화하여 형성하는 반도체 장치의 캐패시터 제조 방법.The first and second ruthenium oxide films are formed by oxidizing the first and second ruthenium films in an O 2 or N 2 O atmosphere.
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