KR100612554B1 - Capacitor of semiconductor device and method for fabricating the same - Google Patents
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Abstract
노드 콘택의 마진을 확보하여 하부노드와의 접촉불량이 발생하는 것을 방지하고, 또한 하부노드가 비트라인과 쇼트되는 것을 방지할 수 있는 반도체소자의 캐패시터 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 캐패시터는 반도체기판에 소오스와 드레인과 게이트전극을 구비한 트랜지스터, 상기 소오스와 콘택되도록 제 1 층간절연막에 형성된 플러그, 상기 플러그를 포함한 전면에 형성된 제 2 층간절연막, 상기 드레인과 콘택되도록 상기 제 2 층간절연막의 일영역 상에 형성된 비트라인, 상기 비트라인을 포함한 상기 제 2 층간절연막 상부에 차례로 형성된 제 1 보호막과 제 3 층간절연막과 제 2 보호막, 상기 플러그가 드러나도록 상기 제 2 층간절연막과 제 1 보호막과 제 3 층간절연막과 제 2 보호막에 형성된 콘택홀, 상기 콘택홀 및 그에 인접한 상기 제 2 보호막 상에 형성된 반도체패드, 상기 반도체패드 상부와 콘택되어 형성된 제 1 노드, 상기 제 1 노드와 상기 반도체패드의 표면을 따라 형성된 유전체막과 제 2 노드를 포함함을 특징으로 한다. In order to provide a margin of the node contact to prevent a bad contact with the lower node and to prevent the lower node from being shorted with the bit line, to provide a capacitor of the semiconductor device and a method of manufacturing the same. A capacitor of a semiconductor device for achieving the same purpose is a transistor having a source, a drain and a gate electrode on a semiconductor substrate, a plug formed on the first interlayer insulating film to contact the source, a second interlayer insulating film formed on the front surface including the plug, A bit line formed on one region of the second interlayer insulating layer to contact the drain, a first passivation layer, a third interlayer insulating layer, a second passivation layer, and the plug, which are sequentially formed on the second interlayer insulating layer including the bit line, are exposed; So that the second interlayer insulating film, the first protective film, the third interlayer insulating film and the second protective film A contact hole formed, a semiconductor pad formed on the contact hole and the second passivation layer adjacent thereto, a first node formed in contact with an upper portion of the semiconductor pad, a dielectric film formed along a surface of the first node and the semiconductor pad, and a second It comprises a node.
노드 콘택홀 Node contact hole
Description
도 1은 종래 반도체소자의 캐패시터를 나타낸 구조단면도1 is a structural cross-sectional view showing a capacitor of a conventional semiconductor device
도 2a 내지 도 2j는 종래 반도체소자의 캐패시터의 제조방법을 나타낸 공정단면도2A through 2J are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 3은 본 발명 반도체소자의 캐패시터를 나타낸 구조단면도3 is a structural cross-sectional view showing a capacitor of the semiconductor device of the present invention.
도 4a 내지 도 4j는 본 발명 반도체소자의 캐패시터의 제조방법을 나타낸 공정단면도4A to 4J are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1 층간 절연막Explanation of symbols for the main parts of the drawings
31
33 : 폴리플러그 35 : 비트라인
34 : 제2 층간 절연막 36 : 제1 실리콘 질화막
37 : 제3 층간 절연막 39, 42, 44 : 감광막
40 : 콘택홀 41, 46 : 폴리실리콘막33: polyplug 35: bit line
34: second interlayer insulating film 36: first silicon nitride film
37: third interlayer
40:
41a : 폴리패드 38 : 제 2 실리콘질화막,
43 : 제4 층간 절연막 45 : 노드 콘택홀41 a: poly pad 38: second silicon nitride film,
43: fourth interlayer insulating film 45: node contact hole
46a : 하부노드 48 : 유전체막 46a: lower node 48: dielectric film
49 : 상부노드 47 : 산화막49: upper node 47: oxide film
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 캐패시터 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE
첨부 도면을 참조하여 종래 반도체소자의 캐패시터 및 그의 제조방법에 대하여 설명하면 다음과 같다. Referring to the accompanying drawings, a capacitor of a conventional semiconductor device and a method of manufacturing the same will be described.
도 1은 종래 반도체소자의 캐패시터를 나타낸 구조단면도이고, 도 2a 내지 도 2j는 종래 반도체소자의 캐패시터의 제조방법을 나타낸 공정단면도이다.1 is a structural cross-sectional view showing a capacitor of a conventional semiconductor device, Figures 2a to 2j is a process cross-sectional view showing a method of manufacturing a capacitor of a conventional semiconductor device.
종래 반도체소자의 캐패시터를 설명하기 전에 도면에는 도시 않았지만 반도체기판(1)에는 소오스와 드레인과 게이트전극을 구비한 트랜지스터가 형성되어 있다. Before describing the capacitor of a conventional semiconductor device, a transistor having a source, a drain, and a gate electrode is formed in the
그리고 도 1에 도시한 바와 같이 상기 소오스와 콘택되도록 제 1 층간절연막(2)에 폴리플러그(3)가 형성되어 있고, 상기 폴리플러그(3)를 포함한 전면에 제 2 층간절연막(4)이 형성되어 있고, 상기 드레인과 콘택되도록 상기 제 2 층간절연막(4)의 일영역 상에 비트라인(5)이 형성되어 있다.As shown in FIG. 1, a
그리고 상기 비트라인(5)을 포함한 전면에 차례로 제 1 실리콘질화막(6)과 제 3 층간절연막(7)과 제 2 실리콘질화막(11)이 형성되어 있고, 상기 폴리플러그(3)가 드러나도록 상기 제 2 층간절연막(4)과 제 1 실리콘질화막(6)과 제 3 층간절연막(7)과 제 2 실리콘질화막(11)에 콘택홀이 형성되어 있다. 이때 콘택홀은 제 3 층간절연막(7)이 양측에서 움푹패여서 형성되어 있다. The first
그리고 상기 콘택홀내에 움푹 들어가도록 폴리플러그(10a)가 형성되어 있고, 상기 폴리플러그(10a) 상부와 콘택되어 있는 실린더 모양의 하부노드(15a)가 형성되어 있다. 그리고 상기 하부노드(15a)의 표면을 따라 유전체막(17)과 상부노드(18)가 형성되어 있다. A
상기와 같은 구성을 갖는 종래 반도체소자의 캐패시터 제조방법은 먼저 도 2a에 도시한 바와 같이 반도체기판(1)에 산화막으로 제 1 층간절연막(2)을 증착한 후에 트랜지스터의 소오스가 드러나도록 제 1 층간절연막(2)에 콘택홀을 형성한다. In the method of manufacturing a capacitor of a conventional semiconductor device having the above structure, as shown in FIG. 2A, the first interlayer
이후에 전면에 폴리실리콘을 증착한 후에 에치백이나 화학적 기계적 연마공정으로 콘택홀 내에 폴리플러그를 형성한다. 그리고 전면에 산화막으로 제 2 층간절연막(4)을 증착한다.Thereafter, after depositing polysilicon on the front surface, polyplug is formed in the contact hole by an etch back or chemical mechanical polishing process. Then, a second
다음에 도면에는 도시되어 있지 않지만 트랜지스터의 드레인이 드러나도록 제 1, 제 2 층간절연막(2,4)에 콘택홀을 형성한다. Next, although not shown in the drawing, contact holes are formed in the first and second
그리고 제 2 층간절연막(4)상에 금속층을 증착한 후에 콘택홀을 통해 드레인에 콘택되도록 이방성식각해서 비트라인(5)을 형성한다. Then, after depositing a metal layer on the second
이후에 도 2b에 도시한 바와 같이 전면에 제 1 실리콘질화막(6)과 제 3 층간절연막(7)을 증착한다. Thereafter, as shown in FIG. 2B, a first
다음에 도 2c에 도시한 바와 같이 제 3 층간절연막(7)상에 감광막(8)을 도포한 후에 상기 폴리플러그(3) 상측의 제 3 층간절연막(7)이 드러나도록 노광 및 현상공정으로 감광막(8)을 선택적으로 패터닝한다. Next, as shown in FIG. 2C, after the
이후에 패터닝된 감광막(8)을 마스크로 제 3 층간절연막(7)과 제 1 실리콘질화막(6)과 제 2 층간절연막(4)을 차례로 이방성 식각해서 폴리플러그(3)가 드러나도록 콘택홀(9)을 형성한다. Subsequently, the contact hole may be exposed by anisotropically etching the third
다음에 도 2d에 도시한 바와 같이 감광막(8)을 제거하고 콘택홀(9)을 포함한 제 3 층간절연막(7)상에 폴리실리콘(10)을 증착한다. Next, as shown in FIG. 2D, the
그리고 도 2e에 도시한 바와 같이 폴리실리콘(10)을 에치백하여서 콘택홀(9)내에 폴리실리콘(10)이 남도록 폴리플러그(10a)를 형성한다. 이때 폴리실리콘(10)의 리세스에 의해 폴리플러그(10a)는 콘택홀내로 움푹 들어가서 형성된다. As shown in FIG. 2E, the
다음에 도 2f에 도시한 바와 같이 폴리플러그(10a)를 포함한 상기 제 3 층간절연막(7)상에 제 2 실리콘질화막(11)을 증착한다. Next, as illustrated in FIG. 2F, a second
그리고 도 2g에 도시한 바와 같이 제 2 실리콘질화막(11)상에 제 4 층간절연막(12)을 증착한 후에, 제 4 층간절연막(12)상에 감광막(13)을 도포한 후에 노광 및 현상공정으로 상기 폴리플러그(10a)상측에 이보다 넓은 면적이 드러나도록 선택적으로 패터닝한다. After depositing the fourth
이후에 패터닝된 감광막(13)을 마스크로 폴리플러그(10a)가 드러나도록 제 4 층간절연막(12) 및 제 2 실리콘질화막(11)과 제 3 층간절연막(7)을 이방성 식각해서 노드 콘택홀(14)을 형성한다. 이때 폴리플러그(10a)가 콘택홀내에 움푹 들어가서 형성되었으므로 폴리플러그(10a)와 접한 제 2 실리콘질화막(11)이 충분히 식각되지 않고 폴리플러그(10a)상에 남게 되는 문제가 발생된다. Subsequently, the fourth
이후에 도 2h에 도시한 바와 같이 감광막(13)을 제거하고 폴리플러그(10a)와 접하도록 노드 콘택홀(14)의 측면 및 이에 인접한 제 4 층간절연막(12)상에 폴리실리콘(15)을 증착한다. 그리고 상기 폴리실리콘(15) 전면에 산화막(16)을 증착한다. Thereafter, as shown in FIG. 2H, the
그리고 도 2i에 도시한 바와 같이 산화막(16)을 에치백하여 제 4 층간절연막(12)상의 폴리실리콘(15)이 드러나도록한다. 이어서 상기 폴리실리콘(15)을 에치백하여 노드 콘택홀(14)의 측면에 실린더 모양의 하부노드(15a)를 형성한다. As shown in FIG. 2I, the
다음에 도 2j에 도시한 바와 같이 산화막(16)과 제 4 층간절연막(12)을 습식각으로 제거한 후에 하부노드(15a)의 표면에 유전체막(17)을 형성하고, 상기 하부노드(15a)를 포함한 유전체막(17)상에 폴리실리콘으로 구성된 상부노드(18)를 형성한다. Next, as shown in FIG. 2J, after the
상기와 같은 종래 반도체소자의 캐패시터 및 그의 제조방법은 다음과 같은 문제가 있다. The above-described capacitor of a semiconductor device and a manufacturing method thereof have the following problems.
첫째, 폴리플러그 형성시 폴리실리콘의 리세스에 의해 이후 노드 콘택홀의 질화막을 식각할 때 질화막이 충분히 식각되지 못하여 폴리플러그와 접촉불량이 발생될 수 있다. First, when forming the polyplug, when the nitride layer of the node contact hole is subsequently etched by the recess of the polysilicon, the nitride layer may not be sufficiently etched, which may result in poor contact with the polyplug.
둘째, 폴리플러그와 질화막의 접촉불량을 피하기 위해 노드 콘택홀을 과다식각에 의해 진행할 경우 하부 비트라인과 쇼트되는 문제가 발생된다. Second, when the node contact hole is overetched to avoid poor contact between the polyplug and the nitride layer, a short bit occurs with the lower bit line.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 노드 콘택의 마진을 확보하여 하부노드와의 접촉불량이 발생하는 것을 방지하고, 또한 하부노드가 비트라인과 쇼트되는 것을 방지할 수 있는 반도체소자의 캐패시터 및 그의 제조방법을 제공하는 데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, it is possible to prevent margin failure of contact with the lower node by securing a margin of the node contact, and also prevent the lower node from shorting with the bit line. It is an object of the present invention to provide a capacitor of a semiconductor device and a method of manufacturing the same.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 캐패시터는 반도체기판에 소오스와 드레인과 게이트전극을 구비한 트랜지스터, 상기 소오스와 콘택되도록 제 1 층간절연막에 형성된 플러그, 상기 플러그를 포함한 전면에 형성된 제 2 층간절연막, 상기 드레인과 콘택되도록 상기 제 2 층간절연막의 일영역 상에 형성된 비트라인, 상기 비트라인을 포함한 상기 제 2 층간절연막 상부에 차례로 형성된 제 1 보호막과 제 3 층간절연막과 제 2 보호막, 상기 플러그가 드러나도록 상기 제 2 층간절연막과 제 1 보호막과 제 3 층간절연막과 제 2 보호막에 형성된 콘택홀, 상기 콘택홀 및 그에 인접한 상기 제 2 보호막 상에 형성된 반도체패드, 상기 반도체패드 상부와 콘택되어 형성된 제 1 노드, 상기 제 1 노드와 상기 반도체패드의 표면을 따라 형성된 유전체막과 제 2 노드를 포함함을 특징으로 한다. A capacitor of a semiconductor device according to the present invention for achieving the above object is a transistor having a source, a drain, and a gate electrode on a semiconductor substrate, a plug formed on a first interlayer insulating film so as to contact the source, and a first formed on a front surface including the plug. A second interlayer insulating film, a bit line formed on one region of the second interlayer insulating film so as to contact the drain, a first passivation film, a third interlayer insulating film, and a second passivation film sequentially formed on the second interlayer insulating film including the bit line; A contact hole formed in the second interlayer insulating layer, the first passivation layer, the third interlayer insulating layer and the second passivation layer, the semiconductor pad formed on the contact hole and the second passivation layer adjacent thereto, the upper portion of the semiconductor pad and the contact to expose the plug; And a dielectric formed along surfaces of the first node and the semiconductor pad. Body membrane and a second node.
위와 같은 구성을 갖는 본 발명 반도체소자의 캐패시터 제조방법은 반도체기판에 소오스와 드레인과 게이트전극을 구비한 트랜지스터를 형성하는 공정, 상기 소오스와 콘택되도록 제 1 층간절연막에 플러그를 형성하는 공정, 상기 플러그를 포함한 전면에 제 2 층간절연막을 형성하는 공정과, 상기 드레인과 콘택되도록 상기 제 2 층간절연막의 일영역상에 비트라인을 형성하는 공정, 상기 비트라인을 포함한 상기 제 2 층간절연막 상부에 제 1 보호막과 제 3 층간절연막과 제 2 보호막을 차례로 형성하는 공정, 상기 플러그가 드러나도록 상기 제 2 층간절연막과 상기 제 1 보호막과 상기 제 3 층간절연막과 상기 제 2 보호막에 콘택홀을 형성하는 공정, 상기 플러그와 콘택되도록 상기 콘택홀 및 그에 인접한 상기 제 2 보호막 상부에 반도체패드를 형성하는 공정, 상기 반도체패드를 포함한 상기 제 2 보호막상에 제 4 층간절연막을 형성하는 공정, 상기 반도체패드의 일영역이 드러나도록 상기 제 4 층간절연막에 노드 콘택홀을 형성하는 공정, 상기 노드 콘택홀의 상기 제 4 층간절연막의 측면에 제 1 노드를 형성하는 공정, 상기 제 4 층간절연막을 제거하는 공정, 상기 제 1 노드 및 상기 반도체패드의 표면을 감싸도록 유전체막과 제 2 노드를 형성하는 공정을 포함함을 특징으로 한다. The capacitor manufacturing method of the semiconductor device of the present invention having the above configuration has a process of forming a transistor having a source, a drain and a gate electrode on a semiconductor substrate, a step of forming a plug in the first interlayer insulating film to be in contact with the source, the plug Forming a second interlayer insulating film on the entire surface of the second insulating film; forming a bit line on one region of the second interlayer insulating film so as to contact the drain; and forming a bit line on the second interlayer insulating film including the bit line. Forming a passivation film, a third interlayer insulating film, and a second passivation film in sequence; forming a contact hole in the second interlayer insulating film, the first passivation film, the third interlayer insulating film, and the second passivation film so that the plug is exposed; Forming a semiconductor pad over the contact hole and the second passivation layer adjacent to the plug to contact the plug; Forming a fourth interlayer dielectric layer on the second passivation layer including the semiconductor pad; forming a node contact hole in the fourth interlayer dielectric layer to expose a region of the semiconductor pad; Forming a first node on a side surface of a fourth interlayer insulating film, removing the fourth interlayer insulating film, and forming a dielectric film and a second node to surround surfaces of the first node and the semiconductor pad. It is characterized by.
본 발명은 반도체소자가 고집적화 됨에 따라서 필요한 정전용량을 얻기 위해서 캐패시터의 높이가 높아질 때 노드 콘택을 형성하는 방법을 용이하게 하기 위한 것으로써, 그 구조 및 제조방법을 첨부 도면을 참조하여 설명하면 다음과 같다.The present invention is to facilitate the method of forming a node contact when the height of the capacitor is increased in order to obtain the required capacitance as the semiconductor device is highly integrated, the structure and manufacturing method will be described with reference to the accompanying drawings. same.
도 3은 본 발명 반도체소자의 캐패시터를 나타낸 구조단면도이고, 도 4a 내지 도 4j는 본 발명 반도체소자의 캐패시터의 제조방법을 나타낸 공정단면도이다. 3 is a structural cross-sectional view illustrating a capacitor of the semiconductor device of the present invention, and FIGS. 4A to 4J are process cross-sectional views illustrating a method of manufacturing a capacitor of the semiconductor device of the present invention.
본 발명 반도체소자의 캐패시터를 설명하기 전에 도면에는 도시 않았지만 반도체기판(31)에는 소오스와 드레인과 게이트전극을 구비한 트랜지스터가 형성되어 있다. Before describing the capacitor of the semiconductor device of the present invention, a transistor having a source, a drain, and a gate electrode is formed on the
그리고 도 3에 도시한 바와 같이 상기 소오스와 콘택되도록 제 1 층간절연막(32)에 폴리플러그(33)가 형성되어 있고, 상기 폴리플러그(33)를 포함한 전면에 제 2 층간절연막(34)이 형성되어 있고, 상기 드레인과 콘택되도록 상기 제 2 층간절연막(34)의 일영역 상에 비트라인(35)이 형성되어 있다.3, a
그리고 상기 비트라인을 포함한 전면에 차례로 제 1 실리콘질화막(36)과 제 3 층간절연막(37)과 제 2 실리콘질화막(38)이 형성되어 있고, 상기 폴리플러그(33)가 드러나도록 상기 제 2 층간절연막(34)과 제 1 실리콘질화막(36)과 제 3 층간절연막(37)과 제 2 실리콘질화막(38)에 콘택홀이 형성되어 있다.The first
그리고 상기 콘택홀의 표면 및 그에 인접한 상기 제 2 실리콘질화막(38) 상에 폴리패드(41a)가 형성되어 있고, 상기 폴리패드(41a) 상부와 콘택되어 하부노드(46a)가 실린더 모양을 이루고 있다. 그리고 상기 하부노드(46a)와 상기 폴리패드(41a)의 표면을 따라 유전체막(48)과 상부노드(49)가 형성되어 있다. A
상기와 같은 구성을 갖는 본 발명 반도체소자의 캐패시터 제조방법은 먼저 도면에는 도시되어 있지 않지만 소오스와 드레인 및 게이트전극을 구비한 트랜지스터가 형성되어 있다. Although the capacitor manufacturing method of the semiconductor device of the present invention having the above configuration is not shown in the drawing, a transistor having a source, a drain, and a gate electrode is formed.
그리고 도 4a에 도시한 바와 같이 반도체기판(31)에 산화막으로 제 1 층간절연막(32)을 증착한 후에 트랜지스터의 소오스가 드러나도록 제 1 층간절연막(32)에 콘택홀을 형성한다. As shown in FIG. 4A, after the first
이후에 전면에 폴리실리콘을 증착한 후에 에치백이나 화학적 기계적 연마공정으로 콘택홀 내에 폴리플러그를 형성한다. 그리고 전면에 산화막으로 제 2 층간절연막(34)을 증착한다. Thereafter, after depositing polysilicon on the front surface, polyplug is formed in the contact hole by an etch back or chemical mechanical polishing process. Then, a second
다음에 도면에는 도시되어 있지 않았지만 트랜지스터의 드레인이 드러나도록 제 1, 제 2 층간절연막(32,34)에 콘택홀을 형성한다. 그리고 제 2 층간절연막(34)상에 금속층을 증착한 후에 콘택홀을 통해 드레인에 콘택되도록 이방성식각해서 비트라인(35)을 형성한다. Next, although not shown in the drawing, contact holes are formed in the first and second
이후에 도 4b에 도시한 바와 같이 전면에 제 1 실리콘질화막(36)과 제 3 층간절연막(37)과 제 2 실리콘질화막(38)을 차례로 증착한다. 제 3 층간절연막(37)은 산화막으로 형성한다. Thereafter, as shown in FIG. 4B, the first
그리고 도 4c에 도시한 바와 같이 제 2 실리콘질화막(38)상에 감광막(39)을 도포한 후에 상기 폴리플러그(33)의 일영역 상측의 제 2 실리콘질화막(38)이 드러나도록 노광 및 현상공정으로 감광막(39)을 선택적으로 패터닝한다. As shown in FIG. 4C, after the photoresist film 39 is coated on the second
이후에 패터닝된 감광막(39)을 마스크로 제 2 실리콘질화막(38)과 제 3 층간절연막(37)과 제 1 실리콘질화막(36)과 제 2 층간절연막막(34)을 차례로 이방성 식각해서 폴리플러그(33)가 드러나도록 콘택홀(40)을 형성한다. The second
다음에 도 4d에 도시한 바와 같이 감광막(39)을 제거하고 콘택홀(40)을 포함한 제 2 실리콘질화막(38)상에 폴리실리콘(41)을 증착한다. Next, as shown in FIG. 4D, the photoresist film 39 is removed and
그리고 도 4e에 도시한 바와 같이 전면에 감광막(42)을 도포한 후에 노광 및 현상공정으로 콘택홀(40) 및 그보다 넓은 폭을 갖는 상측부분에만 감광막(42)이 남도록 선택적으로 패터닝한다.As shown in FIG. 4E, after the
이후에 패터닝된 감광막(42)을 마스크로 폴리실리콘(41)을 제거하여서, 콘택홀(40) 및 그에 인접한 제 2 실리콘질화막(38) 상측에 폴리패드(41a)를 형성한다. Thereafter, the
그리고 도 4f 및 도 4g에 도시한 바와 같이 전면에 산화막으로 제 4 층간절연막(43)을 증착하고, 제 4 층간절연막(43)상에 감광막(44)을 도포한다. 이후에 노광 및 현상공정으로 폴리패드(41a) 상측부위의 제 4 층간절연막(43)이 드러나도록 선택적으로 감광막(44)을 패터닝한다. 4F and 4G, the fourth
이후에 패터닝된 감광막(44)을 마스크로 제 4 층간절연막(43)을 식각하여 폴리패드(41a) 상부가 드러나도록 노드(Node) 콘택홀(45)을 형성한다. Subsequently, the fourth
그리고 도 4h에 도시한 바와 같이 감광막(44)을 제거한후에 폴리패드(41a)와 콘택되도록 노드 콘택홀(45) 및 제 4 층간절연막(43)상에 폴리실리콘(46)을 증착한다. 그리고 폴리실리콘(46)상에 두껍게 산화막(47)을 증착한다. After removing the
이후에 도 4i에 도시한 바와 같이 제 4 층간절연막(43)상의 폴리실리콘(46)이 드러나도록 산화막(47)을 에치백하여 폴리실리콘(46)이 드러나도록 한다. 그리고 상기 폴리실리콘(46)을 에치백하여 노드 콘택홀(45)의 측면에 실린더 모양의 하부노드(46a)를 형성한다. Thereafter, as illustrated in FIG. 4I, the
다음에 도 4j에 도시한 바와 같이 산화막(47)과 제 4 층간절연막(43)을 습식각으로 제거한 후에 폴리패드(41a)와 하부노드(46a)의 표면에 유전체막(48)을 형성하고, 상기 하부노드(46a)를 포함한 유전체막(48)상에 폴리실리콘으로 구성된 상부노드(49)를 형성한다. Next, as shown in FIG. 4J, after the
상기와 같은 본 발명 반도체소자의 캐패시터 및 그의 제조방법은 다음과 같은 효과가 있다. The above-described capacitor of the semiconductor device of the present invention and its manufacturing method have the following effects.
첫째, 노드콘택 하부에 폴리패드를 형성하므로써 노드콘택 형성시에 제 4 평탄보호막을 충분히 오버에치할 수 있으므로 차후에 하부노드와의 접촉불량이 발생하는 것을 방지할 수 있다. First, since the fourth planar passivation layer is sufficiently overetched when the node contact is formed by forming the poly pad under the node contact, it is possible to prevent a poor contact with the lower node later.
둘째, 노드콘택 하부에 폴리패드를 형성하므로써 노드콘택 형성시에 제 4 평탄보호막을 충분히 오버에치하여도 차후에 하부노드가 비트라인과 쇼트되는 것을 방지할 수 있다.
Second, by forming a poly pad under the node contact, even if the fourth planar passivation layer is sufficiently overetched at the time of forming the node contact, the lower node can be prevented from shorting with the bit line later.
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