KR100609571B1

KR100609571B1 - Page buffer and method of reading a flash memory cell using the same

Info

Publication number: KR100609571B1
Application number: KR1020040065042A
Authority: KR
Inventors: 주기석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-08-18
Filing date: 2004-08-18
Publication date: 2006-08-08
Also published as: KR20060016553A

Abstract

본 발명은 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법에 관한 것으로, 독출 동작, 특히 소거 검증시 캐쉬 레지스터와 메인 레지스터를 구분하는 트랜지스터를 추가하고, 캐쉬 레지스터측에 비트라인을 프리차지하기 위한 트랜지스터를 추가하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 소거 검증을 동시에 실시할 수 있도록 함으로써 검증 시간을 줄일 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법이 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a page buffer and a method of reading a flash memory cell using the same. The present invention relates to a transistor for separating a cache register and a main register during a read operation, in particular for erasing verification, and for precharging a bit line to the cache register. In addition, the present invention provides a page buffer and a method of reading a flash memory cell using the same, which can reduce the verification time by simultaneously performing erase verification of a cell connected to an even bit line and an odd bit line.

페이지 버퍼, 듀얼 레지스터, 비트라인, 동시 소거 검증Page Buffer, Dual Registers, Bitline, Simultaneous Erasure Verification

Description

페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법{Page buffer and method of reading a flash memory cell using the same} Page buffer and method of reading a flash memory cell using the same}

도 1은 일반적인 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도.1 is a configuration diagram of a page buffer of a general NAND type flash memory device.

도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도.2 is a block diagram of a page buffer of a NAND type flash memory device according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201 : 메모리 셀 어레이 202 : 메인 레지스터201: memory cell array 202: main register

203 : 캐쉬 레지스터 204 및 205 : 래치203: cache registers 204 and 205: latch

본 발명은 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법에 관한 것으로, 특히 메인 레지스터와 캐쉬 레지스터로 구성된 듀얼 레지스터 구조의 페이지 버퍼를 이용하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 소거 검증 을 동시에 실시할 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법에 관한 것이다.The present invention relates to a page buffer and a method of reading a flash memory cell using the same. In particular, an erase verification of a cell connected to an even bit line and an odd bit line is performed simultaneously using a page buffer having a dual register structure consisting of a main register and a cache register. A page buffer that can be implemented and a method of reading a flash memory cell using the same.

최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.Recently, the demand for semiconductor memory devices that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals is increasing. In order to develop a large-capacity memory device capable of storing a large amount of data, research into a high integration technology of the memory device has been actively conducted. Here, the program refers to an operation of writing data to a memory cell, and the erasing refers to an operation of erasing data written to the memory cell.

메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다. NAND type flash memory device (NAND) in which a plurality of memory cells are connected in series (that is, a structure in which adjacent cells share drain or source with each other) to form a string for high integration of the memory device. -type flash memory device) has been developed. Unlike a NOR-type flash memory device, a NAND type flash memory device is a memory device that reads information sequentially. Programming and erasing of such a NAND type flash memory device is performed by controlling the threshold voltage of the memory cell while injecting or emitting electrons into a floating gate using an F-N tunneling method.

NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위 하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공한다. 통상 페이지 버퍼는 데이터를 임시적으로 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다. NAND type flash memory devices use a page buffer to store a large amount of information in a short time. The page buffer receives a large amount of data from input / output pads and provides the memory cells. In general, a page buffer is generally composed of a single register to temporarily store data. However, in recent years, a NAND-type flash memory device has a dual register to increase program speed when programming large data.

도 1은 NAND형 플래쉬 메모리 소자의 듀얼 레지스터를 갖는 페이지 버퍼의 구성도로서, 이러한 페이지 버퍼는 캐쉬 레지스터(cache register) (103)와, 캐쉬 레지스터(103)로부터 데이터를 제공받아 저장한 후 메모리 셀 어레이(101)로 제공하는 메인 레지스터(main register)(102)를 포함하여 구성되며, 캐쉬 레지스터(103)와 메인 레지스터(102)를 이용하여 프로그램 동작을 수행한다. 그러나, 읽기 동작, 프로그램 검증 또는 소거 검증 동작을 수행하기 위해서는 메인 레지스터(102)만을 이용하는데, 이때의 페이지 버퍼의 동작을 설명하면 다음과 같다.1 is a configuration diagram of a page buffer having dual registers of a NAND type flash memory device. The page buffer is a memory cell after receiving and storing data from the cache register 103 and the cache register 103. It includes a main register (102) provided to the array 101, and performs a program operation using the cache register 103 and the main register (102). However, only the main register 102 is used to perform a read operation, a program verify or an erase verify operation. The operation of the page buffer at this time is as follows.

신호(DISCHe)가 로우 레벨로 인가되면 NMOS 트랜지스터(N101)가 턴오프되고, 신호(DISCHo)가 하이 레벨로 인가되면 NMOS 트랜지스터(N102)가 턴온되어 읽기 동작시 0V의 전위를 유지하는 신호(VIRPWR)가 오드 비트라인(BLo)에 공급된다. 따라서, 이븐 비트라인(BLe)이 선택되고, 오드 비트라인(BLo)이 선택되지 않는다. 그리고, 신호(RESET_L)가 하이 레벨로 인가되어 NMOS 트랜지스터(N110)를 턴온시켜 래치(104)의 출력 단자(QA)를 로우 레벨로 초기화시킨 후 신호(PRECHARGE_L)를 로우 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴온시켜 노드(SO)가 하이 레벨로 유지되도록 한다. 이후 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되어 선택된 비트라인(BLe)이 V1-Vt로 프리차지되도록 한 후 신호(BSLe)가 로우 레벨로 인가되도록 하여 셀을 이밸류에이션(evaluation)시킨다. 이때, 워드라인은 모두 0V로 인가되도록 한다. 그리고, 신호(PRECHARGE_L)를 하이 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴오프시킨 후 신호(BSLe)를 제 2 전압(V2)의 전위로 인가하고, 신호(READ_L)를 하이 레벨로 인가하여 NMOS 트랜지스터(N107)를 턴온시킨다. 따라서, 셀의 상태에 따라 노드(SO)의 전위가 변하게 되고, 그에 따라 래치(104)의 입력 단자(QAb) 및 출력 단자(QA)의 전위가 변하게 된다. 즉, 소거 셀의 경우 노드(SO)는 로우 레벨의 전위를 유지하고, 프로그램 셀의 경우 노드(SO)는 하이 레벨의 전위를 유지하게 된다. 따라서, 노드(SO)가 로우 레벨을 유지할 경우 NMOS 트랜지스터(N106)는 턴오프되고 노드(QAb 및 QA)의 전위는 변화되지 않기 때문에 노드(QA)는 로우 레벨을 유지하게 된다. 이에 반해, 노드(SO)가 하이 레벨을 유지할 경우 NMOS 트랜지스터(N106)는 턴온되고, 이때 트랜지스터(N107)이 턴온되기 때문에 노드(QAb)의 전위는 로우 레벨로 되고, 노드(QA)는 하이 레벨이 된다. 따라서, 소거 셀일 경우 노드(QAb)는 하이 레벨을 유지하고, 프로그램 셀일 경우 노드(QAb)는 로우 레벨을 유지하게 된다. 노드(QAb)의 전위는 인버터(I101)를 통해 반전되고, 신호(PBDO_L)에 의해 구동되는 NMOS 트랜지스터(N112)를 통해 입출력 라인(YA)으로 출력된다.When the signal DISCHe is applied at a low level, the NMOS transistor N101 is turned off. When the signal DISCHo is applied at a high level, the NMOS transistor N102 is turned on to maintain a potential of 0 V during a read operation. ) Is supplied to the odd bit line BLo. Therefore, the even bit line BLe is selected and the odd bit line BLO is not selected. The signal RESET_L is applied at a high level to turn on the NMOS transistor N110 to initialize the output terminal QA of the latch 104 to a low level, and then apply the signal PRECHARGE_L to a low level to apply the PMOS transistor ( P101 is turned on to maintain the node SO at the high level. After that, the signal BSLe is applied to the potential of the first voltage V1 so that the selected bit line BLe is precharged to V1 -Vt, and then the signal BSLe is applied at a low level, thereby evaluating the cell. ) At this time, the word lines are all applied at 0V. The PMOS transistor P101 is turned off by applying the signal PRECHARGE_L to the high level, the signal BSLe is applied to the potential of the second voltage V2, and the signal READ_L is applied to the high level to NMOS. The transistor N107 is turned on. Therefore, the potential of the node SO changes according to the state of the cell, and thus the potential of the input terminal QAb and the output terminal QA of the latch 104 changes. That is, in the case of the erase cell, the node SO maintains a low level potential, and in the case of a program cell, the node SO maintains a high level potential. Therefore, when the node SO maintains the low level, the NMOS transistor N106 is turned off and the potential of the nodes QAb and QA does not change, so that the node QA maintains the low level. In contrast, when the node SO maintains a high level, the NMOS transistor N106 is turned on. At this time, since the transistor N107 is turned on, the potential of the node QAb is turned low, and the node QA is at a high level. Becomes Therefore, in the case of an erase cell, the node QAb maintains a high level, and in the case of a program cell, the node QAb maintains a low level. The potential of the node QAb is inverted through the inverter I101 and output to the input / output line YA through the NMOS transistor N112 driven by the signal PBDO_L.

그런데, 예를들어 소거 동작은 블럭 단위로 실시하므로 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)의 어드레스를 바꿔가면서 한번씩 소거 검증을 수행하게 된다. 따라서, 하나의 비트라인에 대해 두번의 소거 검증을 실시하게 된다.For example, since the erase operation is performed in units of blocks, erase verification is performed once by changing addresses of the even bit line BLe or the odd bit line BLO. Therefore, two erase verifications are performed on one bit line.

본 발명의 목적은 캐쉬 레지스터와 메인 레지스터를 이용하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 독출 동작, 특히 소거 검증을 동시에 실시할 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 독출 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a page buffer and a method of reading a flash memory device using the cache register and the main register, which can simultaneously perform read operation, in particular, erase verification of a cell connected to an even bit line and an odd bit line. have.

본 발명의 다른 목적은 캐쉬 레지스터와 메인 레지스터를 구분하는 트랜지스터를 추가하고, 캐쉬 레지스터측에 비트라인을 프리차지하기 위한 트랜지스터를 추가하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 독출 동작, 특히 소거 검증을 동시에 실시할 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 독출 방법을 제공하는데 있다.
Another object of the present invention is to add a transistor that separates a cache register from a main register, and a transistor for precharging the bit line on the cache register side to read a read operation, particularly an erase operation of a cell connected to an even bit line and an odd bit line. The present invention provides a page buffer capable of simultaneously performing verification and a method of reading a flash memory device using the same.

본 발명에 따른 페이지 버퍼는 제 1 제어 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 및 오드 비트라인과 제 1 및 제 2 노드를 각각 연결시키기 위한 제 1 스위치와, 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드의 연결을 제어하기 위한 제 2 스위치와, 제 3 제어 신호에 따라 상기 제 1 및 제 2 노드에 각각 소정의 전압을 공급하여 상기 제 1 및 제 2 노드가 소정 전위를 유지하도록 하기 위한 제 3 스위치와, 상기 제 1 노드의 전위 및 제 4 제어 신호에 따라 상 기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 1 레지스터와, 상기 제 2 노드의 전위 및 상기 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 2 레지스터와, 제 5 제어 신호에 따라 상기 제 1 및 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 4 스위치를 포함한다.According to the present invention, a page buffer includes a first switch for connecting an even bit line and an odd bit line, respectively, connected to a memory cell array according to a first control signal, and a first node and a second node, and according to the second control signal. A second switch for controlling the connection of the first and second nodes, and a predetermined voltage is supplied to the first and second nodes according to a third control signal, respectively, so that the first and second nodes maintain a predetermined potential. And a first register for storing output data from selected cells of the memory cell array in accordance with the potential and the fourth control signal of the first node, the potential of the second node and the A second register for storing output data from selected cells of the memory cell array in accordance with a fourth control signal, and the first and second registers in accordance with a fifth control signal In a fourth switch for outputting the data stored in it.

상기 제 1 스위치는 상기 메모리 셀 어레이와 연결된 상기 이븐 비트라인과 상기 제 1 노드를 연결시키기 위한 제 1 NMOS 트랜지스터와, 상기 메모리 셀 어레이와 연결된 상기 오드 비트라인과 상기 제 2 노드를 연결시키기 위한 제 2 NMOS 트랜지스터를 포함한다.The first switch may include a first NMOS transistor for connecting the even bit line connected to the memory cell array and the first node, and a second node for connecting the odd bit line connected to the memory cell array and the second node. 2 NMOS transistors.

상기 제 2 스위치는 프로그램 동작시 로우 레벨로 인가되는 상기 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드를 연결시키고, 독출 동작시 하이 레벨로 인가되는 상기 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드를 연결시키지 않는 PMOS 트랜지스터를 포함한다.The second switch connects the first and second nodes according to the second control signal applied at a low level during a program operation, and the first and second nodes according to the second control signal applied at a high level during a read operation. PMOS transistors that do not connect the second node.

상기 제 3 스위치는 상기 제 3 제어 신호에 따라 상기 제 1 노드에 소정 전압을 공급하기 위한 제 1 PMOS 트랜지스터와, 상기 제 3 제어 신호에 따라 상기 제 2 노드에 소정 전압을 공급하기 위한 제 2 PMOS 트랜지스터를 포함한다.The third switch may include a first PMOS transistor for supplying a predetermined voltage to the first node according to the third control signal, and a second PMOS for supplying a predetermined voltage to the second node according to the third control signal. It includes a transistor.

상기 제 1 레지스터는 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치와, 상기 제 1 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터와, 상기 제 4 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함한다.The first register is a latch for storing output data from selected cells of the memory cell array, a first NMOS transistor driven according to the potential of the first node, and a second driven according to the fourth control signal. NMOS transistors.

제 6 제어 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함한다.And an NMOS transistor for initializing the latch according to a sixth control signal.

상기 제 2 레지스터는 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치와, 상기 제 2 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터와, 상기 제 4 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함한다.The second register is a latch for storing output data from selected cells of the memory cell array, a first NMOS transistor driven according to the potential of the second node, and a second driven according to the fourth control signal. NMOS transistors.

상기 제 6 제어 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함한다.And an NMOS transistor for initializing the latch according to the sixth control signal.

상기 제 4 스위치는 상기 제 5 제어 신호에 따라 상기 제 1 레지스터에 저장된 데이터를 출력하기 위한 제 1 NMOS 트랜지스터와, 상기 제 5 제어 신호에 따라 상기 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 2 NMOS 트랜지스터를 포함한다.The fourth switch includes a first NMOS transistor for outputting data stored in the first register according to the fifth control signal, and a second NMOS for outputting data stored in the second register according to the fifth control signal. It includes a transistor.

본 발명에 따른 플래쉬 메모리 셀의 독출 방법은 초기화 신호에 응답하여 제 1 및 제 2 레지스터를 초기화시키는 단계와, 제어 신호에 응답하여 제 1 레지스터와 상기 제 2 레지스터를 전기적으로 분리하는 단계와, 제 1 프리차지 신호에 응답하여 제 1 감지 노드를 프리차지 하고, 제2 프리차지 신호에 응답하여 제 2 감지 노드를 프리차지하는 단계와, 한쌍의 비트라인에 연결된 제 1 메모리 셀 및 제 2 메모리 셀의 워드라인에 소정의 전압을 인가하는 단계와, 제 1 읽기 신호에 응답하여 제 1 감지 노드에 연결된 한쌍의 비트라인 중 하나의 비트라인에 연결된 메모리 셀의 데이터를 센싱하여 제 1 레지스터에 저장하고, 제 2 읽기 신호에 응답하여 제 2 감지 노드에 연결된 한쌍의 비트라인 중 다른 하나의 비트라인에 연결된 메모리 셀의 데이터를 센싱하여 제 2 레지스터에 저장하는 단계, 및 제 1 독출 신호에 응답하여 제 1 레지스터에 저장된 데이터를 데이터 입출력 라인으로 독출하고, 제 2 독출 신호에 응답하여 제 2 레지스터에 저장된 데이터를 입출력 라인으로 독출하여 데이터를 검출하는 단계를 포함한다.The method of reading a flash memory cell according to the present invention comprises the steps of: initializing the first and second registers in response to an initialization signal, electrically separating the first register and the second register in response to a control signal; Precharging the first sensing node in response to the first precharge signal, and precharging the second sensing node in response to the second precharge signal, the first and second memory cells connected to the pair of bit lines. Applying a predetermined voltage to a word line, sensing data from a memory cell connected to one bit line of a pair of bit lines connected to the first sensing node in response to the first read signal, and storing the data in a first register; In response to the second read signal, data of a memory cell connected to the other bit line of the pair of bit lines connected to the second sensing node is sensed to generate Storing the data stored in the first register into the data input / output line in response to the first read signal, and reading the data stored in the second register into the input / output line in response to the second read signal. Detecting.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도로서, 캐쉬 레지스터(cache register)(203)와, 캐쉬 레지스터(203)로부터 데이터를 제공받아 저장한 후 메모리 셀 어레이(201)로 제공하는 메인 레지스터(main register)(202)를 포함하여 구성되며, 종래와는 다르게 캐쉬 레지스터(203)와 메인 레지스터(202)를 이용하여 프로그램 동작 뿐만 아니라 읽기 동작, 특히 소거 검증 동작을 수행한다. 소거 검증의 경우를 예로 본 발명에 따른 NAND형 플래쉬 메모리 소자의 페이지 버퍼를 설명하면 다음과 같다.FIG. 2 is a block diagram illustrating a page buffer of a NAND type flash memory device according to the present invention. The cache register 203 and the memory cell array 201 are stored after receiving and storing data from the cache register 203. It is configured to include a main register (202) to provide a, and unlike the prior art using the cache register 203 and the main register 202 to perform not only a program operation but also a read operation, in particular an erase verification operation. . As an example of the erase verification, the page buffer of the NAND type flash memory device according to the present invention will be described below.

NMOS 트랜지스터(N201 및 N202)는 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(201)의 메모리 셀에 인가한다. NMOS 트랜지스터(N203 및 N204)는 신호(BSLe 및 BSLo)에 따라 구동되어 메모리 셀 어레이(201)와 페이지 버퍼를 연결시킨다. PMOS 트랜지스터(P200)는 소거 검증시 하이 레벨로 인가되는 신호(EV_SPER)에 따라 턴오프되어 메인 레지스터(202)와 캐쉬 레지스터(203)가 연결되지 않도록 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 분리한다. 따라서, 소거 검증 시 메인 레지스터(202)와 캐쉬 레지스터(203)를 각각 이용하여 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 통해 셀의 소거 상태를 검증하게 된다.The NMOS transistors N201 and N202 are driven according to the signals DISCHe and DISCHo, respectively, and the memory of the memory cell array 201 has a voltage corresponding to the signal VIRPWR connected to the even bit line BLe or the odd bit line BLO. To the cell. The NMOS transistors N203 and N204 are driven according to the signals BSLe and BSLo to connect the memory cell array 201 and the page buffer. The PMOS transistor P200 is turned off according to the signal EV_SPER applied to the high level during the erase verification, so that the main sense node 202 and the cache register 203 are not connected to each other. (SO2) is electrically separated. Accordingly, the erase state of the cell is verified through the even bit line BLe and the odd bit line BLO using the main register 202 and the cache register 203, respectively.

PMOS 트랜지스터(P201 및 P203)는 신호(PRECHARGE_L 및 PRECHARGE_R)에 따라 구동되어 노드(S01 및 SO2)에 소정의 전원을 공급한다. NMOS 트랜지스터(N205)는 카피백 프로그램시 신호(COPYBACK)에 따라 캐쉬 레지스터(203)으로부터의 데이터를 메인 레지스터(202)의 래치(204)에 공급한다. 인버터(I201 및 I202)는 노드(QAb 및 QBb)의 전위를 반전시킨다. 래치(204 및 205)는 메모리 셀 어레이(201)로부터 출력되는 출력 데이터와 외부로부터 공급된 데이터를 저장한다. NMOS 트랜지스터(N206 및 N213)는 노드(S01 및 SO2)의 전위에 따라 구동되고, NMOS 트랜지스터(N207 및 N214)는 신호(READ_L 및 READ_R)에 따라 구동되어 노드(QAb 및 QBb)의 전위를 반전시킨다. NMOS 트랜지스터(N208 및 N215)는 신호(DI_L 및 DI_R)에 따라 구동되어 데이터를 노드(QAb 및 QBb)에 공급하고, NMOS 트랜지스터(N209 및 N216)는 신호(nDI_L 및 nDI_R)에 따라 구동되어 데이터를 노드(QA 및 QB)에 공급한다. NMOS 트랜지스터(N210 및 N217)는 신호(RESET_L 및 RESET_R)에 따라 구동되어 노드(QA 및 QB)를 초기화시킨다. PMOS 트랜지스터(P202 및 P204)는 노드(QA 및 QB)의 전위에 따라 구동되어 전원 전압(Vcc)을 신호(nWDO_L 및 nWDO_R)로서 출력한다. NMOS 트랜지스터(N211 및 N218)는 프로그램 동작시 신호(PROGRAM_L 및 PROGRAM_R)에 따라 구동되어 프로그램될 정보가 선택된 비트라인(BLe 또는 BLo)에 전송되도록 한다. NMOS 트랜지스터(N212 및 N219)는 신호(PBDO_L 및 PBDO_R)에 따라 구동되어 인버터(I201 및 I202)에 의해 반전된 노드(QAb 및 QBb)의 전위를 출력한다. NMOS 트랜지스터(N220)는 신호(CON)에 따라 구동되어 노드(SO1)와 입출력 단자(YA)를 연결시킨다.The PMOS transistors P201 and P203 are driven in accordance with the signals PRECHARGE_L and PRECHARGE_R to supply predetermined power to the nodes S01 and SO2. The NMOS transistor N205 supplies data from the cache register 203 to the latch 204 of the main register 202 according to the copyback programming signal COPYBACK. Inverters I201 and I202 reverse the potentials of nodes QAb and QBb. The latches 204 and 205 store output data output from the memory cell array 201 and data supplied from the outside. The NMOS transistors N206 and N213 are driven according to the potentials of the nodes S01 and SO2, and the NMOS transistors N207 and N214 are driven according to the signals READ_L and READ_R to invert the potentials of the nodes QAb and QBb. . NMOS transistors N208 and N215 are driven in accordance with signals DI_L and DI_R to supply data to nodes QAb and QBb, and NMOS transistors N209 and N216 are driven in accordance with signals nDI_L and nDI_R to obtain data. Supply to nodes QA and QB. The NMOS transistors N210 and N217 are driven according to the signals RESET_L and RESET_R to initialize the nodes QA and QB. The PMOS transistors P202 and P204 are driven according to the potentials of the nodes QA and QB to output the power supply voltage Vcc as the signals nWDO_L and nWDO_R. The NMOS transistors N211 and N218 are driven according to the signals PROGRAM_L and PROGRAM_R during a program operation so that the information to be programmed is transmitted to the selected bit line BLe or BLo. The NMOS transistors N212 and N219 are driven according to the signals PBDO_L and PBDO_R to output the potentials of the nodes QAb and QBb inverted by the inverters I201 and I202. The NMOS transistor N220 is driven according to the signal CON to connect the node SO1 and the input / output terminal YA.

상기와 같이 구성되는 본 발명에 따른 페이지 버퍼를 이용한 플래쉬 메모리 셀의 소거 검증 방법은 소거 검증시 하이 레벨로 인가되는 신호(EV_SPER)에 따라 턴오프되는 PMOS 트랜지스터(P200)에 의해 메인 레지스터(202)와 캐쉬 레지스터(203)가 연결되지 않도록 하여 메인 레지스터(202)와 캐쉬 레지스터(203)를 각각 이용하여 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 통해 셀의 소거 상태를 동시에 검증하게 된다.In the erase verification method of a flash memory cell using the page buffer according to the present invention, the main register 202 is turned off by the PMOS transistor P200 turned off according to the signal EV_SPER applied to the high level during the erase verification. And the cache register 203 are not connected so that the erase state of the cell is simultaneously verified through the even bit line BLe and the odd bit line BLO using the main register 202 and the cache register 203, respectively. .

소거 검증시 하이 레벨로 인가되는 신호(EV_SPER)에 따라 PMOS 트랜지스터(P200)가 턴오프되어 메인 레지스터(202)와 캐쉬 레지스터(203)가 연결되지 않도록 한다. 그리고, 신호(DISCHe 및 DISCHo)가 로우 레벨로 인가되면 NMOS 트랜지스터(N201 및 N202)가 턴오프되기 때문에 읽기 동작시 0V의 전위를 유지하는 신호(VIRPWR)가 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)으로 공급되지 않는다. 따라서, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 동시에 선택된다. 그리고, 신호(RESET_L 및 RESET_R)가 하이 레벨로 인가되어 NMOS 트랜지스터(N210 및 N217)를 턴온시켜 래치(204 및 205)의 출력 단자(QA 및 QB)를 로우 레벨로 초기화시킨 후 신호(PRECHARGE_L 및 PRECHARGE_R)를 로우 레벨로 인가하여 PMOS 트랜지스터(P201 및 P203)를 턴온시켜 노드(SO1 및 SO2)가 하이 레벨로 유지되도록 한다. 이후 신호(BSLe 및 BSLo)가 제 1 전압(V1)의 전위로 인가되어 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 V1-Vt로 프리차지되도록 한 후 신호(BSLe 및 BSLo)가 로우 레벨로 인가되도록 하여 셀을 이밸류에이션(evaluation)시킨다. 이때, 워드라인은 모두 0V로 인가되도록 한다. 그리고, 신호(PRECHARGE_L 및 PRECHARGE_R)를 하이 레벨로 인가하여 PMOS 트랜지스터(P201 및 P203)를 턴오프시킨 후 신호(BSLe 및 BSLo)를 제 2 전압(V2)의 전위로 인가하고, 신호(READ_L 및 READ_R)를 하이 레벨로 인가하여 NMOS 트랜지스터(N207 및 N214)를 턴온시킨다. 따라서, 셀의 상태에 따라 노드(SO1 및 SO2)의 전위가 변하게 되고, 그에 따라 래치(204 및 205)의 입력 단자(QAb 및 QBb) 및 출력 단자(QA 및 QB)의 전위가 변하게 된다. 즉, 소거 셀의 경우 노드(SO1 및 SO2)는 로우 레벨의 전위를 유지하고, 프로그램 셀의 경우 노드(SO1 및 SO2)는 하이 레벨의 전위를 유지하게 된다. 따라서, 노드(SO1 및 SO2)가 로우 레벨을 유지할 경우 NMOS 트랜지스터(N206 및 N213)는 턴오프되고 노드(QAb, QA, QBb 및 QB)의 전위는 변화되지 않기 때문에 노드(QA 및 QB)는 로우 레벨을 유지하게 된다. 이에 반해, 노드(SO1 및 SO2)가 하이 레벨을 유지할 경우 NMOS 트랜지스터(N206 및 N213)는 턴온되고, 이때 NMOS 트랜지스터(N207 및 N214)가 턴온되기 때문에 노드(QAb 및 QBb)의 전위는 로우 레벨로 되고, 노드(QA 및 QB)는 하이 레벨이 된다. 따라서, 소거 셀일 경우 노드(QAb 및 QBb)는 하이 레벨을 유지하고, 프로그램 셀일 경우 노드(QAb 및 QBb)는 로우 레벨을 유지하게 된다. 노드(QAb 및 QBb)의 전위는 인버터(I201 및 I202)를 통해 반전되고, 신호(PBDO_L 및 PBDO_R)에 의해 구동되는 NMOS 트랜지스터(N212 및 N219)를 통해 입출력 라인(YA)으로 출력된다.During the erase verification, the PMOS transistor P200 is turned off according to the signal EV_SPER applied to the high level so that the main register 202 and the cache register 203 are not connected. Since the NMOS transistors N201 and N202 are turned off when the signals DISCHe and DISCHo are applied at a low level, the signal VIRPWR, which maintains a potential of 0 V during a read operation, is an even bit line BLe or an odd bit line. It is not supplied to (BLo). Thus, the even bit line BLe and the odd bit line BLO are simultaneously selected. The signals RESET_L and RESET_R are applied at a high level to turn on the NMOS transistors N210 and N217 to initialize the output terminals QA and QB of the latches 204 and 205 to a low level, and then the signals PRECHARGE_L and PRECHARGE_R. ) Is applied at a low level to turn on the PMOS transistors P201 and P203 so that the nodes SO1 and SO2 remain at a high level. Thereafter, the signals BSLe and BSLo are applied to the potential of the first voltage V1 so that the even bit line BLe and the odd bit line BLo are precharged to V1-Vt, and then the signals BSLe and BSLo are low. Evaluate the cell by applying it to the level. At this time, the word lines are all applied at 0V. The signals PRECHARGE_L and PRECHARGE_R are applied at a high level to turn off the PMOS transistors P201 and P203, and then the signals BSLe and BSLo are applied to the potential of the second voltage V2, and the signals READ_L and READ_R are applied. ) Is applied to the high level to turn on the NMOS transistors N207 and N214. Accordingly, the potentials of the nodes SO1 and SO2 change according to the state of the cell, and thus the potentials of the input terminals QAb and QBb and the output terminals QA and QB of the latches 204 and 205 change. That is, in the case of the erase cell, the nodes SO1 and SO2 maintain a low level potential, and in the case of a program cell, the nodes SO1 and SO2 maintain a high level potential. Therefore, when the nodes SO1 and SO2 remain low, the NMOS transistors N206 and N213 are turned off and the potentials of the nodes QAb, QA, QBb and QB are not changed, so the nodes QA and QB are low. To maintain the level. In contrast, when the nodes SO1 and SO2 maintain the high level, the NMOS transistors N206 and N213 are turned on, and since the NMOS transistors N207 and N214 are turned on, the potentials of the nodes QAb and QBb are brought to a low level. The nodes QA and QB are at a high level. Accordingly, the nodes QAb and QBb maintain the high level in the case of the erase cell, and the nodes QAb and QBb maintain the low level in the case of the program cell. The potentials of the nodes QAb and QBb are inverted through the inverters I201 and I202 and output to the input / output line YA through the NMOS transistors N212 and N219 driven by the signals PBDO_L and PBDO_R.

상술한 바와 같이 본 발명에 의하면 소거 검증시 캐쉬 레지스터와 메인 레지스터를 구분하는 트랜지스터를 추가하고, 캐쉬 레지스터측에 비트라인을 프리차지하기 위한 트랜지스터를 추가하여 이븐 비트라인 및 오드 비트라인에 연결된 셀의 소거 검증을 동시에 실시할 수 있도록 함으로써 검증 시간을 줄일 수 있다.As described above, according to the present invention, a transistor for dividing the cache register and the main register is added during erase verification, and a transistor for precharging the bit line is added to the cache register side, so that the cell connected to the even bit line and the odd bit line is added. Verification time can be reduced by allowing simultaneous erasure verification.

Claims

제 1 제어 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 및 오드 비트라인과 제 1 및 제 2 노드를 각각 연결시키기 위한 제 1 스위치;A first switch for connecting the even bit line and the odd bit line and the first and second nodes, respectively, connected to the memory cell array according to the first control signal;

제 2 제어 신호에 따라 상기 제 1 및 제 2 노드의 연결을 제어하기 위한 제 2 스위치;A second switch for controlling the connection of the first and second nodes in accordance with a second control signal;

제 3 제어 신호에 따라 상기 제 1 및 제 2 노드에 각각 소정의 전압을 공급하여 상기 제 1 및 제 2 노드가 소정 전위를 유지하도록 하기 위한 제 3 스위치;A third switch for supplying a predetermined voltage to the first and second nodes, respectively, in accordance with a third control signal so that the first and second nodes maintain a predetermined potential;

상기 제 1 노드의 전위 및 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 1 레지스터;A first register for storing output data from selected cells of the memory cell array in accordance with a potential of the first node and a fourth control signal;

상기 제 2 노드의 전위 및 상기 제 4 제어 신호에 따라 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 제 2 레지스터;A second register for storing output data from selected cells of the memory cell array in accordance with the potential of the second node and the fourth control signal;

제 5 제어 신호에 따라 상기 제 1 및 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 4 스위치를 포함하는 페이지 버퍼.And a fourth switch for outputting data stored in the first and second registers according to a fifth control signal.

제 1 항에 있어서, 상기 제 1 스위치는 상기 메모리 셀 어레이와 연결된 상기 이븐 비트라인과 상기 제 1 노드를 연결시키기 위한 제 1 NMOS 트랜지스터; 및The semiconductor device of claim 1, wherein the first switch comprises: a first NMOS transistor configured to connect the even bit line connected to the memory cell array and the first node; And

상기 메모리 셀 어레이와 연결된 상기 오드 비트라인과 상기 제 2 노드를 연결시키기 위한 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.And a second NMOS transistor for coupling the odd bit line connected to the memory cell array and the second node.

제 1 항에 있어서, 상기 제 2 스위치는 프로그램 동작시 로우 레벨로 인가되는 상기 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드를 연결시키고, 독출 동작시 하이 레벨로 인가되는 상기 제 2 제어 신호에 따라 상기 제 1 및 제 2 노드를 연결시키지 않는 PMOS 트랜지스터를 포함하는 페이지 버퍼.The second control signal of claim 1, wherein the second switch connects the first and second nodes according to the second control signal applied at a low level during a program operation and is applied at a high level during a read operation. And a PMOS transistor that does not couple said first and second nodes.

제 1 항에 있어서, 상기 제 3 스위치는 상기 제 3 제어 신호에 따라 상기 제 1 노드에 소정 전압을 공급하기 위한 제 1 PMOS 트랜지스터; 및The semiconductor device of claim 1, wherein the third switch comprises: a first PMOS transistor for supplying a predetermined voltage to the first node according to the third control signal; And

상기 제 3 제어 신호에 따라 상기 제 2 노드에 소정 전압을 공급하기 위한 제 2 PMOS 트랜지스터를 포함하는 페이지 버퍼.And a second PMOS transistor for supplying a predetermined voltage to the second node according to the third control signal.

제 1 항에 있어서, 상기 제 1 레지스터는 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치;2. The apparatus of claim 1, wherein the first register comprises: a latch for storing output data from selected cells of the memory cell array;

상기 제 1 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및A first NMOS transistor driven according to the potential of the first node; And

상기 제 4 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.And a second NMOS transistor driven according to the fourth control signal.

제 5 항에 있어서, 제 6 제어 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함하는 페이지 버퍼.6. The page buffer of claim 5, further comprising an NMOS transistor for initializing the latch in accordance with a sixth control signal.

제 1 항에 있어서, 상기 제 2 레지스터는 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하기 위한 래치;2. The apparatus of claim 1, wherein the second register further comprises: a latch for storing output data from selected cells of the memory cell array;

상기 제 2 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및A first NMOS transistor driven according to the potential of the second node; And

제 7 항에 있어서, 상기 제 6 제어 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함하는 페이지 버퍼.8. The page buffer of claim 7, further comprising an NMOS transistor for initializing the latch according to the sixth control signal.

제 1 항에 있어서, 상기 제 4 스위치는 상기 제 5 제어 신호에 따라 상기 제 1 레지스터에 저장된 데이터를 출력하기 위한 제 1 NMOS 트랜지스터; 및The semiconductor device of claim 1, wherein the fourth switch comprises: a first NMOS transistor configured to output data stored in the first register according to the fifth control signal; And

상기 제 5 제어 신호에 따라 상기 제 2 레지스터에 저장된 데이터를 출력하기 위한 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.And a second NMOS transistor for outputting data stored in the second register according to the fifth control signal.

제 1 및 제 2 감지 노드를 통해 한쌍의 비트라인에 연결된 제 1 및 제 2 레지스터를 포함하는 퍼이지 버퍼를 갖는 플래쉬 메모리 소자에 있어서,A flash memory device having a purge buffer comprising first and second registers coupled to a pair of bit lines through first and second sense nodes, the flash memory device comprising:

초기화 신호에 응답하여 상기 제 1 및 제 2 레지스터를 초기화시키는 단계;Initializing the first and second registers in response to an initialization signal;

제어 신호에 응답하여 상기 제 1 레지스터와 상기 제 2 레지스터를 전기적으로 분리하는 단계;Electrically separating the first register and the second register in response to a control signal;

제 1 프리차지 신호에 응답하여 상기 제 1 감지 노드를 프리차지 하고, 제2 프리차지 신호에 응답하여 상기 제 2 감지 노드를 프리차지하는 단계;Precharging the first sensing node in response to a first precharge signal and precharging the second sensing node in response to a second precharge signal;

상기 한쌍의 비트라인에 연결된 제 1 메모리 셀 및 제 2 메모리 셀의 워드라인에 소정의 전압을 인가하는 단계;Applying a predetermined voltage to word lines of a first memory cell and a second memory cell connected to the pair of bit lines;

제 1 읽기 신호에 응답하여 상기 제 1 감지 노드에 연결된 상기 한쌍의 비트라인 중 하나의 비트라인에 연결된 메모리 셀의 데이터를 센싱하여 상기 제 1 레지스터에 저장하고, 제 2 읽기 신호에 응답하여 상기 제 2 감지 노드에 연결된 상기 한쌍의 비트라인 중 다른 하나의 비트라인에 연결된 메모리 셀의 데이터를 센싱하여 상기 제 2 레지스터에 저장하는 단계; 및In response to a first read signal, data of a memory cell connected to one bit line of the pair of bit lines connected to the first sensing node is sensed and stored in the first register, and in response to a second read signal Sensing data of a memory cell connected to another bit line among the pair of bit lines connected to a second sensing node and storing the data in the second register; And

제 1 독출 신호에 응답하여 상기 제 1 레지스터에 저장된 데이터를 데이터 입출력 라인으로 독출하고, 제 2 독출 신호에 응답하여 상기 제 2 레지스터에 저장된 데이터를 상기 입출력 라인으로 독출하여 데이터를 검출하는 단계를 포함하는 플래쉬 메모리 셀의 독출 방법.Reading data stored in the first register to a data input / output line in response to a first read signal, and detecting data by reading data stored in the second register to the input / output line in response to a second read signal. To read a flash memory cell.