KR100609528B1 - Electrostatic discharge protective appatatus - Google Patents

Electrostatic discharge protective appatatus Download PDF

Info

Publication number
KR100609528B1
KR100609528B1 KR1019990014158A KR19990014158A KR100609528B1 KR 100609528 B1 KR100609528 B1 KR 100609528B1 KR 1019990014158 A KR1019990014158 A KR 1019990014158A KR 19990014158 A KR19990014158 A KR 19990014158A KR 100609528 B1 KR100609528 B1 KR 100609528B1
Authority
KR
South Korea
Prior art keywords
conductive
impurity region
esd protection
protection device
pad
Prior art date
Application number
KR1019990014158A
Other languages
Korean (ko)
Other versions
KR20000066803A (en
Inventor
정재관
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990014158A priority Critical patent/KR100609528B1/en
Publication of KR20000066803A publication Critical patent/KR20000066803A/en
Application granted granted Critical
Publication of KR100609528B1 publication Critical patent/KR100609528B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 정전기방전(electrostatic discharge, ESD) 보호장치에 관한 것으로, 데이타 입력/출력패드와 어드레스/콘트롤패드의 ESD 보호소자로 사용되는 트랜지스터를 실리콘기판, 베리드 절연막 및 웰 적층구조를 갖는 SOI(silicon on insulator)기판에 형성하는데 있어서, 패드 및 파워라인(Vcc/Vss)에 접속되는 고농도 불순물영역을 깊게 형성하여 상기 베리드 절연막에 접속되도록 형성함으로써 상기 패드 및 파워라인에 접속되는 고농도의 불순물영역이 상기 웰이 접촉되는 면적을 감소시켜 핀캐패시턴스(pin capacitance)를 줄이고, 바이폴라의 경우 측면의 채널폭(lateral channel width)의 감소로 누설전류가 감소하여 바이폴라 전류가 증가하고 그에 따른 ESD 특성을 개선하며, 레이아웃 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection device, wherein a transistor used as an ESD protection element of a data input / output pad and an address / control pad includes a silicon substrate, a buried insulating film, and an SOI (well stacked structure). In forming on a silicon on insulator substrate, a high concentration impurity region connected to a pad and a power line (Vcc / Vss) is formed deep so as to be connected to the buried insulating film so as to be connected to the pad and power line. The contact area of the well is reduced to reduce pin capacitance, and in the case of bipolar, the leakage current is reduced due to the reduction of the lateral channel width, thereby increasing the bipolar current and thereby improving the ESD characteristics. In addition, it is a technology that enables high integration of semiconductor devices by reducing the layout area.

Description

정전기방전 보호장치{Electrostatic discharge protective appatatus}Electrostatic Discharge Protective Apparatus

도 1a 는 종래기술에 따른 어드레스/콘트롤패드의 ESD보호 회로도.1A is an ESD protection circuit diagram of an address / control pad according to the prior art.

도 1b 는 종래기술에 따라 SOI 기판 상에 형성된 어드레스/콘트롤패드의 ESD보호 회로장치의 단면도. Is a cross-sectional view of an ESD protection circuit arrangement of an address / control pad formed on an SOI substrate in accordance with the prior art.

도 2 는 종래기술에 따른 데이타 입력/출력 패드의 ESD 보호 회로도.2 is an ESD protection circuit diagram of a data input / output pad according to the prior art.

도 3a 은 본 발명의 제1실시예에 따라 SOI기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도.3A is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a first embodiment of the present invention.

도 3b 는 본 발명의 제2실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도.3B is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a second embodiment of the present invention.

도 3c 는 본 발명의 제3실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도.3C is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a third embodiment of the present invention.

도 3d 는 본 발명의 제4실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도.3D is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a fourth embodiment of the present invention.

도 4a 는 본 발명의 제5실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도.4A is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a fifth embodiment of the present invention.

도 4b 는 본발명의 제6실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도.4B is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a sixth embodiment of the present invention.

도 4c 는 본 발명의 제7실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도. 4C is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a seventh embodiment of the present invention.

◈ 도면의 주요부분에 대한 부호의 설명 ◈◈ Explanation of symbols for the main parts of the drawing ◈

10, 30, 40 : 실리콘기판 11, 31, 41 : 베리드 절연막10, 30, 40: silicon substrate 11, 31, 41: buried insulating film

12, 32, 42 : p웰 13, 33, 43 : 소자분리막12, 32, 42: p-well 13, 33, 43: device isolation film

14, 34a, 44a : 제1n형불순물영역 34b, 44b : 제2n형불순물영역14, 34a, 44a: first n-type impurity region 34b, 44b: second n-type impurity region

34c, 44c : n웰 15, 35, 45 : p형불순물영역34c, 44c: n well 15, 35, 45: p-type impurity region

46 : 게이트 절연막 47 : 게이트 전극46 gate insulating film 47 gate electrode

본 발명은 ESD 보호장치에 관한 것으로, 특히 실리콘기판, 베리드 절연막 및 p웰으로 구성되는 SOI 기판에서 입력패드 또는 파워라인이 접속되는 고농도 불순물영역의 하부에 같은 도전형의 고농도 불순물영역을 형성하여 상기 베리드 절연막과 연결함으로써 핀 캐패시턴스를 감소시켜 소자를 고속으로 동작하게 하고, 바이폴라측면에서 측면의 채널 폭(lateral channel width)이 줄어들어 바이폴라 전류가 증가하여 ESD 특성을 향상시키고, 소자를 고속으로 동작하게 하고, 그에 따른 소자 동작의 신뢰성 및 특성을 향상시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ESD protection device. In particular, in an SOI substrate composed of a silicon substrate, a buried insulating film, and a p well, a high concentration impurity region of the same conductivity type is formed below a high concentration impurity region to which an input pad or power line is connected. By connecting with the buried insulating film, the pin capacitance is reduced to operate the device at high speed, and the lateral channel width at the bipolar side is reduced to increase the bipolar current to improve the ESD characteristics and to operate the device at high speed. And a method for improving reliability and characteristics of device operation accordingly.

일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 전달되어 패키지된 후 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공 정중이나 운반 중에 인체에 의해 발생되는 정전기가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴한다. In general, semiconductor devices are used after being manufactured in a wafer state and then delivered to a chip and packaged together. When a static electricity generated by a human body is applied during manufacturing or transportation during a wafer state or a package state, a high voltage of 4000V or more is applied. Is applied to destroy the device.

상기 내부회로 손상은 정전기 방전때 입력패드를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(junction spiking), 산화막 파열(rupture) 현상 등을 일으켜 발생된다. The internal circuit damage may be caused by junction spiking and oxide rupture in a place where the charge injected through the input pad during electrostatic discharge is vulnerable due to joule heat, which is finally passed through the internal circuit to another terminal. ) It is caused by phenomenon.

이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력패드에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방전 보호회로를 삽입하여 정전기 방전으로 인한 반도체소자의 손상을 방지한다.To solve this problem, insert an electrostatic discharge protection circuit that discharges the charge injected into the input pad directly to the power supply terminal before the injected charge is discharged through the internal circuit. prevent.

반도체소자가 고집적화되어 갈수록 상기와 같은 정전기 방전에 의해 소자가 파괴되는 것을 방지하기 위한 방법은 설계상으로 많은 제약을 받고, 반도체소자가 고속화되어 갈수록 핀 캐패시턴스의 스펙(spec)도 줄어든다.As the semiconductor devices become more integrated, a method for preventing the devices from being destroyed by the electrostatic discharge is limited in design, and as the semiconductor devices become faster, the specification of the pin capacitance decreases.

이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described in the prior art.

도 1a 는 종래기술에 따른 어드레스/콘트롤패드의 ESD보호회로도로서, 입력패드와 내부회로 사이에 구비되는 ESD 보호소자 중에서 상기 입력패드와 Vcc/Vss와 같은 파워라인 사이에 형성되는 바이폴라 트랜지스터와, 상기 입력패드와 내부회로 사이에 형성되는 저항과, 상기 저항과 접지단 사이에 형성되는 pn다이오드를 도시한다. 1A is an ESD protection circuit diagram of an address / control pad according to the related art, which is a bipolar transistor formed between an input pad and a power line such as Vcc / Vss among ESD protection devices provided between an input pad and an internal circuit, and A resistor formed between the input pad and the internal circuit and a pn diode formed between the resistor and the ground terminal are shown.

도 1b 는 종래기술에 따라 SOI 기판 상에 형성된 어드레스/콘트롤패드의 ESD보호장치의 단면도로서, 실리콘기판(10), 베리드 절연막(11) 및 p웰(12)으로 구성되는 SOI 기판의 일측에 npn 바이폴라 트랜지스터가 구비되고, 상기 npn 바이폴라 트랜지스터의 제1n형불순물영역(14)중의 한곳에 입력패드가 접속되고, 상기 SOI 기판의 타측에 p형불순물영역(15)이 구비되어 있다. FIG. 1B is a cross-sectional view of an ESD protection device of an address / control pad formed on an SOI substrate according to the prior art, on one side of an SOI substrate composed of a silicon substrate 10, a buried insulating film 11, and a p well 12; An npn bipolar transistor is provided, an input pad is connected to one of the first n-type impurity regions 14 of the npn bipolar transistor, and a p-type impurity region 15 is provided on the other side of the SOI substrate.

도 2 는 종래기술에 따른 데이타 입력/출력 패드의 ESD 보호 회로도로서, 데이타 입력/출력 패드와 내부회로 사이에 구비되는 ESD 보호소자 중에서 상기 데이타 입력/출력 패드와 Vcc/Vss와 같은 파워라인 사이에서 풀업/풀다운 트랜지스터로 사용되는 PMOS/NMOS 트랜지스터와, 상기 PMOS 트랜지스터에서 NMOS 트랜지스터로 순방향 다이오드와, 상기 데이타 입력/출력 패드와 내부회로 사이에 저항이 구비되는 것을 도시한다. 2 is an ESD protection circuit diagram of a data input / output pad according to the prior art, and is provided between a data input / output pad and a power line such as Vcc / Vss among ESD protection devices provided between the data input / output pad and an internal circuit. A PMOS / NMOS transistor used as a pull up / pull transistor, a forward diode from the PMOS transistor to the NMOS transistor, and a resistor are provided between the data input / output pad and the internal circuit.

상기와 같이 종래기술에 따른 ESD 보호장치는, 반도체소자의 고집적화 및 제품의 다양화로 인하여 입력/출력 패드에서 낮은 저전위레벨(voltage input low lowering, VILL) 및 핀 캐패시턴스(pin capacitance)의 증가와 출력핀의 출력이 하이(high) 또는 로우(low)로 인식되는 전압을 유지하면서 구동할 수 있는 전류의 양인 IOH/IOL 등 여러가지 제품 특성을 충족시키면서 ESD 신뢰성을 만족시키기 어렵고, 특히 반도체소자의 고집적화로 인한 웰농도의 증가 및 ESD 특성을 만족시키기 위해서는 일정한 면적을 갖는 접합영역(junction area)이 필요하지만, 이로 인해 핀 캐패시턴스가 증가하여 소자의 고속화 및 ESD 특성을 감소시키고, 레이아웃면적이 증가하여 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. As described above, the ESD protection device according to the related art has an increase in voltage input low lowering (VILL) and pin capacitance and output at an input / output pad due to high integration of semiconductor devices and diversification of products. It is difficult to satisfy ESD reliability while satisfying various product characteristics such as IOH / IOL, which is the amount of current that can be driven while maintaining the voltage at which the pin output is recognized as high or low, and in particular, due to high integration of semiconductor devices. In order to satisfy the increase of well concentration and ESD characteristics, a junction area having a constant area is required, but this increases the pin capacitance, thereby reducing the speed and ESD characteristics of the device and increasing the layout area. There is a problem that makes it difficult to integrate.

본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, SOI기판의 웨이퍼에서 패드에 접속되는 고농도 불순물영역의 하부에 깊은 고농도 불순물영역을 형성하여 상기 SOI기판의 베리드 절연막에 접속시킴으로써 패드에 접속되는 불순물영역이 상기 SOI기판의 웰영역에 접촉되는 정션영역을 줄여 핀 캐패시턴스를 감소시키고, 바이폴라의 경우 측면의 채널폭(lateral channel width)이 줄어들어 바이폴라 전류를 증가시켜 ESD 특성을 개선하고, 레이아웃면적을 감소시켜 고집적화를 가능하게 하는 ESD 보호장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems of the prior art, and forms a deep high concentration impurity region under a high concentration impurity region connected to a pad in a wafer of an SOI substrate, and connects the pad to the buried insulating film of the SOI substrate. Reduced pin capacitance by reducing the junction region where the impurity region is in contact with the well region of the SOI substrate.In the case of bipolar, the lateral channel width is reduced to increase the bipolar current to improve the ESD characteristics, and the layout area. It is an object of the present invention to provide an ESD protection device that enables high integration by reducing the voltage.

이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호장치는,
실리콘기판, 베리드 절연막 및 제1도전형 기판 적층구조의 SOI기판 상부에 ESD 보호소자인 바이폴라 트랜지스터가 구비된 ESD 보호장치에 있어서,
상기 제1도전형 기판 표면의 소정 부분에 구비되는 소자분리막과,
상기 소자분리막 중 바이폴라 트랜지스터의 게이트 절연막으로 사용되는 소자분리막의 양측에 구비되어 패드 및 파워라인에 접속되는 제2도전형 제1불순물영역과,
상기 제2도전형 제1불순물영역 하부에 상기 베리드 절연막에 접속되는 제2도전형 제2불순물영역과,ESD protection device according to the present invention for achieving the above object,
An ESD protection device comprising a bipolar transistor, which is an ESD protection device, on an SOI substrate having a silicon substrate, a buried insulating film, and a first conductive substrate stacked structure,
An isolation layer provided on a predetermined portion of the surface of the first conductive substrate;
A second conductive type first impurity region provided on both sides of the device isolation film used as the gate insulating film of the bipolar transistor among the device isolation films and connected to the pad and the power line;
A second conductive second impurity region connected to the buried insulating layer under the second conductive first impurity region;

상기 제1도전형 기판 표면에 제1도전형 불순물영역이 구비되는 것을 제1특징으로 한다.A first feature is that the first conductive impurity region is provided on the surface of the first conductive substrate.

삭제delete

삭제delete

삭제delete

삭제delete

이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호장치는,
실리콘기판, 베리드 절연막 및 제1도전형 기판 적층구조의 SOI기판 상부에 데이타 입력/출력 패드의 ESD 보호소자인 풀업/풀다운 모스트랜지스터가 구비된 ESD 보호장치에 있어서,
상기 제1도전형 기판 표면의 소정 부분에 소자분리막과,
상기 제1도전형 기판의 활성영역에 모스 트랜지스터의 게이트 절연막과 게이트 전극의 적층구조와,
상기 게이트 전극의 양쪽에 패드 및 파워라인에 접속되는 제2도전형 제1불순물영역과,
상기 제2도전형 제1불순물영역의 하부에 상기 베리드 절연막에 접속되는 제2도전형 제2불순물영역과,ESD protection device according to the present invention for achieving the above object,
An ESD protection device having a pull-up / pull-down MOS transistor, which is an ESD protection element of a data input / output pad, on a silicon substrate, a buried insulating film, and an SOI substrate having a first conductive substrate stacked structure.
A device isolation film on a predetermined portion of the surface of the first conductive substrate,
A stacked structure of a gate insulating film and a gate electrode of a MOS transistor in an active region of the first conductive substrate,
Second impurity type first impurity regions connected to pads and power lines on both sides of the gate electrode;
A second conductive second impurity region connected to the buried insulating layer under the second conductive first impurity region;

상기 제1도전형 기판 표면에 제1도전형 불순물영역이 구비되는 것을 제2특징으로 한다.A second feature is that the first conductive impurity region is provided on the surface of the first conductive substrate.

삭제delete

삭제delete

삭제delete

삭제delete

삭제delete

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 ESD 보호장치를 설명한다. 하기에서는 npn 바이폴라 트랜지스터 및 PMOS 트랜지스터에 대하여 설명되어 있으나, pnp 바이폴라 트랜지스터 및 NMOS 트랜지스터에도 동일한 방법을 적용한다.Hereinafter, an ESD protection device according to the present invention will be described with reference to the accompanying drawings. Hereinafter, an npn bipolar transistor and a PMOS transistor are described, but the same method applies to a pnp bipolar transistor and an NMOS transistor.

도 3a 은 본 발명의 제1실시예에 따라 SOI기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도로서, 실리콘기판(30), 베리드 절연막(31) 및 p웰(32) 적층구조의 SOI기판에서 소자분리영역으로 예정되는 부분에 다수개의 소자분리막(33)과, 상기 p웰(32)의 일측에서 npn 바이폴라 트랜지스터로 예정되는 부분의 소자분리막(33) 양쪽에 제1n형불순물영역(34a)이 구비되어 있으며, 타측에는 p형불순물영역(35)이 구비되어 있다. 3A is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a first embodiment of the present invention, wherein the SOI of the stacked structure of the silicon substrate 30, the buried insulating film 31, and the p well 32 is shown in FIG. The first n-type impurity region 34a is formed on both of the plurality of device isolation films 33 in a portion of the substrate, which is intended to be an isolation region, and on both sides of the device isolation film 33, in a portion of the p well 32, which is intended to be an npn bipolar transistor. ) Is provided, and the other side is provided with a p-type impurity region (35).

상기 제1n형불순물영역(34a)중에서 패드에 접속되는 제1n형불순물영역(34a) 하부에 제2n형불순물영역(34b)이 상기 베리드 절연막(31)에 접속되어 있다. A second n-type impurity region 34b is connected to the buried insulating film 31 below the first n-type impurity region 34a connected to the pad in the first n-type impurity region 34a.

도 3b 는 본 발명의 제2실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도로서, 상기 도 3a 단면도의 제1n형불순물영역(34a)의 하부의 일측에만 제2n형불순물영역(34b)가 구비되되, 파워라인에 접속되는 제1n형불순물영역(34a)에 인접한 부분에 구비되고, 타측에는 n웰(34c)가 구비된 것을 도시한다. FIG. 3B is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a second embodiment of the present invention, and the second n-impurity is only on one side of the lower portion of the first n-type impurity region 34a in FIG. 3A. The region 34b is provided, but is provided in a portion adjacent to the first n-type impurity region 34a connected to the power line, and the n well 34c is provided on the other side.

도 3c 는 본 발명의 제3실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도로서, 패드 및 파워라인(Vcc/Vss)에 접속되는 제1n형불순물영역(34a) 양쪽 하부에 제2n형불순물영역(34b)가 구비되는 것을 도시한다. FIG. 3C is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a third embodiment of the present invention, wherein both bottom portions of the first n-type impurity region 34a connected to the pad and the power line Vcc / Vss are shown in FIG. Shows that the second n-type impurity region 34b is provided.

도 3d 는 본 발명의 제4실시예에 따라 SOI 기판 상에 어드레스/콘트롤패드의 ESD 보호장치의 단면도로서, 패드 및 파워라인(Vcc/Vss)에 접속되는 제1n형불순물영역(34a) 양쪽 하부에 제2n형불순물영역(34b)이 구비되되, 그 중심부에 n웰(34c)이 구비되는 것을 도시한다.FIG. 3D is a cross-sectional view of an ESD protection device of an address / control pad on an SOI substrate in accordance with a fourth embodiment of the present invention, wherein both bottom portions of the first n-type impurity region 34a connected to the pad and the power line (Vcc / Vss) are shown in FIG. The second n-type impurity region 34b is provided at the center thereof, and the n well 34c is provided at the center thereof.

도 4a 는 본 발명의 제5실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도로서, 실리콘기판(40), 베리드 절연막(41) 및 p웰(42) 적층구조의 SOI기판에서 소자분리영역으로 예정되는 부분에 다수개의 소자분리막(43)과, 상기 p웰(42) 일측의 활성영역에서 PMOS 트랜지스터로 예정되는 부분에 게이트 절연막(46)과 게이트 전극(47)과, 상기 게이트 전극(47)의 양쪽에 고농도의 제1n형불순물영역(44a)이 구비되어 있으며, 타측에는 p형불순물영역(45)이 구비되어 있다. FIG. 4A is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a fifth embodiment of the present invention, in which a silicon substrate 40, a buried insulating film 41, and a p well 42 are stacked. A plurality of device isolation layers 43 in portions destined for device isolation regions on SOI substrates and gate insulating films 46 and gate electrodes 47 in portions destined for PMOS transistors in active regions on one side of the p well 42. And a high concentration of the first n-type impurity region 44a on both sides of the gate electrode 47, and a p-type impurity region 45 on the other side.

상기 제1n형불순물영역(44a)중에서 패드에 접속되는 제1n형불순물영역(44a) 하부에 제2n형불순물영역(44b)이 상기 베리드 절연막(41)에 접속되어 있다. A second n-type impurity region 44b is connected to the buried insulating film 41 under the first n-type impurity region 44a connected to the pad in the first n-type impurity region 44a.

도 4b 는 본발명의 제6실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도로서, 패드 및 파워라인(Vcc/Vss)에 접속되는 제1n형불순물영역(44a)의 양쪽 하부에 제2n형불순물영역(44b)이 구비되는 것을 도시한다.4B is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a sixth embodiment of the present invention, wherein the first n-type impurity region 44a is connected to the pad and the power line Vcc / Vss. The second n-type impurity regions 44b are provided at both lower portions of the substrate.

도 4c 는 본 발명의 제7실시예에 따라 SOI 기판 상에 형성된 데이타 입력/출력 패드의 ESD 보호장치의 단면도로서, 패드 및 파워라인(Vcc/Vss)에 접속되는 제1n형불순물영역(44a)의 양쪽 하부에 제2n형불순물영역(44b)이 구비되되, 그 중심부에 n웰(44c)이 구비되는 것을 도시한다. 4C is a cross-sectional view of an ESD protection device of a data input / output pad formed on an SOI substrate in accordance with a seventh embodiment of the present invention, wherein the first n-type impurity region 44a is connected to the pad and the power line (Vcc / Vss). A second n-type impurity region 44b is provided at both lower portions of the n-type impurity region 44b, and an n well 44c is provided at a central portion thereof.

이상에서 설명한 바와 같이 본 발명에 따른 ESD 보호장치는, 데이타 입력/출력패드와 어드레스/콘트롤패드의 ESD 보호소자로 사용되는 트랜지스터를 실리콘기판, 베리드 절연막 및 웰 적층구조를 갖는 SOI기판에 형성하는데 있어서, 패드 및 파워라인(Vcc/Vss)에 접속되는 고농도 불순물영역을 깊게 형성하여 상기 베리드 절연막에 접속되도록 형성함으로써 상기 패드 및 파워라인에 접속되는 고농도의 불순물영역이 상기 웰이 접촉되는 면적을 감소시켜 핀캐패시턴스를 줄이고, 바이폴라의 경우 측면의 채널폭의 감소로 누설전류가 감소하여 바이폴라 전류가 증가하고 그에 따른 ESD 특성을 개선하며, 레이아웃 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하는 이점이 있다. As described above, the ESD protection device according to the present invention forms a transistor used as an ESD protection element of a data input / output pad and an address / control pad on a silicon substrate, a buried insulating film, and an SOI substrate having a well stack structure. In this case, a deeply doped impurity region connected to a pad and a power line (Vcc / Vss) is deeply formed to be connected to the buried insulating film, so that an impurity region having a high concentration of impurity region connected to the pad and a power line is in contact with the well. It reduces the pin capacitance by reducing the pin capacitance, and in the case of bipolar, the leakage current decreases due to the decrease of the channel width of the side, which increases the bipolar current and thereby improves the ESD characteristics, and reduces the layout area, enabling high integration of semiconductor devices. have.

Claims (10)

실리콘기판, 베리드 절연막 및 제1도전형 기판 적층구조의 SOI기판 상부에 ESD 보호소자인 바이폴라 트랜지스터가 구비된 ESD 보호장치에 있어서, An ESD protection device comprising a bipolar transistor, which is an ESD protection device, on an SOI substrate having a silicon substrate, a buried insulating film, and a first conductive substrate stacked structure, 상기 제1도전형 기판 표면의 소정 부분에 구비되는 소자분리막과, An isolation layer provided on a predetermined portion of the surface of the first conductive substrate; 상기 소자분리막 중 바이폴라 트랜지스터의 게이트 절연막으로 사용되는 소자분리막의 양측에 구비되어 패드 및 파워라인에 접속되는 제2도전형 제1불순물영역과,A second conductive type first impurity region provided on both sides of the device isolation film used as the gate insulating film of the bipolar transistor among the device isolation films and connected to the pad and the power line; 상기 제2도전형 제1불순물영역 하부에 상기 베리드 절연막에 접속되는 제2도전형 제2불순물영역과,A second conductive second impurity region connected to the buried insulating layer under the second conductive first impurity region; 상기 제1도전형 기판 표면에 제1도전형 불순물영역이 구비되는 것을 특징으로 하는 ESD 보호장치.ESD protection device, characterized in that the first conductive impurity region is provided on the surface of the first conductive substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1도전형은 제2도전형과 서로 반대도전형인 것을 특징으로 하는 ESD 보호장치.And the first conductive type is opposite to the second conductive type. 제 1 항에 있어서,The method of claim 1, 상기 제2도전형 제2불순물영역은 상기 제2도전형 제1불순물영역 하부에 구비되되, 상기 제2도전형 제2불순물영역의 중심부에 제2도전형웰이 구비되는 것을 특징으로 하는 ESD 보호장치.The second conductive impurity region is provided below the second conductive impurity region, the ESD protection device is provided with a second conductive well in the center of the second conductive impurity region . 제 1 항에 있어서,The method of claim 1, 상기 제2도전형 제2불순물영역은 상기 패드가 접속되는 상기 제2도전형 제1불순물영역 하부에만 구비되는 것을 특징으로 하는 ESD 보호장치.And the second conductive impurity region is provided only under the second conductive impurity region to which the pad is connected. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2도전형 제2불순물영역은 상기 제2도전형 제1불순물영역 하부의 일측에서 상기 파워라인에 접속되는 제2도전형 제1불순물영역에 인접한 부분에 구비되되, 그 타측에는 제2도전형웰이 구비되는 것을 특징으로 하는 ESD 보호장치.The second conductive second impurity region is provided at a portion adjacent to the second conductive first impurity region connected to the power line at one side under the second conductive first impurity region, and on the other side of the second conductive impurity region. ESD protection device comprising a mold well. 실리콘기판, 베리드 절연막 및 제1도전형 기판 적층구조의 SOI기판 상부에 데이타 입력/출력 패드의 ESD 보호소자인 풀업/풀다운 모스트랜지스터가 구비된 ESD 보호장치에 있어서, An ESD protection device having a pull-up / pull-down MOS transistor, which is an ESD protection element of a data input / output pad, on a silicon substrate, a buried insulating film, and an SOI substrate having a first conductive substrate stacked structure. 상기 제1도전형 기판 표면의 소정 부분에 소자분리막과,A device isolation film on a predetermined portion of the surface of the first conductive substrate, 상기 제1도전형 기판의 활성영역에 모스 트랜지스터의 게이트 절연막과 게이트 전극의 적층구조와,A stacked structure of a gate insulating film and a gate electrode of a MOS transistor in an active region of the first conductive substrate, 상기 게이트 전극의 양쪽에 패드 및 파워라인에 접속되는 제2도전형 제1불순물영역과,Second impurity type first impurity regions connected to pads and power lines on both sides of the gate electrode; 상기 제2도전형 제1불순물영역의 하부에 상기 베리드 절연막에 접속되는 제2도전형 제2불순물영역과,A second conductive second impurity region connected to the buried insulating layer under the second conductive first impurity region; 상기 제1도전형 기판 표면에 제1도전형 불순물영역이 구비되는 것을 특징으로 하는 ESD 보호장치.ESD protection device, characterized in that the first conductive impurity region is provided on the surface of the first conductive substrate. 제 6 항에 있어서,The method of claim 6, 상기 제1도전형은 제2도전형과 서로 반대도전형인 것을 특징으로 하는 ESD 보호장치.And the first conductive type is opposite to the second conductive type. 제 6 항에 있어서,The method of claim 6, 상기 제2도전형 제2불순물영역은 상기 제2도전형 제1불순물영역 하부에 구비되되, 상기 제2도전형 제2불순물영역의 중심부에 제2도전형웰이 구비되는 것을 특징으로 하는 ESD 보호장치.The second conductive impurity region is provided below the second conductive impurity region, the ESD protection device is provided with a second conductive well in the center of the second conductive impurity region . 제 6 항에 있어서,The method of claim 6, 상기 제2도전형 제2불순물영역은 상기 패드가 접속되는 상기 제2도전형 제1불순물영역 하부에만 구비되는 것을 특징으로 하는 ESD 보호장치.And the second conductive impurity region is provided only under the second conductive impurity region to which the pad is connected. 제 9 항에 있어서,The method of claim 9, 상기 제2도전형 제2불순물영역은 상기 제2도전형 제1불순물영역 하부의 일측에서 상기 파워라인에 접속되는 제2도전형 제1불순물영역에 인접한 부분에 구비되되, 그 타측에는 제2도전형 웰이 구비되는 것을 특징으로 하는 ESD 보호장치.The second conductive second impurity region is provided at a portion adjacent to the second conductive first impurity region connected to the power line at one side under the second conductive first impurity region, and on the other side of the second conductive impurity region. ESD protection device characterized in that the type well is provided.
KR1019990014158A 1999-04-21 1999-04-21 Electrostatic discharge protective appatatus KR100609528B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990014158A KR100609528B1 (en) 1999-04-21 1999-04-21 Electrostatic discharge protective appatatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990014158A KR100609528B1 (en) 1999-04-21 1999-04-21 Electrostatic discharge protective appatatus

Publications (2)

Publication Number Publication Date
KR20000066803A KR20000066803A (en) 2000-11-15
KR100609528B1 true KR100609528B1 (en) 2006-08-04

Family

ID=19581265

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990014158A KR100609528B1 (en) 1999-04-21 1999-04-21 Electrostatic discharge protective appatatus

Country Status (1)

Country Link
KR (1) KR100609528B1 (en)

Also Published As

Publication number Publication date
KR20000066803A (en) 2000-11-15

Similar Documents

Publication Publication Date Title
US6909149B2 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US7285458B2 (en) Method for forming an ESD protection circuit
US6521952B1 (en) Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection
JP6109714B2 (en) Interface protector with integrated supply clamp and method of forming the same
US6861680B2 (en) Silicon-on-insulator diodes and ESD protection circuits
US5272371A (en) Electrostatic discharge protection structure
US6768619B2 (en) Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
JP4213323B2 (en) Electrostatic discharge protection circuit
US20050212051A1 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US20080188047A1 (en) Electrostatic discharge protection device and method of fabricating the same
EP0703621B1 (en) Electrostatic discharge protection device for MOS integrated circuits
US7323752B2 (en) ESD protection circuit with floating diffusion regions
US6826026B2 (en) Output buffer and I/O protection circuit for CMOS technology
KR100504203B1 (en) Protecting device of semiconductor device
KR100609528B1 (en) Electrostatic discharge protective appatatus
US7843009B2 (en) Electrostatic discharge protection device for an integrated circuit
CN111725206B (en) PMOS triggered SCR device, manufacturing method of SCR device and SCR electrostatic protection circuit
US6534834B1 (en) Polysilicon bounded snapback device
US20010038126A1 (en) Structure for esd protection with single crystal silicon sided junction diode
KR100996173B1 (en) Electrostatic discharge protection circuit
JP2006522489A (en) ESD protection device and manufacturing method thereof
KR20020017104A (en) Semiconductor device for electrostatic discharge protection circuit
KR20050071023A (en) Gate grounded nmos transistor for protection against the electrostatic discharge
KR20030002837A (en) A method for manufacturing of semiconductor device with elector static discharge protector
KR20030089062A (en) Semiconductor device with electrostatic discharge protection device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee