KR100608885B1

KR100608885B1 - Shift register circuit of plat panel display and driving method thereof

Info

Publication number: KR100608885B1
Application number: KR1020030052978A
Authority: KR
Inventors: 김성균
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2006-08-03
Also published as: KR20050014376A

Abstract

본 발명은 쉬프트 레지스터 회로를 간소화시킬 수 있도록 한 평판 표시장치의 쉬프트 레지스터 회로 및 그의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register circuit of a flat panel display device and a driving method thereof for simplifying the shift register circuit.

본 발명의 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 입력단자를 통해 입력되는 이전단 출력신호를 쉬프트시켜 출력라인들 통해 순차적으로 쉬프트 펄스를 출력하는 다수의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 회로에 있어서; 제 1 클럭신호가 공급되는 제 1 클럭라인과; 제 2 클럭신호가 공급되는 제 2 클럭라인과; 제 1 노드의 전압이 적어도 2 단계로 승압되게 하고, 상기 적어도 2단계로 승압된 상기 제 1 노드의 전압을 이용하여 상기 제 1 클럭신호를 상기 출력라인에 선택적으로 출력하는 출력부와; 상기 제 1 노드 상에 전압을 충전 및 방전시키는 제 1 충방전 회로와; 상기 제 1 충방전 회로 접속된 제 2 노드 상의 전압을 상기 이전단 출력신호 및 상기 제 2 클럭라인으로부터의 제 2 클럭신호에 따라 충전 및 방전시키는 제 2 충방전 회로와; 상기 이전단 출력신호와 상기 제 1 클럭신호를 이용하여 제 2 충방전 회로를 제어하는 제어부를 구비한다. A shift register circuit of a flat panel display according to an exemplary embodiment of the present invention includes a shift register circuit including a plurality of shift registers that sequentially shift output signals input through an input terminal and sequentially output shift pulses through output lines. In; A first clock line to which the first clock signal is supplied; A second clock line to which a second clock signal is supplied; An output unit causing the voltage of the first node to be boosted in at least two stages and selectively outputting the first clock signal to the output line using the voltage of the first node boosted in the at least two stages; A first charge / discharge circuit for charging and discharging a voltage on the first node; A second charge / discharge circuit for charging and discharging a voltage on a second node connected to the first charge / discharge circuit according to the previous stage output signal and a second clock signal from the second clock line; And a controller configured to control a second charge / discharge circuit using the previous stage output signal and the first clock signal.

Description

평판 표시장치의 쉬프트 레지스터 회로 및 그의 구동방법{SHIFT REGISTER CIRCUIT OF PLAT PANEL DISPLAY AND DRIVING METHOD THEREOF} SHIFT REGISTER CIRCUIT OF PLAT PANEL DISPLAY AND DRIVING METHOD THEREOF

도 1은 종래의 쉬프트 레지스터 회로를 나타내는 블록도.1 is a block diagram showing a conventional shift register circuit.

도 2는 도 1에 도시된 각 쉬프트 레지스터를 나타내는 회로도.FIG. 2 is a circuit diagram illustrating each shift register shown in FIG. 1. FIG.

도 3은 도 2에 도시된 각 트랜지스터를 구동시키기 위한 클럭신호 및 출력신호를 나타내는 파형도.3 is a waveform diagram illustrating a clock signal and an output signal for driving each transistor shown in FIG. 2;

도 4는 본 발명의 실시 예에 따른 평판 표시장치를 나타내는 블록도.4 is a block diagram illustrating a flat panel display device according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 쉬프트 레지스터 회로를 나타내는 블록도.FIG. 5 is a block diagram illustrating a shift register circuit shown in FIG. 4. FIG.

도 6은 도 5에 도시된 본 발명의 제 1 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 6 is a circuit diagram illustrating each shift register according to the first embodiment of the present invention illustrated in FIG. 5.

도 7은 도 6에 도시된 각 트랜지스터를 구동시키기 위한 클럭신호 및 출력신호를 나타내는 파형도.FIG. 7 is a waveform diagram showing a clock signal and an output signal for driving each transistor shown in FIG. 6; FIG.

도 8은 도 5에 도시된 본 발명의 제 2 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 8 is a circuit diagram illustrating each shift register according to the second embodiment of the present invention illustrated in FIG. 5.

도 9는 도 5에 도시된 본 발명의 제 3 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.9 is a circuit diagram illustrating each shift register according to a third embodiment of the present invention illustrated in FIG. 5.

도 10은 도 5에 도시된 본 발명의 제 4 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 10 is a circuit diagram illustrating each shift register according to a fourth exemplary embodiment of the present invention illustrated in FIG. 5.

도 11은 도 5에 도시된 본 발명의 제 5 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 11 is a circuit diagram illustrating each shift register according to the fifth embodiment of the present invention illustrated in FIG. 5.

도 12는 도 5에 도시된 본 발명의 제 6 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 12 is a circuit diagram illustrating each shift register according to the sixth embodiment of the present invention illustrated in FIG. 5.

도 13은 도 5에 도시된 본 발명의 제 7 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 13 is a circuit diagram illustrating each shift register according to the seventh exemplary embodiment of the present invention illustrated in FIG. 5.

도 14는 도 5에 도시된 본 발명의 제 8 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 14 is a circuit diagram illustrating each shift register according to an eighth embodiment of the present invention illustrated in FIG. 5.

도 15는 도 5에 도시된 본 발명의 제 9 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 15 is a circuit diagram illustrating each shift register according to a ninth embodiment of the present invention illustrated in FIG. 5.

도 16은 도 5에 도시된 본 발명의 제 10 실시 예에 따른 각 쉬프트 레지시터를 나타내는 회로도.FIG. 16 is a circuit diagram illustrating each shift register according to the tenth embodiment of the present invention illustrated in FIG. 5.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10, 110 : 쉬프트 레지스터 회로10, 110: shift register circuit

12₁ 내지 12n, 112₁ 내지 112n : 쉬프트 레지스터12 ₁ to 12n, 112 ₁ to 112n: shift register

100 : 표시패널100: display panel

101 : 데이터 쉬프트 레지스터 회로101: data shift register circuit

102 : 데이터 드라이버102: data driver

104 : 스캔 드라이버104: scan driver

105 : 스캔 쉬프트 레지스터 회로105: scan shift register circuit

106 : 타이밍 제어부106: timing controller

본 발명은 평판 표시장치에 관한 것으로, 특히 쉬프트 레지스터 회로를 간소화시킬 수 있도록 한 평판 표시장치의 쉬프트 레지스터 회로 및 그의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display, and more particularly, to a shift register circuit of a flat panel display and a driving method thereof for simplifying the shift register circuit.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치(PALT PANEL DISPLAY)들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 일렉트로-루미네센스(Electro-Luminescence) 표시장치 등이 있다.Recently, various panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. The flat panel display includes a liquid crystal display, a field emission display, a plasma display panel, and an electro-luminescence display.

이러한, 평판 표시장치 중 액정표시장치(Liquid Crystal Display ; 이하, "LCD"라 함)는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, LCD는 사무자동화 기기, 오 디오/비디오 기기 등에 이용되고 있다.Among such flat panel displays, liquid crystal displays (hereinafter, referred to as "LCDs") have tended to be increasingly wider in application due to features such as light weight, thinness, and low power consumption. According to this trend, LCDs are used for office automation equipment and audio / video equipment.

이러한, 통상의 LCD는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, LCD는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.Such a conventional LCD displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the LCD includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

액정패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막 트랜지스터의 게이트 단자는 게이트 라인들 중 어느 하나에 접속된다.In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to any one of the data lines via source and drain terminals of a thin film transistor which is a switching element. The gate terminal of the thin film transistor is connected to any one of the gate lines.

구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캔 신호를 게이트 라인들에 순차적으로 공급하여 액정 패널 상의 액정셀들을 1 라인 분씩 순차적으로 구동한다. 데이터 드라이버는 게이트 라인들 중 어느 하나에 게이트 신호가 공급될 때마다 데이터 라인들 각각에 비디오 신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오 신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The driving circuit includes a gate driver for driving the gate lines and a data driver for driving the data lines. The gate driver sequentially supplies scan signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a video signal to each of the data lines whenever a gate signal is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the video signal for each liquid crystal cell.

이들 게이트 라인들은 액정 매트릭스의 수평라인(게이트 라인)들로서 쉬프트 레지스터 회로로부터 공급되는 게이트 신호에 의해 선택된다.These gate lines are selected by the gate signal supplied from the shift register circuit as horizontal lines (gate lines) of the liquid crystal matrix.

도 1을 참조하면, 종래의 쉬프트 레지스터 회로(10)는 게이트 신호 입력라인에 종속 접속되어진 n개의 쉬프트 레지스터들(12₁ 내지 12n)을 구비한다.Referring to FIG. 1, a conventional shift register circuit 10 includes n shift registers 12 ₁ to 12n that are cascaded to a gate signal input line.

이들 n개의 쉬프트 레지스터들(12₁ 내지 12n)의 출력라인들(OL1 내지 OLn)은 n개의 게이트 라인들(GL1 내지 GLn)에 각각 접속된다. The output lines OL1 to OLn of these n shift registers 12 ₁ to 12n are connected to the n gate lines GL1 to GLn, respectively.

제 1 쉬프트 레지스터(12₁)에는 스타트 펄스(SP)가 공급되고 제 1 내지 제 n-1 쉬프트 레지스터들(12₁ 내지 12n-1)의 출력신호(OS1 내지 OSn-1)는 각각 후단의 쉬프트 레지스터들에 스타트 펄스로서 공급된다. 이 쉬프트 레지스터 회로(10)의 입력신호들, 즉 스타트 신호(SP), 순차적으로 위상 지연되는 제 1 내지 제 4 클럭신호(CLK1 내지 CLK4), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)은 도시하지 않은 클럭 발생기 및 전원회로로부터 인가된다.A first shift register (12 _1), a start pulse (SP) is supplied and the first to the n-1 shift registers (12 ₁ to 12n-1) output signal (OS1 to OSn-1) shift of the rear end, respectively of It is supplied to the registers as a start pulse. The input signals of the shift register circuit 10, that is, the start signal SP, the first to fourth clock signals CLK1 to CLK4, which are sequentially phase delayed, the first supply voltage VDD and the second supply voltage ( VSS) is applied from a clock generator and a power supply circuit (not shown).

쉬프트 레지스터들(12₁ 내지 12n) 각각은 도 2에서 나타낸 바와 같이 입력 게이트 신호 공급라인(GLn-1), 제 1 노드(P1) 및 제 4 노드(P4) 사이에 접속되어진 제 1 PMOS 트랜지스터(T1)와; 제 1 노드(P1), 제 2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제 2 PMOS 트랜지스터(T2)와; 제 1 전압공급라인(VDD), 제 3 클럭라인(CLK3) 및 제 2 노드(P2) 사이에 접속되어진 제 3 PMOS 트랜지스터(T3)와; 제 2 노드(P2), 제 4 노드(P4) 및 제 2 전압공급라인(VSS) 사이에 접속되어진 제 4 PMOS 트랜지스터(T4)와; 제 1 노드(P1)와 출력라인(OLn) 사이에 접속되어진 제 1 커패시터(C1)와; 제 1 노드(P1), 제 1 클럭라인(CLK1) 및 출력라인(OLn) 사이에 접속되어진 제 5 PMOS 트랜지스터(T5)와; 제 2 노드(P2), 출력라인(OLn) 및 제 2 전압공급라인(VSS) 사이에 접속되어진 제 6 PMOS 트랜지스터(T6)를 구비한다.Each of the shift registers 12 ₁ through 12n includes a first PMOS transistor connected between an input gate signal supply line GLn-1, a first node P1, and a fourth node P4, as shown in FIG. T1); A second PMOS transistor T2 connected between the first node P1, the second node P2, and the ground voltage line VSS; A third PMOS transistor T3 connected between the first voltage supply line VDD, the third clock line CLK3 and the second node P2; A fourth PMOS transistor T4 connected between the second node P2, the fourth node P4, and the second voltage supply line VSS; A first capacitor C1 connected between the first node P1 and the output line OLn; A fifth PMOS transistor T5 connected between the first node P1, the first clock line CLK1 and the output line OLn; And a sixth PMOS transistor T6 connected between the second node P2, the output line OLn, and the second voltage supply line VSS.

도 2를 도 3과 결부하여 종래의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.Referring to FIG. 2 and FIG. 3, a driving method of a conventional shift register circuit will be described.

t1 구간에서는 이전 쉬프트 레지스터(12n-1)로부터 출력신호(OLn-1)가 인가되면 제 1 및 제 4 PMOS 트랜지스터(T1, T4)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(T1)가 턴-온됨에 따라 공급되는 출력신호(OLn-1)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(P2) 상의 전압은 제 4 PMOS 트랜지스터(T4)가 턴-온됨에 따라 제 2 전압공급라인(VSS)으로 방전되어 하이레벨(H)로 된다.In the t1 period, when the output signal OLn-1 is applied from the previous shift register 12n-1, the first and fourth PMOS transistors T1 and T4 are turned on. Then, the voltage on the first node P1 is changed to the low level L by the output signal OLn-1 supplied as the first PMOS transistor T1 is turned on, and on the second node P2. As the fourth PMOS transistor T4 is turned on, the voltage is discharged to the second voltage supply line VSS to reach the high level H.

제 1 노드(P1) 상의 전압이 로우레벨(L)로 되면 t2 구간에서와 같이 제 5 PMOS 트랜지스터(T5)가 턴-온된다. 이에 따라, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(C1)의 영향으로 제 1 클럭신호(CLK1)의 로우상태의 전압에 의한 부트스트래핑(Bootstrapping) 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(T5)를 경유하여 n 번째 게이트 라인(GLn)공급된다. 이에 따라, 제 5 PMOS 트랜지스터(T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(C1)는 제 5 PMOS 트랜지스터(T5)에 존재하는 기생 커패시터로 대치될 수 있다.When the voltage on the first node P1 becomes the low level L, the fifth PMOS transistor T5 is turned on as in the t2 period. Accordingly, the first node P1 is booted due to the low voltage of the first clock signal CLK1 under the influence of the first capacitor C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor T5. A bootstrapping phenomenon occurs and becomes a low level L higher than the low level L. As a result, the fifth PMOS transistor is reliably turned on so that the low level L of the first clock signal CLK1 is supplied as it is through the fifth PMOS transistor T5 without a voltage drop. do. Accordingly, voltage loss due to the threshold voltage of the fifth PMOS transistor T5 is minimized. Meanwhile, the first capacitor C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor T5.

그런 다음 다시 t3 구간에서와 같이 제 1 클럭신호(CLK1)가 하이레벨(H)로 변하게 되면 제 5 PMOS 트랜지스터(T5)가 턴-온 상태를 유지하고 있으므로 출력라인(OLn) 상의 전압(Vout)이 하이레벨(H)로 변하게 된다. 그리고 t4 구간에서와 같이 제 3 클럭신호(CLK3)가 로우레벨(L)로서 제 3 PMOS 트랜지스터(T3)의 게이트 단자에 공급되므로 제 3 PMOS 트랜지스터(T3)가 턴-온되어 제 2 노드(P2) 상의 전위가 로우레벨(L)로 변하게 된다. 그러면 제 2 및 제 6 PMOS 트랜지스터(T2, T6)는 자신들의 게이트 단자에 제 2 노드(P2)를 경유하여 로우레벨(L)의 전압이 공급되므로 턴-온되어, 각각 제 1 노드(P1) 상의 전압을 제 2 전압공급라인(VSS)으로 방전시키고 출력라인(OLn) 상의 전압을 하이레벨(H)로 유지시키게 된다. 한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 제 2 전압공급라인(VSS) 사이에 제 2 커패시터(C2)를 설치하고, 제 2 노드(P2)와 제 2 전압공급라인(VSS) 사이에 제 3 커패시터(C3)를 설치함으로써 제 1 노드(P1) 상의 전압 변화량을 정확하게 설계할 수 있다.Then, when the first clock signal CLK1 changes to the high level H as in the period t3, the voltage Vout on the output line OLn is maintained since the fifth PMOS transistor T5 is kept turned on. The high level H is changed. As in the period t4, since the third clock signal CLK3 is supplied to the gate terminal of the third PMOS transistor T3 as the low level L, the third PMOS transistor T3 is turned on and the second node P2 is turned on. ) Is changed to the low level (L). Then, the second and sixth PMOS transistors T2 and T6 are turned on because the low level L is supplied to their gate terminals via the second node P2, and thus the first and second PMOS transistors T1 and T6 are turned on. The voltage on the phase is discharged to the second voltage supply line VSS and the voltage on the output line OLn is maintained at the high level H. Meanwhile, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor C2 is installed between the first node P1 and the second voltage supply line VSS, and the second node P2 and the second voltage supply line VSS are installed. By installing the third capacitor (C3) between the) can be accurately designed the amount of voltage change on the first node (P1).

이와 같은, 종래의 쉬프트 레지스터 회로는 4개의 클럭신호를 이용하여 액정셀의 게이트 라인들을 구동시키기 위한 게이트 신호를 생성하기 때문에 복잡한 회로 구성을 가지게 된다.As described above, the conventional shift register circuit generates a gate signal for driving the gate lines of the liquid crystal cell by using four clock signals, and thus has a complicated circuit configuration.

따라서, 본 발명의 목적은 쉬프트 레지스터 회로를 간소화시킬 수 있도록 한 평판 표시장치의 쉬프트 레지스터 회로 및 그의 구동방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a shift register circuit and a driving method thereof for a flat panel display device which can simplify the shift register circuit.

또한, 본 발명의 다른 목적은 쉬프트 레지스터 회로의 구성을 단순하게 하여 비용을 감소시킬 수 있도록 한 평판 표시장치의 쉬프트 레지스터 회로 및 그의 구동방법을 제공하는데 있다.
Another object of the present invention is to provide a shift register circuit of a flat panel display device and a method of driving the same which can reduce the cost by simplifying the configuration of the shift register circuit.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 입력단자를 통해 입력되는 이전단 출력신호를 쉬프트시켜 출력라인들 통해 순차적으로 쉬프트 펄스를 출력하는 다수의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 회로에 있어서; 제 1 클럭신호가 공급되는 제 1 클럭라인과; 제 2 클럭신호가 공급되는 제 2 클럭라인과; 제 1 노드의 전압이 적어도 2 단계로 승압되게 하고, 상기 적어도 2단계로 승압된 상기 제 1 노드의 전압을 이용하여 상기 제 1 클럭신호를 상기 출력라인에 선택적으로 출력하는 출력부와; 상기 제 1 노드 상에 전압을 충전 및 방전시키는 제 1 충방전 회로와; 상기 제 1 충방전 회로 접속된 제 2 노드 상의 전압을 상기 이전단 출력신호 및 상기 제 2 클럭라인으로부터의 제 2 클럭신호에 따라 충전 및 방전시키는 제 2 충방전 회로와; 상기 이전단 출력신호와 상기 제 1 클럭신호를 이용하여 제 2 충방전 회로를 제어하는 제어부를 구비한다.
상기 제 1 충방전 회로는 상기 이전단 출력신호가 공급되는 입력단자와 상기 제 1 노드 사이에 접속된 제 1 스위치와; 상기 제 2 전압이 공급되는 제 2 전압공급라인과 상기 제 1 노드 사이에 접속된 제 2 스위치를 구비한다.
상기 제 2 충방전 회로는 상기 제 1 전압이 공급되는 제 1 전압공급라인과 제 3 노드 사이에 접속되어 상기 제 2 클럭신호에 응답하여 상기 제 1 전압공급라인과 상기 제3 노드 사이의 전류패스를 절환하는 제 3 스위치와; 상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 2 전압공급라인과 상기 제 2 노드 사이의 전류패스를 절환하는 제 4 스위치와; 상기 제 2 노드와 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제 2 노드와 상기 제 3 노드 사이의 전류패스를 절환하는 제 8 스위치를 구비한다.
상기 제어부는 상기 제 1 전압공급라인과 상기 제 5 노드 사이에 접속되어 상기 제 1 클럭신호에 응답하여 상기 제 1 전압공급라인과 상기 제 5 노드 사이의 전류패스를 절환하는 제 7 스위치와; 상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 제 5 노드와 상기 제 2 전압공급라인 사이의 전류패스를 절환하는 제 9 스위치를 구비한다.
상기 평판 표시장치의 쉬프트 레지스터 회로는 상기 제 1 스위치와 상기 제 1 노드 사이에 접속되고 자신의 게이트단자가 상기 제 1 스위치의 게이트단자에 접속된 제 1 더미 스위치와, 상기 제 2 스위치와 상기 제 2 전압공급라인 사이에 접속되고 자신의 게이트단자가 상기 제 2 스위치의 게이트단자에 접속된 제 2 더미 스위치와, 상기 제 4 스위치와 상기 제 2 전압공급라인 사이에 접속되고 자신의 게이트단자가 상기 제 4 스위치의 게이트단자에 접속된 제 4 더미 스위치와, 상기 제 9 스위치와 상기 제 5 노드 사이에 접속되고 자신의 게이트단자가 상기 제 9 스위치의 게이트단자에 접속된 제 9 더미 스위치를 더 구비한다.
상기 출력부는 상기 출력라인과 상기 제1 클럭라인 사이에 접속되어 상기 제 1 노드 상의 전압에 응답하여 상기 제 1 클럭라인과 상기 출력라인 사이의 전류패스를 절환하는 제 5 스위치와, 상기 출력라인과 상기 제 2 전압공급라인 사이에 접속되어 상기 제 2 노드 상의 전압에 응답하여 상기 제 2 전압공급라인과 상기 출력라인 사이의 전류패스를 절환하는 제 6 스위치를 구비한다.
상기 출력부는 상기 제 5 스위치의 게이트단자와 상기 출력라인 사이에 접속되어 상기 제 1 노드 상의 전압을 상기 적어도 2 단계로 승압시키기 위한 제 1 커패시터를 더 구비한다.
상기 평판 표시장치의 쉬프트 레지스터 회로는 상기 제 1 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 2 커패시터와, 상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 3 커패시터와, 상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 4 커패시터를 더 구비한다.
상기 제 1 및 제 2 클럭신호는 주기가 동일하고; 상기 제 2 클럭신호는 상기 제 1 클럭신호에 소정 간격만큼 지연된다.
상기 제 2 충방전 회로는 상기 제 2 클럭라인에 소스단자와 게이트단자가 접속되고 제 3 노드에 드레인단자가 접속되어 상기 제 2 클럭신호에 응답하여 상기 제 2 클럭라인과 상기 제 3 노드 사이의 전류패스를 절환하는 제3 스위치와; 상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 2 전압공급라인과 상기 제 2 노드 사이의 전류패스를 절환하는 제 4 스위치와; 상기 제 2 노드와 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제2 노드와 상기 제3 노드 사이의 전류패스를 절환하는 제8 스위치를 구비한다.
상기 제어부는 상기 제 1 클럭라인에 소스단자와 게이트단자가 접속되고 상기 제 5 노드에 드레인단자가 접속되어 상기 제 1 클럭신호에 응답하여 상기 제 1 클럭라인과 상기 제 5 노드 사이의 전류패스를 절환하는 제 7 스위치와; 상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 제 5 노드와 상기 제 2 전압공급라인 사이의 전류패스를 절환하는 제 9 스위치를 구비한다.
상기 제 2 충방전 회로는 제 3 노드와 상기 제 2 노드 사이에 접속되어 상기 제 2 클럭신호에 응답하여 상기 제3 노드와 상기 제 2 노드 사이의 전류패스를 절환하는 제 3 스위치와; 상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 2 전압공급라인과 상기 제 2 노드 사이의 전류패스를 절환하는 제 4 스위치와; 상기 제 1 전압이 공급되는 제 1 전압공급라인과 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제 1 전압공급라인과 상기 제 3 노드 사이의 전류패스를 절환하는 제 8 스위치를 구비한다.
상기 제어부는 상기 제 1 클럭라인에 소스단자와 게이트단자가 접속되고 상기 제 5 노드에 드레인단자가 접속되어 상기 제 1 클럭신호에 응답하여 상기 제 1 클럭라인과 상기 제 5 노드 사이의 전류패스를 절환하는 제 7 스위치와; 상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 제 5 노드와 상기 제 2 전압공급라인 사이의 전류패스를 절환하는 제 9 스위치를 구비한다.
상기 다수의 쉬프트 레지스터 각각은 PMOS 및 NMOS 트랜지스터 중 어느 하나의 트랜지스터들로 구성된다.
상기 평판 표시장치의 쉬프트 레지스터 회로의 구동방법은 클럭신호들과 제1 및 제2 전압을 이용하여 이전단 출력신호를 쉬프트시켜 출력라인들을 통해 순차적으로 출력하는 다수의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 회로의 구동방법에 있어서; 제 1 및 제 2 클럭신호를 발생하는 제 1 단계와, 상기 이전단 출력신호를 제 1 노드에 충전하는 제 2 단계와, 상기 이전단 출력신호를 반전시켜 제 2 노드 상에 충전하여 상기 제 1 노드에 충전된 전압이 방전되는 것을 차단하는 제 3 단계와, 상기 제 1 클럭신호를 이용하여 제 1 노드의 전압이 적어도 2 단계로 승압하는 제 4 단계와, 상기 승압된 제 1 노드의 전압을 이용하여 상기 제 1 클럭신호를 상기 출력라인에 선택적으로 출력하는 제 5 단계와, 상기 제 2 노드 상에 충전된 전압을 방전시켜 상기 1 노드에 충전된 전압을 방전시키는 제 6 단계를 포함한다. In order to achieve the above object, a shift register circuit of a flat panel display according to an exemplary embodiment of the present invention shifts a previous output signal input through an input terminal to output a plurality of shift registers sequentially through output lines. A shift register circuit comprising: A first clock line to which the first clock signal is supplied; A second clock line to which a second clock signal is supplied; An output unit causing the voltage of the first node to be boosted in at least two stages and selectively outputting the first clock signal to the output line using the voltage of the first node boosted in the at least two stages; A first charge / discharge circuit for charging and discharging a voltage on the first node; A second charge / discharge circuit for charging and discharging a voltage on a second node connected to the first charge / discharge circuit according to the previous stage output signal and a second clock signal from the second clock line; And a controller configured to control a second charge / discharge circuit using the previous stage output signal and the first clock signal.
The first charge / discharge circuit includes a first switch connected between an input terminal to which the previous stage output signal is supplied and the first node; And a second switch connected between the second voltage supply line to which the second voltage is supplied and the first node.
The second charge / discharge circuit is connected between a first voltage supply line to which the first voltage is supplied and a third node, and a current path between the first voltage supply line and the third node in response to the second clock signal. A third switch for switching; A fourth switch connected between the second node and the second voltage supply line to switch a current path between the second voltage supply line and the second node in response to the previous output signal; And an eighth switch connected between the second node and the third node to switch a current path between the second node and the third node in response to a voltage of a fifth node.
The control unit includes a seventh switch connected between the first voltage supply line and the fifth node to switch a current path between the first voltage supply line and the fifth node in response to the first clock signal; And a ninth switch connected between the fifth node and the second voltage supply line to switch a current path between the fifth node and the second voltage supply line in response to the previous stage output signal.
The shift register circuit of the flat panel display device includes a first dummy switch connected between the first switch and the first node and its gate terminal connected to the gate terminal of the first switch, the second switch, and the first switch. A second dummy switch connected between the second voltage supply line and its gate terminal connected to the gate terminal of the second switch, and connected between the fourth switch and the second voltage supply line and the gate terminal thereof And a fourth dummy switch connected to the gate terminal of the fourth switch, and a ninth dummy switch connected between the ninth switch and the fifth node and whose gate terminal is connected to the gate terminal of the ninth switch. do.
A fifth switch connected between the output line and the first clock line to switch a current path between the first clock line and the output line in response to a voltage on the first node; And a sixth switch connected between the second voltage supply lines to switch a current path between the second voltage supply line and the output line in response to a voltage on the second node.
The output unit further includes a first capacitor connected between the gate terminal of the fifth switch and the output line to boost the voltage on the first node in the at least two stages.
The shift register circuit of the flat panel display includes: a second capacitor connected between the first node and the second voltage supply line; a third capacitor connected between the second node and the second voltage supply line; And a fourth capacitor connected between the fifth node and the second voltage supply line.
The first and second clock signals have the same period; The second clock signal is delayed by the first clock signal by a predetermined interval.
The second charge / discharge circuit may include a source terminal and a gate terminal connected to the second clock line, and a drain terminal connected to a third node to connect the second clock line with the second clock signal in response to the second clock signal. A third switch for switching the current path; A fourth switch connected between the second node and the second voltage supply line to switch a current path between the second voltage supply line and the second node in response to the previous output signal; And an eighth switch connected between the second node and the third node to switch a current path between the second node and the third node in response to a voltage of a fifth node.
The control unit may be configured to connect a source terminal and a gate terminal to the first clock line, and a drain terminal to the fifth node to connect a current path between the first clock line and the fifth node in response to the first clock signal. A seventh switch for switching; And a ninth switch connected between the fifth node and the second voltage supply line to switch a current path between the fifth node and the second voltage supply line in response to the previous stage output signal.
The second charge / discharge circuit includes: a third switch connected between a third node and the second node to switch a current path between the third node and the second node in response to the second clock signal; A fourth switch connected between the second node and the second voltage supply line to switch a current path between the second voltage supply line and the second node in response to the previous output signal; An eighth switch connected between the first voltage supply line to which the first voltage is supplied and the third node to switch a current path between the first voltage supply line and the third node in response to a voltage of a fifth node; It is provided.
The control unit may be configured to connect a source terminal and a gate terminal to the first clock line, and a drain terminal to the fifth node to connect a current path between the first clock line and the fifth node in response to the first clock signal. A seventh switch for switching; And a ninth switch connected between the fifth node and the second voltage supply line to switch a current path between the fifth node and the second voltage supply line in response to the previous stage output signal.
Each of the plurality of shift registers is composed of any one of PMOS and NMOS transistors.
A shift register circuit driving method of the shift register circuit of the flat panel display device includes a shift register circuit including a plurality of shift registers which sequentially shift output signals through output lines by shifting previous output signals using clock signals and first and second voltages. In the driving method of; A first step of generating first and second clock signals, a second step of charging the previous stage output signal to a first node, and an inversion of the previous stage output signal and charging on a second node to the first node A third step of preventing discharge of the voltage charged in the node; a fourth step of boosting the voltage of the first node to at least two steps by using the first clock signal; and a voltage of the boosted first node And a fifth step of selectively outputting the first clock signal to the output line, and a sixth step of discharging the voltage charged on the second node by discharging the voltage charged on the second node.

삭제delete

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 15를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 15.

도 4를 참조하면, 본 발명의 실시 예에 따른 평판 표시장치는 스캔라인들과 데이터라이들을 포함하는 표시패널(100)과, 표시패널(100)의 스캔라인들을 구동하기 위한 스캔 쉬프트 레지스터 회로(105)를 포함하는 스캔 드라이버(104)와, 데이터 라인들을 구동시키기 위한 데이터 쉬프트 레지스터 회로(101)를 포함하는 데이터 드라이버(102)와, 스캔 드라이버(104) 및 데이터 드라이버(102)를 제어하기 위한 타이밍 제어부(106)를 구비한다.Referring to FIG. 4, a flat panel display according to an exemplary embodiment of the present invention may include a display panel 100 including scan lines and data lines, and a scan shift register circuit for driving scan lines of the display panel 100. A scan driver 104 including 105, a data driver 102 including a data shift register circuit 101 for driving data lines, and a scan driver 104 and a data driver 102 for controlling the scan driver 104 and the data driver 102. The timing controller 106 is provided.

표시패널(100)로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 일렉트로-루미네센스(Electro-Luminescence) 표시장치 중 어느 하나이다.The display panel 100 may be any one of a liquid crystal display, a field emission display, a plasma display panel, and an electro-luminescence display.

타이밍 제어부(106)는 스캔 제어신호들을 발생하여 스캔 드라이버(104)를 제어함과 아울러 데이터 제어 신호들을 발생하여 데이터 드라이버(102)를 제어하게 된다. 또한, 타이밍 제어부(106)는 화소데이터(R, G, B)를 정렬하여 데이터 드라이버(102)에 공급한다.The timing controller 106 generates scan control signals to control the scan driver 104 and generates data control signals to control the data driver 102. In addition, the timing controller 106 aligns the pixel data R, G, and B and supplies them to the data driver 102.

데이터 드라이버(102)는 타이밍 제어부(106)로부터의 R, G, B 데이터신호를 아날로그 신호로 변환하여 1 수평주기마다 1 수평라인분의 비디오 데이터를 표시패 널(100)에 공급한다. 이를 위해, 데이터 드라이브(106)는 순차적인 샘플링신호를 공급하는 데이터 쉬프트 레지스터 회로(101)와, 샘플링신호에 응답하여 비디오 데이터를 순차적으로 래치하여 동시에 출력하는 도시하지 않은 래치부와, 래치부로부터의 디지털 비디오 데이터를 아날로그 비디오 데이터로 변환하는 도시하지 않은 디지털-아날로그 변환부와, 디지털-아날로그 변환부로부터의 아날로그 비디오 데이터를 완충하여 출력하는 도시하지 않은 출력 출력부로 구성된다.The data driver 102 converts the R, G, and B data signals from the timing controller 106 into analog signals and supplies the video data of one horizontal line to the display panel 100 every one horizontal period. To this end, the data drive 106 includes a data shift register circuit 101 for supplying a sequential sampling signal, a latch portion (not shown) for sequentially latching and simultaneously outputting video data in response to the sampling signal; A digital-to-analog converter for converting digital video data into analog video data, and an output not shown for buffering and outputting analog video data from the digital-analog converter.

스캔 드라이버(104)는 타이밍 제어부(106)로부터의 스타트 펄스를 순차적으로 쉬프트시켜 쉬프트 펄스를 표시패널(100)의 스캔라인들에 공급한다. 이를 위해, 스캔 드라이버(104)는 스캔라인들을 분리하여 순차적으로 구동하기 위한 도시하지 않은 다수개의 스캔 구동 집적회로(Integrated Circuit)들로 구성된다. 이 스캔 구동 집적회로 각각은 통상 타이밍 제어부(106)로부터 공급되는 스타트 펄스와 쉬프트 클럭에 응답하여 1 수평기간(1H)을 가지는 순차적으로 스캔펄스를 발생하는 스캔 쉬프트 레지스터 회로(105)와, 스캔펄스를 표시패널(100)의 스캔라인 구동에 적합한 레벨로 쉬프트시키기 위한 도시하지 않은 레벨 쉬프터 등으로 구성된다. 이 때, 레벨 쉬프터는 표시패널(100)의 구동에 따라 사용하거나 사용되지 않을 수 있다.The scan driver 104 sequentially shifts the start pulse from the timing controller 106 and supplies the shift pulse to the scan lines of the display panel 100. To this end, the scan driver 104 is composed of a plurality of scan driving integrated circuits (not shown) for separating and sequentially driving the scan lines. Each of the scan driving integrated circuits includes a scan shift register circuit 105 and a scan pulse that sequentially generate scan pulses having one horizontal period 1H in response to a start pulse and a shift clock supplied from the timing controller 106. And a level shifter (not shown) for shifting the to a level suitable for driving the scan line of the display panel 100. In this case, the level shifter may or may not be used depending on the driving of the display panel 100.

데이터 쉬프트 레지스터 회로(101)는 타이밍 제어부(106)로부터의 소스 스타트 펄스를 쉬프트시킴으로써 순차적으로 샘플링 신호를 발생한다. 스캔 쉬프트 레지스터 회로(105)는 타이밍 제어부(106)로부터의 스타트 펄스를 쉬프트시킴으로써 스캔라인들에 순차적으로 스캔펄스를 공급한다.The data shift register circuit 101 sequentially generates the sampling signal by shifting the source start pulse from the timing controller 106. The scan shift register circuit 105 sequentially supplies the scan pulses to the scan lines by shifting the start pulse from the timing controller 106.

이러한, 데이터 쉬프트 레지스터 회로(101) 및 스캔 쉬프트 레지스터 회로(105) 각각은 도 4에 도시된 바와 같이 다수의 쉬프트 레지스터들로 구성된다. 따라서, 이하 데이터 쉬프트 레지스터 회로(101) 및 스캔 쉬프트 레지스터 회로(105)를 "쉬프트 레지스터 회로"라고 하여 설명하기로 한다.Each of the data shift register circuit 101 and the scan shift register circuit 105 is composed of a plurality of shift registers as shown in FIG. Therefore, the data shift register circuit 101 and the scan shift register circuit 105 will be described below as "shift register circuits".

본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 도 5에 도시된 바와 같이 n개의 쉬프트 레지스터들(112₁ 내지 112n)을 구비한다. 이들 n개의 쉬프트 레지스터들(112₁ 내지 112n)의 출력라인들은 n개의 출력라인들(OL1 내지 OLn)에 각각 접속된다.The shift register circuit of the flat panel display according to the first embodiment of the present invention includes n shift registers 112 ₁ to 112n as shown in FIG. 5. The output lines of these n shift registers 112 ₁ through 112n are connected to the n output lines OL1 through OLn, respectively.

제 1 쉬프트 레지스터(112₁)에는 타이밍 제어부(106)로부터 스타트 펄스(SP)가 공급되고 제 1 내지 제 n-1 쉬프트 레지스터들(112₁ 내지 112n-1)의 출력신호(OS1 내지 OSn-1)는 각각 후단의 쉬프트 레지스터들에 스타트 펄스로서 공급된다. 이 쉬프트 레지스터 회로의 입력신호들, 소정 주기를 가지는 제 1 및 제 2 클럭신호(CLK1, CLK2), 공급전압(VDD) 및 기저전압(VSS)은 도시하지 않은 클럭 발생기 및 전원회로로부터 인가된다.The start pulse SP is supplied to the first shift register 112 ₁ from the timing controller 106 and the output signals OS1 to OSn-1 of the first to n-1 shift registers 112 ₁ to 112n-1. Are supplied as start pulses to the shift registers at the rear stages, respectively. The input signals of the shift register circuit, the first and second clock signals CLK1 and CLK2 having a predetermined period, the supply voltage VDD and the base voltage VSS are applied from a clock generator and a power supply circuit (not shown).

제 1 내지 제 n 쉬프트 레지스터들(112₁ 내지 112n) 각각은 동일한 회로 구성을 가진다. 따라서, 이하 제 n-1 쉬프트 레지스터(112n-1)만을 예를 들어 제 1 내지 제 n 쉬프트 레지스터들(112₁ 내지 112n)를 설명하기로 한다.Each of the first to nth shift registers 112 ₁ to 112n has the same circuit configuration. Therefore, the first to nth shift registers 112 ₁ to 112n will be described below with only the n-th shift register 112n-1, for example.

제 n-1 쉬프트 레지스터(112n-1)는 도 6에 도시된 바와 같이 제 1 전압공급라인(VDD)과; 제 2 전압공급라인(VSS)과; 이전단 출력신호 공급라인(OLn-2)과 제 1 노드(P1) 및 제 4 노드(P4) 사이에 접속되어진 제 1 PMOS 트랜지스터(T1)와; 제 1 노드(P1), 제 2 노드(P2) 및 제 2 전압공급라인(VSS) 사이에 접속되어진 제 2 PMOS 트랜지스터(T2)와; 제 1 전압공급라인(VDD), 제 2 클럭라인(CLK2) 및 제 2 노드(P2) 사이에 접속되어진 제 3 PMOS 트랜지스터(T3)와; 제 2 노드(P2), 제 4 노드(P4) 및 제 2 전압공급라인(VSS) 사이에 접속되어진 제 4 PMOS 트랜지스터(T4)와; 제 1 노드(P1)와 출력라인(OLn-1) 사이에 접속되어진 제 1 커패시터(C1)와; 제 1 노드(P1), 제 1 클럭라인(CLK1) 및 출력라인(OLn-1) 사이에 접속되어진 제 5 PMOS 트랜지스터(T5)와; 제 2 노드(P2), 출력라인(OLn-1) 및 제 2 전압공급라인(VSS) 사이에 접속되어진 제 6 PMOS 트랜지스터(T6)와; 제 2 노드(P2)와, 제 5 노드(P5) 및 제 3 PMOS 트랜지스터(T3) 사이에 접속된 제 8 PMOS 트랜지스터(T8)와; 제 4 노드(P4), 제 5 노드(P5) 및 제 2 전압공급라인(VSS) 사이에 접속된 제 9 PMOS 트랜지스터(T9)와; 제 1 전압공급라인(VDD), 제 1 클럭라인(CLK1) 및 제 5 노드(P5) 사이에 접속된 제 7 PMOS 트랜지스터(P7)를 구비한다. 여기서, 제 1 및 2 PMOS 트랜지스터(T1, T2)는 제 1 노드(P1) 상에 이전 쉬프트 레지스터(112n-2)로부터 공급되는 출력신호(OLn-2)를 충전 및 방전시키는 제 1 충방전 회로이고, 제 5 및 제 6 PMOS 트랜지스터(T5, T6)는 제 1 노드(P1) 상의 전압에 따라 제 1 클럭신호(CLK)와 제 2 전압공급라인(VSS)으로부터의 공급전압을 이용하여 출력신호를 출력하는 출력부이고, 제 3, 4 및 8 PMOS 트랜지스터(T3, T4, T8)는 제 2 노드(P2) 상의 전압을 충방전시키는 제 2 충방전 회로이고, 제 7 및 제 9 PMOS 트랜지스터(T7, T9)는 제 2 충방전 회로를 제어하는 제어부이다.The n-th shift register 112n-1 includes a first voltage supply line VDD as shown in FIG. 6; A second voltage supply line VSS; A first PMOS transistor T1 connected between the previous stage output signal supply line OLn-2 and the first node P1 and the fourth node P4; A second PMOS transistor T2 connected between the first node P1, the second node P2, and the second voltage supply line VSS; A third PMOS transistor T3 connected between the first voltage supply line VDD, the second clock line CLK2 and the second node P2; A fourth PMOS transistor T4 connected between the second node P2, the fourth node P4, and the second voltage supply line VSS; A first capacitor C1 connected between the first node P1 and the output line OLn-1; A fifth PMOS transistor T5 connected between the first node P1, the first clock line CLK1 and the output line OLn-1; A sixth PMOS transistor T6 connected between the second node P2, the output line OLn-1, and the second voltage supply line VSS; An eighth PMOS transistor T8 connected between the second node P2, the fifth node P5, and the third PMOS transistor T3; A ninth PMOS transistor T9 connected between the fourth node P4, the fifth node P5, and the second voltage supply line VSS; A seventh PMOS transistor P7 is connected between the first voltage supply line VDD, the first clock line CLK1, and the fifth node P5. Here, the first and second PMOS transistors T1 and T2 charge and discharge the first charge and discharge circuit for charging and discharging the output signal OLn-2 supplied from the previous shift register 112n-2 on the first node P1. The fifth and sixth PMOS transistors T5 and T6 output signals using supply voltages from the first clock signal CLK and the second voltage supply line VSS according to the voltage on the first node P1. The third, fourth and eighth PMOS transistors T3, T4, and T8 are second charge / discharge circuits for charging and discharging a voltage on the second node P2, and the seventh and ninth PMOS transistors ( T7 and T9 are control sections for controlling the second charge / discharge circuit.

제 1 및 제 2 클럭신호(CLK1, CLK2) 각각은 동일한 주기를 가지며, 제 2 클럭신호(CLK2)는 제 1 클럭신호(CLK1)에 비하여 소정 간격 지연된다. 이에 따라, 제 1 클럭신호(CLK1)가 하이레벨(H)일 경우 제 2 클럭신호(CLK2)는 로우레벨(L)이 된다. 이로 인하여, 제 1 클럭신호(CLK1) 및 제 2 클럭신호(CLK)의 라이징 에지 시점은 소정 간격을 가지게 된다. 이러한, 제 1 클럭신호(CLK1)는 출력라인들(OLn-1)에 출력신호(OLn-1)를 공급하기 위한 신호로 사용되며, 제 2 클럭신호(CLK2)는 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 신호로 사용된다.Each of the first and second clock signals CLK1 and CLK2 has the same period, and the second clock signal CLK2 is delayed by a predetermined interval compared to the first clock signal CLK1. Accordingly, when the first clock signal CLK1 is at the high level H, the second clock signal CLK2 is at the low level L. FIG. As a result, the rising edges of the first clock signal CLK1 and the second clock signal CLK have a predetermined interval. The first clock signal CLK1 is used as a signal for supplying the output signal OLn-1 to the output lines OLn-1, and the second clock signal CLK2 is disposed on the first node P1. Used as a signal to discharge the voltage charged in the

제 1 전압공급라인(VDD)에는 도시하지 않은 전압원으로부터 로우레벨(L)의 전압이 공급되고, 제 2 전압공급라인(VSS)에는 도시하지 않은 전압원으로부터 하이레벨(H)의 전압이 공급된다.The voltage of the low level L is supplied from the voltage source (not shown) to the first voltage supply line VDD, and the voltage of the high level H is supplied from the voltage source not shown to the second voltage supply line VSS.

제 1 PMOS 트랜지스터(T1)는 이전단 출력신호 공급라인(OLn-2)으로부터의 출력신호(OLn-2)를 자신의 게이트 단자에 접속된 제 4 노드(P4)에 공급되는 이전단 출력신호 공급라인(OLn-2)으로부터의 출력신호(OLn-2)에 따라 제 1 노드(P1)를 경유하여 제 1 노드(P1)에 충전시키는 역할을 한다. 제 2 PMOS 트랜지스터(T2)는 자신의 게이트 단자에 접속된 제 2 노드(P2) 상의 전압에 따라 제 1 노드(P1) 상에 충전된 전압을 방전시키는 역할을 한다.The first PMOS transistor T1 supplies the previous stage output signal supplied with the output signal OLn-2 from the previous stage output signal supply line OLn-2 to the fourth node P4 connected to its gate terminal. The first node P1 is charged via the first node P1 according to the output signal OLn-2 from the line OLn-2. The second PMOS transistor T2 discharges the voltage charged on the first node P1 according to the voltage on the second node P2 connected to its gate terminal.

제 3 PMOS 트랜지스터(T3)는 제 2 클럭신호(CLK2)에 응답하여 제 1 전압공급라인(VDD)으로부터의 로우전압을 제 2 노드(P2) 상으로 절환하는 역할을 한다. 이러한, 제 3 PMOS 트랜지스터(T3)는 제 2 클럭신호(CLK2)에 따라 제 2 PMOS 트랜지스터(T2)가 턴-온되도록 제 1 전압공급라인(VDD)으로부터의 로우레벨(L)의 전압을 제 2 노드(P2) 상에 공급하여 제 1 노드(P1)에 충전된 전압을 방전시키는 역할을 한다.The third PMOS transistor T3 switches the low voltage from the first voltage supply line VDD onto the second node P2 in response to the second clock signal CLK2. The third PMOS transistor T3 removes the voltage of the low level L from the first voltage supply line VDD so that the second PMOS transistor T2 is turned on according to the second clock signal CLK2. The second node P2 is supplied on the second node P2 to discharge the voltage charged in the first node P1.

제 4 PMOS 트랜지스터(T4)는 제 4 노드(P4)를 경유하여 자신의 게이트 단자에 공급되는 이전단 출력신호 공급라인(OLn-2)으로부터의 출력신호(OLn-2)에 응답하여 제 2 노드(P2)를 제 2 전압공급라인(VSS)에 선택적으로 접속시킨다. 제 5 PMOS 트랜지스터(T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압레벨에 따라 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 절환한다. 제 6 PMOS 트랜지스터(T6)는 자신의 게이트 단자에 접속된 제 2 노드(P2) 상의 전압에 따라 출력라인(OLn-1)을 제 2 전압공급라인(VSS)에 접속시킨다.The fourth PMOS transistor T4 responds to the output signal OLn-2 from the previous output signal supply line OLn-2 supplied to its gate terminal via the fourth node P4. (P2) is selectively connected to the second voltage supply line (VSS). The fifth PMOS transistor T5 switches the first clock signal CLK1 to the output line OLn-1 according to the voltage level on the first node P1 connected to its gate terminal. The sixth PMOS transistor T6 connects the output line OLn-1 to the second voltage supply line VSS according to the voltage on the second node P2 connected to its gate terminal.

제 7 PMOS 트랜지스터(T7)는 자신의 게이트 단자에 인가된 제 1 클럭신호(CLK1)에 따라 이전단 출력신호 공급라인(OLn-2)을 통해 공급되는 전단 쉬프트 레지스터(112n-2)로부터의 출력신호(OLn-2)에 반전된 전압레벨이 제 5 노드(P5) 상에 나타나도록 한다. 제 9 PMOS 트랜지스터(T9)는 자신의 게이트 단자에 인가된 제 1 클럭신호(CLK1)에 따라 이전단 출력신호 공급라인(OLn-2)을 통해 공급되는 전단 쉬프트 레지스터(112n-1)로부터의 출력신호(OLn-2)에 반전된 전압레벨을 제 5 노드(P5) 상에 나타나도록 한다.The seventh PMOS transistor T7 outputs from the front end shift register 112n-2 supplied through the previous output signal supply line OLn-2 according to the first clock signal CLK1 applied to its gate terminal. The voltage level inverted in the signal OLn-2 is displayed on the fifth node P5. The ninth PMOS transistor T9 outputs from the front end shift register 112n-1 supplied through the previous output signal supply line OLn-2 according to the first clock signal CLK1 applied to its gate terminal. The voltage level inverted in the signal OLn-2 is displayed on the fifth node P5.

제 8 PMOS 트랜지스터(T8)는 자신의 게이트 단자에 접속된 제 5 노드(P5) 상의 전압레벨에 따라 제 2 노드(P2) 상의 전압레벨을 제어하여 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하게 된다. 이러한 제 8 PMOS 트랜지스터(T8)는 제3 노드(P3)를 경유하여 제3 PMOS 트랜지스터(T3)에 접속됨과 아울러, 제2 노드(P2)를 경유하여 제4 PMOS 트랜지스터(T4)에 접속된다. The eighth PMOS transistor T8 controls the voltage level on the second node P2 according to the voltage level on the fifth node P5 connected to its gate terminal to discharge the voltage on the first node P1. To control the signal. The eighth PMOS transistor T8 is connected to the third PMOS transistor T3 via the third node P3 and to the fourth PMOS transistor T4 via the second node P2.

제 1 커패시터(C1)는 제 1 클럭신호(CLK1)가 제 5 PMOS 트랜지스터(T5)를 경유하여 출력라인(OLn-1)에 공급될 때 제 1 클럭신호(CLK1)의 전압레벨 만큼 제 1 노드(P1) 상의 전압을 승압시키게 된다. 즉, 제 1 노드(P1) 상에는 제 1 클럭신호(CLK1)가 제 5 PMOS 트랜지스터(T5)를 경유하여 출력라인(OLn-1)에 공급될 때 제 1 커패시터(C1)의 영향으로 제 1 클럭신호(CLK1)의 로우상태의 전압에 의한 부트스트래핑(Bootstrapping) 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다.The first capacitor C1 has a first node corresponding to the voltage level of the first clock signal CLK1 when the first clock signal CLK1 is supplied to the output line OLn-1 via the fifth PMOS transistor T5. The voltage on P1 is boosted. That is, when the first clock signal CLK1 is supplied to the output line OLn-1 through the fifth PMOS transistor T5 on the first node P1, the first clock is affected by the influence of the first capacitor C1. A bootstrapping phenomenon occurs due to the low voltage of the signal CLK1 and becomes a low level L higher than the low level L. FIG.

도 6을 도 7과 결부하여 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.6, the driving method of the shift register circuit of the flat panel display according to the first embodiment of the present invention will be described.

t1 구간에서는 이전단 출력신호 공급라인(OLn-2)을 통해 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되면 제 1, 제 4 및 제 9 PMOS 트랜지스터(T1, T4, T9)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(T1)가 턴-온됨에 따라 공급되는 이전단 출력신호(OLn-2)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(P2) 상에는 제 4 PMOS 트랜지스터(T4)가 턴-온됨에 따라 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다.In the t1 section, when the previous output signal OLn-2 is supplied from the previous shift register 112n-2 through the previous output signal supply line OLn-2, the first, fourth and ninth PMOS transistors T1, T4 and T9 are turned on. Then, the voltage on the first node P1 is changed to the low level L by the previous output signal OLn-2 supplied as the first PMOS transistor T1 is turned on, and the second node P2 is turned on. As the fourth PMOS transistor T4 is turned on, the voltage of the high level H is supplied from the second voltage supply line VSS.

t1 구간에서 제 5 노드(P5) 상에는 이전단 출력신호(OLn-2)에 의해 제 9 PMOS 트랜지스터(T9)가 턴-온됨에 따라 제 2 전압공급라인(VSS)으로부터 공급되는 하이레벨(H)의 전압이 충전된다. 결과적으로, 제 5 노드(P5) 상의 전압은 제 9 PMOS 트랜지스터(T9)의 턴-온으로 인하여 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 반전된 하이레벨(H)이 된다. 이 때, t1 구간에서 이전 쉬프트 레지스터(112n-2)로부터 제 4 노드(P4) 상에 공급되는 로우레벨(L)의 이전단 출력신호(OLn-2)와 함께 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(T3)의 게이트 단자에 공급되는데, 상술한 제 5 노드(P5) 상의 전압이 하이레벨(H)이기 때문에 제 8 PMOS 트랜지스터(T8)는 턴-오프상태가 된다. 따라서, 로우레벨(L)의 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(T3)에 공급되더라도 제 1 전압공급라인(VDD)으로부터 로우레벨(L)의 전압이 제 8 PMOS 트랜지스터(T8)를 경유하여 제 2 노드(P2)에 공급되는 것을 차단하게 된다.The high level H supplied from the second voltage supply line VSS as the ninth PMOS transistor T9 is turned on by the previous output signal OLn-2 on the fifth node P5 in the period t1. The voltage of is charged. As a result, the voltage on the fifth node P5 is inverted by the high level (inverted to the previous stage output signal OLn-2 from the previous shift register 112n-2 due to the turn-on of the ninth PMOS transistor T9). H). At this time, on the first node P1 together with the previous output signal OLn-2 of the low level L supplied from the previous shift register 112n-2 to the fourth node P4 in the period t1. The second clock signal CLK2 for discharging the charged voltage is supplied to the gate terminal of the third PMOS transistor T3. The eighth PMOS is because the voltage on the fifth node P5 is the high level H. Transistor T8 is turned off. Therefore, even when the second clock signal CLK2 having the low level L is supplied to the third PMOS transistor T3, the voltage of the low level L is lower than the eighth PMOS transistor T8 from the first voltage supply line VDD. It is blocked from being supplied to the second node (P2) via.

이러한, t1 구간에서 제 1 PMOS 트랜지스터(T1)가 턴-온됨에 따라 제 1 노드(P1) 상에는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 충전된다. 이에 따라, 제 5 PMOS 트랜지스터(T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1)에 충전된 전압에 의해 턴-온되어 하이레벨(H)의 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 공급하게 된다. 따라서, 출력라인(OLn-1)에는 1 클럭신호(CLK1)가 그대로 공급되기 때문에 하이레벨(H)을 유지한다.As the first PMOS transistor T1 is turned on in the period t1, the previous stage output signal OLn-2 is charged from the previous shift register 112n-2 on the first node P1. Accordingly, the fifth PMOS transistor T5 is turned on by the voltage charged in the first node P1 connected to its gate terminal to output the first clock signal CLK1 having the high level H. It is supplied to (OLn-1). Therefore, since the one clock signal CLK1 is supplied to the output line OLn-1 as it is, the high level H is maintained.

그런 다음, 제 1 클럭신호(CLK1)가 하이레벨(H)에서 로우레벨(L)로 변함과 아울러 제 2 클럭신호(CLK2)가 하이레벨(H) 상태를 유지하는 t2 구간에서는 t1 구간에서 턴-온된 제 5 PMOS 트랜지스터(T5)에 로우레벨(L)의 제 1 클럭신호(CLK1)가 공급됨과 아울러 제 7 PMOS 트랜지스터(T7)에 공급된다. 이로 인하여, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(C1)의 영향으로 로우레벨(L)의 제 1 클럭신호(CLK1)의 전압에 의한 부트스트래핑(Bootstrapping) 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터(T5)가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(T5)를 경유하여 출력라인(OLn-1)에 공급됨과 아울러 다음 단 쉬프트 레지스터(112n)의 이전단 출력신호 공급라인(OLn-1)에 공급된다. 이에 따라, 제 5 PMOS 트랜지스터(T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(C1)는 제 5 PMOS 트랜지스터(T5)에 존재하는 기생 커패시터로 대치될 수 있다.Then, in the t2 section in which the first clock signal CLK1 changes from the high level H to the low level L and the second clock signal CLK2 maintains the high level H state, it is turned in the t1 section. The first clock signal CLK1 having the low level L is supplied to the fifth PMOS transistor T5 that is turned on, and is supplied to the seventh PMOS transistor T7. As a result, the first node P1 receives the voltage of the first clock signal CLK1 of the low level L due to the influence of the first capacitor C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor T5. Bootstrapping phenomenon occurs by the low level (L) higher than the low level (L). As a result, the fifth PMOS transistor T5 is reliably turned on so that the low level L of the first clock signal CLK1 remains unchanged via the fifth PMOS transistor T5 without the voltage drop. 1) and the output signal supply line OLn-1 of the previous stage of the next stage shift register 112n. Accordingly, voltage loss due to the threshold voltage of the fifth PMOS transistor T5 is minimized. Meanwhile, the first capacitor C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor T5.

이와 동시에, 로우레벨(L)의 제 1 클럭신호(CLK1)에 의해 제 7 PMOS 트랜지스터(T7)가 턴-온됨에 따라 제 5 노드(P5) 상에 제 1 전압공급라인(VDD)으로부터 로우레벨(L)의 전압이 제 7 PMOS 트랜지스터(T7)를 통하여 공급된다. 이에 따라, 제 5 노드(P5) 상의 전압이 로우레벨(L)이 됨으로써 제 8 PMOS 트랜지스터(T8)가 턴-온되게 된다. 이러한, 제 8 PMOS 트랜지스터(T8)는 전단 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되기 전까지 턴-온 상태를 유지하게 된다.At the same time, as the seventh PMOS transistor T7 is turned on by the first clock signal CLK1 of the low level L, the low level from the first voltage supply line VDD on the fifth node P5 is lowered. The voltage of (L) is supplied through the seventh PMOS transistor T7. Accordingly, the voltage on the fifth node P5 becomes the low level L, thereby turning on the eighth PMOS transistor T8. The eighth PMOS transistor T8 is turned on until the previous stage output signal OLn-2 is supplied from the front end shift register 112n-2.

한편, 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2) 간의 간격, 즉 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하는 시점과 제 2 클럭신호(CLK2)가 하이레벨(H)에서 로우레벨(L)로 변하는 시점 사이인 t3 구간에서는 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하면 제 5 PMOS 트랜지스터(T5)가 계속 턴-온 상태이기 때문에 출력라인(OLn-1)의 전압은 제 1 클럭신호(CLK1)를 따라 하이레벨(H)이 된다. 즉, 제 5 PMOS 트랜지스터(T5)는 제 1 노드(P1)의 전압(Vp1)은 하이레벨(H)의 제 1 클럭신호(CLK1)에 의해 로우레벨(L)로 감소하더라도 제 1 노드(P1) 상의 전압(Vp1)이 로우레벨(L)을 유지하기 때문에 계속 턴-온 상태가 된다.On the other hand, the interval between the first clock signal CLK1 and the second clock signal CLK2, that is, when the first clock signal CLK1 changes from the low level L to the high level H and the second clock signal CLK2 In the t3 period between the time when the high level H changes from the high level H to the low level L, when the first clock signal CLK1 changes from the low level L to the high level H, the fifth PMOS transistor T5 is turned on. Since it is continuously turned on, the voltage of the output line OLn-1 becomes the high level H along the first clock signal CLK1. That is, the fifth PMOS transistor T5 has the first node P1 even though the voltage Vp1 of the first node P1 is reduced to the low level L by the first clock signal CLK1 of the high level H. Since the voltage Vp1 on) maintains the low level L, it is continuously turned on.

제 8 PMOS 트랜지스터(T8)가 계속 턴-온된 상태에서 제 2 클럭신호(CLK2)가 로우레벨(L) 상태가 되는 t4 구간에서는 제 2 클럭신호(CLK2)에 의해 제 3 PMOS 트랜지스터(T3)가 턴-온되어 제 2 노드(P2) 상에 제 1 공급전압라인(VDD)으로부터 로우레벨(L)의 전압이 공급된다. 이에 따라, 제 2 PMOS 트랜지스터(T2)가 턴-온됨으로써 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨과 아울러 제 6 PMOS 트랜지스터(T6)가 턴-온된다. 즉, 제 2 PMOS 트랜지스터(T2)가 턴-온에 의해 제 1 노드(P1) 상에는 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다. 따라서, 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨에 따라 제 5 PMOS 트랜지스터(T5)가 턴-오프되고, 출력라인(OLn-1) 상의 전압(Vout)은 제 2 전압공급라인(VSS)으로부터의 하이레벨(H)의 전압이 공급되어 하이레벨(H)을 유지하게 된다.In the period t4 where the second clock signal CLK2 is turned to the low level L state while the eighth PMOS transistor T8 is continuously turned on, the third PMOS transistor T3 is driven by the second clock signal CLK2. The low level L is supplied from the first supply voltage line VDD to the second node P2 by being turned on. Accordingly, the second PMOS transistor T2 is turned on so that the voltage Vp1 charged on the first node P1 is discharged and the sixth PMOS transistor T6 is turned on. That is, the voltage of the high level H is supplied from the second voltage supply line VSS to the first node P1 by turning on the second PMOS transistor T2. Accordingly, as the voltage Vp1 charged on the first node P1 is discharged, the fifth PMOS transistor T5 is turned off, and the voltage Vout on the output line OLn-1 is supplied with the second voltage. The voltage of the high level H from the line VSS is supplied to maintain the high level H.

한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 제 2 전압공급라인(VSS) 사이에 제 2 커패시터(C2)를 설치하고, 제 2 노드(P2)와 제 2 전압공급라인(VSS) 사이에 제 3 커패시터(C3)를 설치함으로써 제 2 노드(P2) 상의 전압 변화량을 정확하게 설계할 수 있다.Meanwhile, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor C2 is installed between the first node P1 and the second voltage supply line VSS, and the second node P2 and the second voltage supply line VSS are installed. By installing the third capacitor (C3) between the) can be accurately designed the amount of voltage change on the second node (P2).

다른 한편, 제 5 노드(P5)와 제 2 전압공급라인(VSS) 사이에 제 4 커패시터(C4)를 설치하여 제 8 PMOS 트랜지스터(T8)의 누설전류를 방지함과 아울러 트랜지스터 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있다.On the other hand, the fourth capacitor C4 is provided between the fifth node P5 and the second voltage supply line VSS to prevent leakage current of the eighth PMOS transistor T8 and to improve reliability of the transistor device. This makes it possible to operate more stably.

이와 같은, 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터(112n-2)의 이전단 출력신호(OLn-2)에 반전된 신호를 생성하는 제 9 PMOS 트랜지스터(T9)와, 반전된 신호에 따라 출력라인(OLn-1)에 출력신호(OLn-1)를 공급하는 제 5 PMOS 트랜지스터(T5)의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하는 제 8 PMOS 트랜지스터(T8)를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호(OLn-1)를 생성할 수 있다. 따라서, 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다.As described above, the shift register circuit of the flat panel display according to the first exemplary embodiment of the present invention may include a ninth PMOS transistor configured to generate an inverted signal in the output signal OLn-2 of the previous shift register 112n-2. And discharges a voltage on the first node P1 connected to the gate terminal of the fifth PMOS transistor T5 for supplying the output signal OLn-1 to the output line OLn-1 according to the inverted signal. By providing an eighth PMOS transistor T8 for controlling a signal to be used, the output signal OLn-1 can be generated using only two clock signals. Therefore, the shift register circuit of the flat panel display according to the first embodiment of the present invention can reduce the cost by simplifying the configuration of the shift register circuit.

도 8을 참조하면, 본 발명의 제 2 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 PMOS 트랜지스터들에 인가되는 전압을 분기하여 누설전류를 감소시키고 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있도록 듀얼 게이트(Dual Gate) 구조를 가지게 된다.Referring to FIG. 8, the shift register circuit of the flat panel display according to the second exemplary embodiment of the present invention can stably operate by dividing voltages applied to PMOS transistors to reduce leakage current and improve device reliability. It has a dual gate structure.

구체적으로, 본 발명의 제 2 실시 예에 따른 평판 표시장치의 쉬프트 레지스 터 회로는 도 6에 도시된 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 가지며, 단지 도 8에 도시된 바와 같이 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(1T1, 1T2, 1T4, 1T9) 각각에 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(2T1, 2T2, 2T4, 2T9)가 설치된다. 따라서, 본 발명의 제 2 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(1T1, 1T2, 1T4, 1T9)에 인가되는 높은 전압을 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(2T1, 2T2, 2T4, 2T9)로 분기하여 누설전류를 감소시켜 트랜지스터 소자의 신뢰성을 향상시킴으로써 각 PMOS 트랜지스터를 안정적으로 동작시킬 수 있다.Specifically, the shift register circuit of the flat panel display according to the second embodiment of the present invention has the same configuration as the shift register circuit of the flat panel display according to the first embodiment of the present invention shown in FIG. As shown in FIG. 8, dummy first, second, fourth and ninth PMOS transistors 2T1, 2T2, 2T4 are respectively disposed in the first, second, fourth and ninth PMOS transistors 1T1, 1T2, 1T4, and 1T9. 2T9) is installed. Accordingly, the shift register circuit of the flat panel display according to the second exemplary embodiment of the present invention provides a dummy first by applying a high voltage applied to the first, second, fourth and ninth PMOS transistors 1T1, 1T2, 1T4, and 1T9. Each of the PMOS transistors can be stably operated by branching into the second, fourth, and ninth PMOS transistors 2T1, 2T2, 2T4, and 2T9 to reduce leakage current to improve reliability of the transistor device.

도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 3 및 제 7 PMOS 트랜지스터(3T3, 3T7)를 제외한 다른 각 구성요소들은 도 6에 도시된 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 갖는다. 이에 따라, 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 3 및 제 7 PMOS 트랜지스터(3T3, 3T7)를 제외한 다른 각 구성요소들에 대한 설명은 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로로 대신하기로 한다.Referring to FIG. 9, the shift register circuit of the flat panel display according to the third exemplary embodiment of the present invention may include other components except for the third and seventh PMOS transistors 3T3 and 3T7. The shift register circuit of the flat panel display according to the first embodiment has the same configuration. Accordingly, descriptions of the other components except for the third and seventh PMOS transistors 3T3 and 3T7 of the shift register circuit of the flat panel display according to the third embodiment of the present invention are described in the first embodiment of the present invention. In accordance with the shift register circuit of the flat panel display according to.

본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 3 PMOS 트랜지스터(3T3)는 제 8 PMOS 트랜지스터(3T8)에 접속됨과 아울러 제 2 클럭라인(CLK2)에 다이오드형으로 접속된다. 제 7 PMOS 트랜지스터(3T7)는 제 5 노드(3P5)에 접속됨과 아울러 제 1 클럭라인(CLK1)에 다이오드형으로 접속된다.The third PMOS transistor 3T3 of the shift register circuit of the flat panel display according to the third embodiment of the present invention is connected to the eighth PMOS transistor 3T8 and diode-connected to the second clock line CLK2. The seventh PMOS transistor 3T7 is connected to the fifth node 3P5 and diode-connected to the first clock line CLK1.

제 3 PMOS 트랜지스터(3T3)의 게이트 단자 및 드레인 단자에는 제 2 클럭라인(CLK2)으로부터의 제 2 클럭신호(CLK2)가 공급되고, 제 7 PMOS 트랜지스터(3T7)의 게이트 단자 및 드레인 단자에는 제 1 클럭라인(CLK1)으로부터의 제 1 클럭신호(CLK1)가 공급된다.The second clock signal CLK2 from the second clock line CLK2 is supplied to the gate terminal and the drain terminal of the third PMOS transistor 3T3, and the first terminal is provided to the gate terminal and the drain terminal of the seventh PMOS transistor 3T7. The first clock signal CLK1 from the clock line CLK1 is supplied.

도 9를 도 7과 결부하여 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.A driving method of a shift register circuit of a flat panel display according to a third exemplary embodiment of the present invention will be described with reference to FIG. 9 as follows.

t1 구간에서는 이전단 출력신호 공급라인(OLn-2)를 통해 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되면 제 1, 제 4 및 제 9 PMOS 트랜지스터(3T1, 3T4, 3T9)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(3T1)가 턴-온됨에 따라 공급되는 이전단 출력신호(OLn-2)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(P2) 상에는 제 4 PMOS 트랜지스터(3T4)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다.In the t1 section, when the previous output signal OLn-2 is supplied from the previous shift register 112n-2 through the previous output signal supply line OLn-2, the first, fourth and ninth PMOS transistors 3T1, 3T4, 3T9) are turned on. Then, the voltage on the first node P1 is changed to the low level L by the previous output signal OLn-2 supplied as the first PMOS transistor 3T1 is turned on and the second node P2 is turned on. As the fourth PMOS transistor 3T4 is turned on, the voltage of the high level H is supplied from the voltage supply line VSS.

t1 구간에서 제 5 노드(3P5) 상에는 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 의해 제 9 PMOS 트랜지스터(3T9)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 공급되는 하이레벨(H)의 전압이 충전된다. 결과적으로, 제 5 노드(3P5) 상의 전압은 제 9 PMOS 트랜지스터(3T9)의 턴-온으로 인하여 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 반전된 하이레벨(H)이 된다. 이 때, t1 구간에서 이전 쉬프트 레지스터(112n-2)로부터 제 4 노드(3P4) 상에 공급되는 로우레벨(L)의 이전단 출력신호(OLn-2)와 함께 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(3T3)의 게이트 단자에 공급되는데, 상술한 제 5 노드(3P5) 상의 전압이 하이레벨(H)이기 때문에 제 8 PMOS 트랜지스터(3T8)는 턴-오프상태가 된다. 따라서, 로우레벨(L)의 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(3T3)에 공급되더라도 제 2 클럭라인(CLK2)으로부터 로우레벨(L)의 전압이 제 3 및 8 PMOS 트랜지스터(3T3, 3T8)를 경유하여 제 2 노드(P2)에 공급되는 것을 차단하게 된다.In the t1 period, as the ninth PMOS transistor 3T9 is turned on by the previous stage output signal OLn-2 from the previous shift register 112n-2 on the fifth node 3P5, the voltage supply line VSS is turned on. The voltage of the high level H supplied from is charged. As a result, the voltage on the fifth node 3P5 is inverted by the high level (inverted to the previous output signal OLn-2 from the previous shift register 112n-2 due to the turn-on of the ninth PMOS transistor 3T9). H). At this time, on the first node P1 together with the output signal OLn-2 of the low level L supplied from the previous shift register 112n-2 to the fourth node 3P4 in the period t1. The second clock signal CLK2 for discharging the charged voltage is supplied to the gate terminal of the third PMOS transistor 3T3. The eighth PMOS is because the voltage on the fifth node 3P5 described above is high level H. Transistor 3T8 is turned off. Therefore, even when the second clock signal CLK2 of the low level L is supplied to the third PMOS transistor 3T3, the voltages of the low level L from the second clock line CLK2 are the third and eighth PMOS transistors 3T3. , 3T8 is blocked from being supplied to the second node P2.

이러한, t1 구간에서 제 1 PMOS 트랜지스터(3T1)가 턴-온됨에 따라 제 1 노드(P1) 상에는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 충전된다. 이에 따라, 제 5 PMOS 트랜지스터(3T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1)에 충전된 전압에 의해 턴-온되어 하이레벨(H)의 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 공급하게 된다. 따라서, 출력라인(OLn-1)에는 1 클럭신호(CLK1)가 그대로 공급되기 때문에 하이레벨(H)을 유지한다.As the first PMOS transistor 3T1 is turned on in the period t1, the previous stage output signal OLn-2 is charged from the previous shift register 112n-2 on the first node P1. Accordingly, the fifth PMOS transistor 3T5 is turned on by the voltage charged in the first node P1 connected to its gate terminal to output the first clock signal CLK1 having the high level H. It is supplied to (OLn-1). Therefore, since the one clock signal CLK1 is supplied to the output line OLn-1 as it is, the high level H is maintained.

그런 다음, 제 1 클럭신호(CLK1)가 하이레벨(H)에서 로우레벨(L)로 변함과 아울러 제 2 클럭신호(CLK2)가 하이레벨(H) 상태를 유지하는 t2 구간에서는 t1 구간에서 턴-온된 제 5 PMOS 트랜지스터(3T5)에 로우레벨(L)의 제 1 클럭신호(CLK1)가 공급됨과 아울러 제 7 PMOS 트랜지스터(3T7)에 공급된다. 이로 인하여, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(3T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(C1)의 영향으로 로우레벨(L)의 제 1 클럭신호(CLK1)의 전압에 의한 부트스트래핑(Bootstrapping) 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터(3T5)가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(3T5)를 경유하여 출력라인(OLn-1)에 공급됨과 아울러 다음 단 쉬프트 레지스터(112n-1)의 이전단 출력신호 공급라인(OLn-1)에 공급된다. 이에 따라, 제 5 PMOS 트랜지스터(3T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(3C1)는 제 5 PMOS 트랜지스터(3T5)에 존재하는 기생 커패시터로 대치될 수 있다.Then, in the t2 section in which the first clock signal CLK1 changes from the high level H to the low level L and the second clock signal CLK2 maintains the high level H state, it is turned in the t1 section. The first clock signal CLK1 having a low level L is supplied to the fifth PMOS transistor 3T5 that is turned on, and is supplied to the seventh PMOS transistor 3T7. As a result, the first node P1 receives the voltage of the first clock signal CLK1 of the low level L due to the influence of the first capacitor C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor 3T5. Bootstrapping phenomenon occurs by the low level (L) higher than the low level (L). As a result, the fifth PMOS transistor 3T5 is reliably turned on, so that the low level L of the first clock signal CLK1 remains as it is via the fifth PMOS transistor 3T5 without a voltage drop. 1) and the output signal supply line OLn-1 of the previous stage of the next stage shift register 112n-1. Accordingly, the voltage loss due to the threshold voltage of the fifth PMOS transistor 3T5 is minimized. Meanwhile, the first capacitor 3C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor 3T5.

이와 동시에, 로우레벨(L)의 제 1 클럭신호(CLK1)에 의해 제 7 PMOS 트랜지스터(3T7)가 턴-온됨에 따라 제 5 노드(3P5) 상에 제 1 클럭라인(CLK1)으로부터 로우레벨(L)의 전압이 제 7 PMOS 트랜지스터(3T7)를 통하여 공급된다. 이에 따라, 제 5 노드(3P5) 상의 전압이 로우레벨(L)이 됨으로써 제 8 PMOS 트랜지스터(3T8)가 턴-온되게 된다. 이러한, 제 8 PMOS 트랜지스터(3T8)는 전단 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되기 전까지 턴-온 상태를 유지하게 된다.At the same time, as the seventh PMOS transistor 3T7 is turned on by the first clock signal CLK1 of the low level L, the low level (from the first clock line CLK1 on the fifth node 3P5). The voltage of L) is supplied through the seventh PMOS transistor 3T7. Accordingly, the voltage on the fifth node 3P5 becomes low level (L), thereby turning on the eighth PMOS transistor 3T8. The eighth PMOS transistor 3T8 is turned on until the previous stage output signal OLn-2 is supplied from the front end shift register 112n-2.

한편, 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2) 간의 간격, 즉 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하는 시점과 제 2 클럭신호(CLK2)가 하이레벨(H)에서 로우레벨(L)로 변하는 시점 사이인 t3 구간에서는 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하면 제 5 PMOS 트랜지스터(3T5)가 계속 턴-온 상태이기 때문에 출력라인(OLn-1)의 전압(Vout)은 제 1 클럭신호(CLK1)를 따라 하이레벨(H)이 된다. 즉, 제 5 PMOS 트랜지스터(3T5)는 제 1 노드(P1)의 전압(Vp1)은 하이레벨(H)의 제 1 클럭신호(CLK1)에 의해 로우레벨(L)로 감소하더라도 제 1 노드(P1) 상의 전압(Vp1)이 로우레벨(L)을 유지하기 때문에 계속 턴-온 상태가 된다.On the other hand, the interval between the first clock signal CLK1 and the second clock signal CLK2, that is, when the first clock signal CLK1 changes from the low level L to the high level H and the second clock signal CLK2 ) Is a time between the high level (H) to the low level (L) when the first clock signal (CLK1) is changed from the low level (L) to the high level (H) when the fifth PMOS transistor (3T5). The voltage Vout of the output line OLn-1 becomes the high level H along the first clock signal CLK1 because the voltage is continuously turned on. That is, the fifth PMOS transistor 3T5 has the first node P1 even though the voltage Vp1 of the first node P1 is reduced to the low level L by the first clock signal CLK1 of the high level H. Since the voltage Vp1 on) maintains the low level L, it is continuously turned on.

제 8 PMOS 트랜지스터(3T8)가 계속 턴-온된 상태에서 제 2 클럭신호(CLK2)가 로우레벨(L) 상태가 되는 t4 구간에서는 제 2 클럭신호(CLK2)에 의해 제 3 PMOS 트랜지스터(3T3)가 턴-온되어 제 2 노드(P2) 상에 제 2 클럭라인(CLK2)으로부터 로우레벨(L)의 전압이 공급된다. 이에 따라, 제 2 PMOS 트랜지스터(3T2)가 턴-온됨으로써 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨과 아울러 제 6 PMOS 트랜지스터(3T6)가 턴-온된다. 즉, 제 2 PMOS 트랜지스터(3T2)가 턴-온에 의해 제 1 노드(P1) 상에는 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다. 따라서, 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨에 따라 제 5 PMOS 트랜지스터(3T5)가 턴-오프되고, 출력라인(OLn-1) 상의 전압(Vout)은 전압공급라인(VSS)으로부터의 하이레벨(H)의 전압이 공급되어 하이레벨(H)을 유지하게 된다.In the period t4 where the second clock signal CLK2 is turned to the low level L state while the eighth PMOS transistor 3T8 is continuously turned on, the third PMOS transistor 3T3 is driven by the second clock signal CLK2. The voltage of the low level L is supplied to the second node P2 from the second clock line CLK2 by being turned on. Accordingly, the second PMOS transistor 3T2 is turned on so that the voltage Vp1 charged on the first node P1 is discharged, and the sixth PMOS transistor 3T6 is turned on. That is, the voltage of the high level H is supplied from the voltage supply line VSS to the first node P1 by turning on the second PMOS transistor 3T2. Accordingly, as the voltage Vp1 charged on the first node P1 is discharged, the fifth PMOS transistor 3T5 is turned off, and the voltage Vout on the output line OLn-1 becomes the voltage supply line (P1). The voltage of the high level H from VSS is supplied to maintain the high level H.

한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(3T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 전압공급라인(VSS) 사이에 제 2 커패시터(3C2)를 설치하고, 제 2 노드(P2)와 전압공급라인(VSS) 사이에 제 3 커패시터(3C3)를 설치함으로써 제 2 노드(P2) 상의 전압 변화량을 정확하게 설계할 수 있다. On the other hand, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor 3T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor 3C2 is installed between the first node P1 and the voltage supply line VSS, and a second capacitor is connected between the second node P2 and the voltage supply line VSS. By installing three capacitors 3C3, the amount of voltage change on the second node P2 can be accurately designed.

다른 한편, 제 5 노드(3P5)와 전압공급라인(VSS) 사이에 제 4 커패시터(3C4)를 설치하여 제 8 PMOS 트랜지스터(3T8)의 누설전류를 방지함과 아울러 트랜지스터 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있다.On the other hand, the fourth capacitor 3C4 is provided between the fifth node 3P5 and the voltage supply line VSS to prevent leakage current of the eighth PMOS transistor 3T8 and to improve the reliability of the transistor device. Can operate stably.

이와 같은, 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터(112n-2)의 이전단 출력신호(OLn-2)에 반전된 신호를 생성하는 제 9 PMOS 트랜지스터(3T9)와, 반전된 신호에 따라 출력라인(OLn-1)에 출력신호(OLn-1)를 공급하는 제 5 PMOS 트랜지스터(3T5)의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하는 제 8 PMOS 트랜지스터(3T8)를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호(OLn-1)를 생성할 수 있다. 또한, 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 종래의 제 1 전압공급라인(VDD)을 제거하는 대신에 제 1 및 제 2 클럭신호(CLK1, CLK2)를 이용함으로써 입력단자 수를 감소시킬 수 있다. 따라서, 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다.As described above, the shift register circuit of the flat panel display according to the third exemplary embodiment of the present invention may include a ninth PMOS transistor configured to generate an inverted signal in the output signal OLn-2 of the previous shift register 112n-2. 3T9 and the voltage on the first node P1 connected to the gate terminal of the fifth PMOS transistor 3T5 for supplying the output signal OLn-1 to the output line OLn-1 according to the inverted signal. By providing an eighth PMOS transistor 3T8 for controlling a signal to be used, the output signal OLn-1 can be generated using only two clock signals. In addition, the shift register circuit of the flat panel display according to the third embodiment of the present invention uses the first and second clock signals CLK1 and CLK2 instead of removing the conventional first voltage supply line VDD. The number of terminals can be reduced. Therefore, the shift register circuit of the flat panel display according to the third embodiment of the present invention can simplify the configuration of the shift register circuit and reduce the cost.

도 10을 참조하면, 본 발명의 제 4 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 PMOS 트랜지스터들에 인가되는 전압을 분기하여 누설전류를 감소시키고 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있도록 듀얼 게이트(Dual Gate) 구조를 가지게 된다.Referring to FIG. 10, the shift register circuit of the flat panel display according to the fourth exemplary embodiment of the present invention can operate more stably by branching voltages applied to PMOS transistors to reduce leakage current and improve device reliability. It has a dual gate structure.

구체적으로, 본 발명의 제 4 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 도 9에 도시된 본 발명의 제 3 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 가지며, 단지 도 10에 도시된 바와 같이 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(13T1, 13T2, 13T4, 13T9) 각각에 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(23T1, 23T2, 23T4, 23T9)가 설치된다. 따라서, 본 발명의 제 4 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(13T1, 13T2, 13T4, 13T9)에 인가되는 높은 전압을 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(23T1, 23T2, 23T4, 23T9)로 분기하여 누설전류를 감소시켜 트랜지스터 소자의 신뢰성을 향상시킴으로써 각 PMOS 트랜지스터를 안정적으로 동작시킬 수 있다.Specifically, the shift register circuit of the flat panel display according to the fourth embodiment of the present invention has the same configuration as the shift register circuit of the flat panel display according to the third embodiment of the present invention shown in FIG. As shown in FIG. 1, the dummy first, second, fourth and ninth PMOS transistors 23T1, 23T2, 23T4, respectively in the first, second, fourth and ninth PMOS transistors 13T1, 13T2, 13T4, and 13T9. 23T9) is installed. Accordingly, the shift register circuit of the flat panel display according to the fourth exemplary embodiment of the present invention provides a dummy first by applying a high voltage applied to the first, second, fourth and ninth PMOS transistors 13T1, 13T2, 13T4, and 13T9. Each PMOS transistor can be stably operated by branching into the second, fourth, and ninth PMOS transistors 23T1, 23T2, 23T4, and 23T9, thereby reducing leakage current and improving reliability of the transistor device.

도 11을 참조하면, 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 3, 제 7 및 제 8 PMOS 트랜지스터(4T3, 4T7, 4T8)를 제외한 다른 각 구성요소들은 도 6에 도시된 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 갖는다. 이에 따라, 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 3, 제 7 및 제 8 PMOS 트랜지스터(4T3, 4T7, 4T8)를 제외한 다른 각 구성요소들에 대한 설명은 본 발명의 제 1 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로로 대신하기로 한다.Referring to FIG. 11, the shift register circuit of the flat panel display according to the fifth exemplary embodiment of the present invention may include other components except for the third, seventh, and eighth PMOS transistors 4T3, 4T7, and 4T8. The shift register circuit of the flat panel display according to the first embodiment of the present invention has the same configuration. Accordingly, descriptions of the other components except for the third, seventh and eighth PMOS transistors 4T3, 4T7, and 4T8 of the shift register circuit of the flat panel display according to the fifth embodiment of the present invention will be described. The shift register circuit of the flat panel display according to the first embodiment of the present invention will be replaced.

본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 3 PMOS 트랜지스터(4T3)는 제 2 클럭신호 라인(CLK2)과 제 2 노드(P2) 사이에 접속되고, 제 8 PMOS 트랜지스터(4T8)는 제 1 전압공급라인(VDD)과 제 3 PMOS 트랜지스터(4T3) 및 제 5 노드(4P5) 사이에 접속되고, 제 7 PMOS 트랜지스터(4T7)는 제 1 클럭라인(CLK1)과 제 5 노드(4P5)에 접속된 제 8 PMOS 트랜지스터(4T8)의 게이트 단자 및 제 1 전압공급라인(VDD) 사이에 접속된다.The third PMOS transistor 4T3 of the shift register circuit of the flat panel display according to the fifth embodiment of the present invention is connected between the second clock signal line CLK2 and the second node P2, and the eighth PMOS transistor ( 4T8 is connected between the first voltage supply line VDD, the third PMOS transistor 4T3 and the fifth node 4P5, and the seventh PMOS transistor 4T7 is connected to the first clock line CLK1 and the fifth node. It is connected between the gate terminal of the eighth PMOS transistor 4T8 and the first voltage supply line VDD connected to 4P5.

제 3 PMOS 트랜지스터(4T3)의 게이트 단자에는 제 2 클럭라인(CLK2)으로부터 제 2 클럭신호(CLK2)가 공급되고, 제 7 PMOS 트랜지스터(4T7)의 게이트 단자에는 제 1 클럭라인(CLK1)으로부터의 제 1 클럭신호(CLK1)가 공급된다.The second clock signal CLK2 is supplied to the gate terminal of the third PMOS transistor 4T3 from the second clock line CLK2, and the second clock signal CLK2 is supplied to the gate terminal of the seventh PMOS transistor 4T7 from the first clock line CLK1. The first clock signal CLK1 is supplied.

도 11을 도 7과 결부하여 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.A driving method of the shift register circuit of the flat panel display according to the fifth exemplary embodiment of the present invention will be described with reference to FIG. 11 as follows.

t1 구간에서는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되면 제 1, 제 4 및 제 9 PMOS 트랜지스터(4T1, 4T4, 4T9)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(4T1)가 턴-온됨에 따라 공급되는 이전단 출력신호(OLn-2)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(P2) 상에는 제 4 PMOS 트랜지스터(4T4)가 턴-온됨에 따라 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다.In the t1 section, when the previous stage output signal OLn-2 is supplied from the previous shift register 112n-2, the first, fourth, and ninth PMOS transistors 4T1, 4T4, and 4T9 are turned on. Then, the voltage on the first node P1 is changed to the low level L by the previous output signal OLn-2 supplied as the first PMOS transistor 4T1 is turned on, and the second node P2 is turned on. As the fourth PMOS transistor 4T4 is turned on, the voltage of the high level H is supplied from the second voltage supply line VSS.

t1 구간에서 제 5 노드(4P5) 상에는 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 의해 제 9 PMOS 트랜지스터(4T9)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 공급되는 하이레벨(H)의 전압이 충전된다. 결과적으로, 제 5 노드(4P5) 상의 전압은 제 9 PMOS 트랜지스터(4T9)의 턴-온으로 인하여 이전 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 하이레벨(H)이 된다. 이 때, t1 구간에서 이전 쉬프트 레지스터(112n-2)로부터 제 4 노드(4P4) 상에 공급되는 로우레벨(L)의 이전단 출력신호(OLn-2)와 함께 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(4T3)의 게이트 단자에 공급되는데, 상술한 제 5 노드(4P5) 상의 전압이 하이레벨(H)이기 때문에 제 8 PMOS 트랜지스터(4T8)는 턴-오프상태가 된다. 따라서, 로우레벨(L)의 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(4T3)에 공급되더라도 제 1 전압공급라인(VDD)으로부터 로우레벨(L)의 전압이 제 8 및 3 PMOS 트랜지스터(4T8, 4T3)를 경유하여 제 2 노드(P2)에 공급되는 것을 차단하게 된다.In the t1 period, as the ninth PMOS transistor 4T9 is turned on by the previous output signal OLn-2 from the previous shift register 112n-2 on the fifth node 4P5, the voltage supply line VSS is turned on. The voltage of the high level H supplied from is charged. As a result, the voltage on the fifth node 4P5 is the high level inverted to the previous output signal OLn-2 supplied from the previous shift register 112n-2 due to the turn-on of the ninth PMOS transistor 4T9. (H). At this time, on the first node P1 together with the previous output signal OLn-2 of the low level L supplied from the previous shift register 112n-2 to the fourth node 4P4 in the period t1. The second clock signal CLK2 for discharging the charged voltage is supplied to the gate terminal of the third PMOS transistor 4T3. The eighth PMOS is because the voltage on the fifth node 4P5 described above is high level H. Transistor 4T8 is turned off. Therefore, even when the second clock signal CLK2 of the low level L is supplied to the third PMOS transistor 4T3, the voltage of the low level L is reduced from the first voltage supply line VDD to the eighth and third PMOS transistors ( It is blocked from being supplied to the second node P2 via 4T8 and 4T3.

이러한, t1 구간에서 제 1 PMOS 트랜지스터(4T1)가 턴-온됨에 따라 제 1 노드(P1) 상에는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 충전된다. 이에 따라, 제 5 PMOS 트랜지스터(4T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1)에 충전된 전압에 의해 턴-온되어 하이레벨(H)의 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 공급하게 된다. 따라서, 출력라인(OLn-1)에는 제 1 클럭신호(CLK1)가 그대로 공급되기 때문에 하이레벨(H)을 유지한다.As the first PMOS transistor 4T1 is turned on in the period t1, the previous stage output signal OLn-2 is charged from the previous shift register 112n-2 on the first node P1. Accordingly, the fifth PMOS transistor 4T5 is turned on by the voltage charged in the first node P1 connected to its gate terminal to output the first clock signal CLK1 having the high level H. It is supplied to (OLn-1). Therefore, since the first clock signal CLK1 is supplied to the output line OLn-1 as it is, the high level H is maintained.

그런 다음, 제 1 클럭신호(CLK1)가 하이레벨(H)에서 로우레벨(L)로 변함과 아울러 제 2 클럭신호(CLK2)가 하이레벨(H) 상태를 유지하는 t2 구간에서는 t1 구간에서 턴-온된 제 5 PMOS 트랜지스터(4T5)에 로우레벨(L)의 제 1 클럭신호(CLK1)가 공급됨과 아울러 제 7 PMOS 트랜지스터(4T7)에 공급된다. 이로 인하여, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(4T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(4C1)의 영향으로 로우레벨(L)의 제 1 클럭신호(CLK1)의 전압에 의한 부트스트래핑 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터(4T5)가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(4T5)를 경유하여 출력라인(OLn-1)에 공급됨과 아울러 다음 단 쉬프트 레지스터(112n)의 이전단 출력신호 공급라인(OLn-1)에 공급된다. 이에 따라, 제 5 PMOS 트랜지스터(4T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(4C1)는 제 5 PMOS 트랜지스터(4T5)에 존재하는 기생 커패시터로 대치될 수 있다.Then, in the t2 section in which the first clock signal CLK1 changes from the high level H to the low level L and the second clock signal CLK2 maintains the high level H state, it is turned in the t1 section. The first clock signal CLK1 having a low level L is supplied to the fifth PMOS transistor 4T5 that is turned on, and is supplied to the seventh PMOS transistor 4T7. As a result, the first node P1 receives the voltage of the first clock signal CLK1 of the low level L due to the influence of the first capacitor 4C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor 4T5. The bootstrapping phenomenon is generated and becomes a low level (L) higher than the low level (L). As a result, the fifth PMOS transistor 4T5 is reliably turned on so that the low level L of the first clock signal CLK1 remains as it is via the fifth PMOS transistor 4T5 without a voltage drop. 1) and the output signal supply line OLn-1 of the previous stage of the next stage shift register 112n. Accordingly, the voltage loss due to the threshold voltage of the fifth PMOS transistor 4T5 is minimized. Meanwhile, the first capacitor 4C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor 4T5.

이와 동시에, 로우레벨(L)의 제 1 클럭신호(CLK1)에 의해 제 7 PMOS 트랜지스터(4T7)가 턴-온됨에 따라 제 5 노드(4P5) 상에 제 1 전압공급라인(VDD)으로부터 로우레벨(L)의 전압이 제 7 PMOS 트랜지스터(4T7)를 통하여 공급된다. 이에 따라, 제 5 노드(4P5) 상의 전압이 로우레벨(L)이 됨으로써 제 8 PMOS 트랜지스터(4T8)가 턴-온된다. 이러한, 제 8 PMOS 트랜지스터(4T8)는 전단 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되기 전까지 턴-온 상태를 유지하게 된다.At the same time, as the seventh PMOS transistor 4T7 is turned on by the first clock signal CLK1 of the low level L, the low level from the first voltage supply line VDD is on the fifth node 4P5. The voltage of (L) is supplied through the seventh PMOS transistor 4T7. Accordingly, the eighth PMOS transistor 4T8 is turned on by the voltage on the fifth node 4P5 becoming low level (L). The eighth PMOS transistor 4T8 is turned on until the previous stage output signal OLn-2 is supplied from the front end shift register 112n-2.

한편, 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2) 간의 간격, 즉 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하는 시점과 제 2 클럭신호(CLK2)가 하이레벨(H)에서 로우레벨(L)로 변하는 시점 사이인 t3 구간에서는 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하면 제 5 PMOS 트랜지스터(4T5)가 계속 턴-온 상태이기 때문에 출력라인(OLn-1)의 전압(Vout)은 제 1 클럭신호(CLK1)를 따라 하이레벨(H)이 된다. 즉, 제 5 PMOS 트랜지스터(4T5)는 제 1 노드(P1)의 전압(Vp1)은 하이레벨(H)의 제 1 클럭신호(CLK1)에 의해 로우레벨(L)로 감소하더라도 제 1 노드(P1) 상의 전압(Vp1)이 로우레벨(L)을 유지하기 때문에 계속 턴-온 상태가 된다.On the other hand, the interval between the first clock signal CLK1 and the second clock signal CLK2, that is, when the first clock signal CLK1 changes from the low level L to the high level H and the second clock signal CLK2 ) Is a time between the time when the high level (H) is changed to the low level (L), when the first clock signal (CLK1) is changed from the low level (L) to the high level (H), the fifth PMOS transistor (4T5) The voltage Vout of the output line OLn-1 becomes the high level H along the first clock signal CLK1 because the voltage is continuously turned on. That is, the fifth PMOS transistor 4T5 has the first node P1 even though the voltage Vp1 of the first node P1 is reduced to the low level L by the first clock signal CLK1 of the high level H. Since the voltage Vp1 on) maintains the low level L, it is continuously turned on.

제 8 PMOS 트랜지스터(4T8)가 계속 턴-온된 상태에서 제 2 클럭신호(CLK2)가 로우레벨(L) 상태가 되는 t4 구간에서는 제 2 클럭신호(CLK2)에 의해 제 3 PMOS 트랜지스터(4T3)가 턴-온되어 제 2 노드(P2) 상에 제 1 공급전압라인(VDD)으로부터 로우레벨(L)의 전압이 공급된다. 이에 따라, 제 2 PMOS 트랜지스터(4T2)가 턴-온됨으로써 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨과 아울러 제 6 PMOS 트랜지스터(4T6)가 턴-온된다. 즉, 제 2 PMOS 트랜지스터(4T2)가 턴-온에 의해 제 1 노드(P1) 상에는 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다. 따라서, 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨에 따라 제 5 PMOS 트랜지스터(4T5)가 턴-오프되고, 출력라인(OLn-1) 상의 전압(Vout)은 제 2 전압공급라인(VSS)으로부터의 하이레벨(H)의 전압이 공급되어 하이레벨(H)을 유지하게 된다.In the period t4 where the second clock signal CLK2 is turned to the low level L state while the eighth PMOS transistor 4T8 is continuously turned on, the third PMOS transistor 4T3 is driven by the second clock signal CLK2. The low level L is supplied from the first supply voltage line VDD to the second node P2 by being turned on. Accordingly, the second PMOS transistor 4T2 is turned on so that the voltage Vp1 charged on the first node P1 is discharged and the sixth PMOS transistor 4T6 is turned on. That is, the voltage of the high level H is supplied from the second voltage supply line VSS to the first node P1 by turning on the second PMOS transistor 4T2. Accordingly, as the voltage Vp1 charged on the first node P1 is discharged, the fifth PMOS transistor 4T5 is turned off, and the voltage Vout on the output line OLn-1 is supplied with the second voltage. The voltage of the high level H from the line VSS is supplied to maintain the high level H.

한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(4T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 제 2 전압공급라인(VSS) 사이에 제 2 커패시터(4C2)를 설치하고, 제 2 노드(P2)와 제 2 전압공급라인(VSS) 사이에 제 3 커패시터(4C3)를 설치함으로써 제 2 노드(P2) 상의 전압 변화량을 정확하게 설계할 수 있다.On the other hand, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor 4T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor 4C2 is installed between the first node P1 and the second voltage supply line VSS, and the second node P2 and the second voltage supply line VSS are installed. By arranging the third capacitor 4C3 between), it is possible to accurately design the amount of voltage change on the second node (P2).

다른 한편, 제 5 노드(4P5)와 제 2 전압공급라인(VSS) 사이에 제 4 커패시터(4C4)를 설치하여 제 8 PMOS 트랜지스터(4T8)의 누설전류를 방지함과 아울러 트랜지스터 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있다.On the other hand, the fourth capacitor 4C4 is provided between the fifth node 4P5 and the second voltage supply line VSS to prevent leakage current of the eighth PMOS transistor 4T8 and to improve reliability of the transistor device. This makes it possible to operate more stably.

이와 같은, 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 신호를 생성하는 제 9 PMOS 트랜지스터(4T9)와, 반전된 신호에 따라 출력라인(OLn-1)에 출력신호(OLn-1)를 공급하는 제 5 PMOS 트랜지스터(4T5)의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하는 제 3 PMOS 트랜지스터(4T3)를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호(OLn-1)를 생성할 수 있다. 따라서, 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다.As described above, the shift register circuit of the flat panel display according to the fifth embodiment of the present invention generates a ninth PMOS that generates an inverted signal to the previous stage output signal OLn-2 supplied from the front end shift register 112n-2. The voltage on the first node P1 connected to the transistor 4T9 and the gate terminal of the fifth PMOS transistor 4T5 for supplying the output signal OLn-1 to the output line OLn-1 according to the inverted signal. By providing a third PMOS transistor 4T3 for controlling a signal for discharging, the output signal OLn-1 can be generated using only two clock signals. Therefore, the shift register circuit of the flat panel display according to the fifth embodiment of the present invention can simplify the configuration of the shift register circuit and reduce the cost.

도 12를 참조하면, 본 발명의 제 6 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 PMOS 트랜지스터들에 인가되는 전압을 분기하여 누설전류를 감소시키고 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있도록 듀얼 게이트(Dual Gate) 구조를 가지게 된다.Referring to FIG. 12, the shift register circuit of the flat panel display according to the sixth exemplary embodiment of the present invention can stably operate by dividing voltages applied to PMOS transistors to reduce leakage current and improve device reliability. It has a dual gate structure.

구체적으로, 본 발명의 제 6 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 도 11에 도시된 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 가지며, 단지 도 12에 도시된 바와 같이 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(14T1, 14T2, 14T4, 14T9) 각각에 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(24T1, 24T2, 24T4, 24T9)가 설치된다. 따라서, 본 발명의 제 6 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(14T1, 14T2, 14T4, 14T9)에 인가되는 높은 전압을 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(24T1, 24T2, 23T4, 24T9)로 분기하여 누설전류를 감소시켜 트랜지스터 소자의 신뢰성을 향상시킴으로써 각 PMOS 트랜지스터를 안정적으로 동작시킬 수 있다.Specifically, the shift register circuit of the flat panel display according to the sixth embodiment of the present invention has the same configuration as the shift register circuit of the flat panel display according to the fifth embodiment of the present invention shown in FIG. As shown in FIG. 1, the dummy first, second, fourth and ninth PMOS transistors 24T1, 24T2, 24T4, respectively, in the first, second, fourth and ninth PMOS transistors 14T1, 14T2, 14T4, 14T9, respectively. 24T9) is installed. Therefore, the shift register circuit of the flat panel display according to the sixth exemplary embodiment of the present invention provides a dummy first high voltage applied to the first, second, fourth and ninth PMOS transistors 14T1, 14T2, 14T4, and 14T9. Each of the PMOS transistors can be stably operated by branching into the second, fourth, and ninth PMOS transistors 24T1, 24T2, 23T4, and 24T9 to reduce leakage current to improve the reliability of the transistor device.

도 13을 참조하면, 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 7 및 제 8 PMOS 트랜지스터(7T7, 7T8)를 제외한 다른 각 구성요소들은 도 11에 도시된 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 갖는다. 이에 따라, 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 7 및 제 8 PMOS 트랜지스터(7T7, 7T8)를 제외한 다른 각 구성요소들에 대한 설명은 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로로 대신하기로 한다.Referring to FIG. 13, the shift register circuit of the flat panel display according to the seventh exemplary embodiment of the present invention may include other components except for the seventh and eighth PMOS transistors 7T7 and 7T8. The shift register circuit of the flat panel display according to the fifth embodiment has the same configuration. Accordingly, descriptions of the other components except for the seventh and eighth PMOS transistors 7T7 and 7T8 of the shift register circuit of the flat panel display according to the seventh exemplary embodiment of the present invention are described in the fifth exemplary embodiment of the present invention. In accordance with the shift register circuit of the flat panel display according to.

본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 8 PMOS 트랜지스터(7T8)는 제 1 전압공급라인(VDD)과 제 3 PMOS 트랜지스터(7T3) 및 제 5 노드(7P5) 사이에 접속되고, 제 7 PMOS 트랜지스터(7T7)는 제 5 노드(7P5)에 접속됨과 아울러 제 1 클럭라인(CLK1)에 다이오드형으로 접속된다.The eighth PMOS transistor 7T8 of the shift register circuit of the flat panel display according to the seventh embodiment of the present invention is disposed between the first voltage supply line VDD, the third PMOS transistor 7T3, and the fifth node 7P5. The seventh PMOS transistor 7T7 is connected to the fifth node 7P5 and diode-connected to the first clock line CLK1.

제 8 PMOS 트랜지스터(7T8)의 드레인 단자는 제 1 전압공급라인(VDD)에 접속된다. 제 7 PMOS 트랜지스터(7T7)의 게이트 단자 및 드레인 단자에는 제 1 클럭라인(CLK1)으로부터의 제 1 클럭신호(CLK1)가 공급된다.The drain terminal of the eighth PMOS transistor 7T8 is connected to the first voltage supply line VDD. The first clock signal CLK1 from the first clock line CLK1 is supplied to the gate terminal and the drain terminal of the seventh PMOS transistor 7T7.

도 13을 도 7과 결부하여 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.A driving method of the shift register circuit of the flat panel display according to the seventh exemplary embodiment of the present invention will be described with reference to FIG. 13 as follows.

t1 구간에서는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되면 제 1, 제 4 및 제 9 PMOS 트랜지스터(7T1, 7T4, 7T9)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(7T1)가 턴-온됨에 따라 공급되는 이전단 출력신호(OLn-2)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(P2) 상에는 제 4 PMOS 트랜지스터(7T4)가 턴-온됨에 따라 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다.In the t1 section, when the previous stage output signal OLn-2 is supplied from the previous shift register 112n-2, the first, fourth, and ninth PMOS transistors 7T1, 7T4, and 7T9 are turned on. Then, the voltage on the first node P1 is changed to the low level L by the previous output signal OLn-2 supplied as the first PMOS transistor 7T1 is turned on, and the second node P2 is turned on. As the fourth PMOS transistor 7T4 is turned on, the voltage of the high level H is supplied from the second voltage supply line VSS.

t1 구간에서 제 5 노드(7P5) 상에는 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 의해 제 9 PMOS 트랜지스터(7T9)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 공급되는 하이레벨(H)의 전압이 충전된다. 결과적으로, 제 5 노드(7P5) 상의 전압(Vp5)은 제 9 PMOS 트랜지스터(7T9)의 턴-온으로 인하여 이전 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 하이레벨(H)이 된다. 이 때, t1 구간에서 이전 쉬프트 레지스터(112n-2)로부터 제 4 노드(7P4) 상에 공급되는 로우레벨(L)의 이전단 출력신호(OLn-2)와 함께 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(7T3)의 게이트 단자에 공급되는데, 상술한 제 5 노드(7P5) 상의 전압이 하이레벨(H)이기 때문에 제 8 PMOS 트랜지스터(7T8)는 턴-오프상태가 된다. 따라서, 로우레벨(L)의 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(7T3)에 공급되더라도 제 2 클럭라인(CLK2)으로부터 로우레벨(L)의 전압이 제 8 및 3 PMOS 트랜지스터(7T8, 7T3)를 경유하여 제 2 노드(P2)에 공급되는 것을 차단하게 된다.The voltage supply line VSS is turned on as the ninth PMOS transistor 7T9 is turned on by the previous output signal OLn-2 from the previous shift register 112n-2 on the fifth node 7P5 in the period t1. The voltage of the high level H supplied from is charged. As a result, the voltage Vp5 on the fifth node 7P5 is inverted to the previous output signal OLn-2 supplied from the previous shift register 112n-2 due to the turn-on of the ninth PMOS transistor 7T9. High level (H). At this time, on the first node P1 together with the previous output signal OLn-2 of the low level L supplied from the previous shift register 112n-2 to the fourth node 7P4 in the period t1. The second clock signal CLK2 for discharging the charged voltage is supplied to the gate terminal of the third PMOS transistor 7T3. The eighth PMOS is because the voltage on the fifth node 7P5 described above is high level (H). The transistor 7T8 is turned off. Therefore, even when the second clock signal CLK2 of the low level L is supplied to the third PMOS transistor 7T3, the voltages of the low level L from the second clock line CLK2 are the eighth and third PMOS transistors 7T8. , 7T3 is blocked from being supplied to the second node P2.

이러한, t1 구간에서 제 1 PMOS 트랜지스터(7T1)가 턴-온됨에 따라 제 1 노드(P1) 상에는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 충전된다. 이에 따라, 제 5 PMOS 트랜지스터(7T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1)에 충전된 전압(Vp1)에 의해 턴-온되어 하이레벨(H)의 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 공급하게 된다. 따라서, 출력라인(OLn-1)에는 제 1 클럭신호(CLK1)가 그대로 공급되기 때문에 하이레벨(H)을 유지한다.As the first PMOS transistor 7T1 is turned on in the period t1, the previous stage output signal OLn-2 is charged from the previous shift register 112n-2 on the first node P1. Accordingly, the fifth PMOS transistor 7T5 is turned on by the voltage Vp1 charged to the first node P1 connected to its gate terminal, so that the first clock signal CLK1 of the high level H is turned on. Is supplied to the output line OLn-1. Therefore, since the first clock signal CLK1 is supplied to the output line OLn-1 as it is, the high level H is maintained.

그런 다음, 제 1 클럭신호(CLK1)가 하이레벨(H)에서 로우레벨(L)로 변함과 아울러 제 2 클럭신호(CLK2)가 하이레벨(H) 상태를 유지하는 t2 구간에서는 t1 구간에서 턴-온된 제 5 PMOS 트랜지스터(7T5)에 로우레벨(L)의 제 1 클럭신호(CLK1)가 공급됨과 아울러 제 7 PMOS 트랜지스터(7T7)에 공급된다. 이로 인하여, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(7T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(7C1)의 영향으로 로우레벨(L)의 제 1 클럭신호(CLK1)의 전압에 의한 부트스트래핑 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터(7T5)가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(7T5)를 경유하여 출력라인(OLn-1)에 공급됨과 아울러 다음 단 쉬프트 레지스터(112n)의 이전단 출력신호 공급라인(OLn-1)에 공급된다. 이에 따라, 제 5 PMOS 트랜지스터(7T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(7C1)는 제 5 PMOS 트랜지스터(7T5)에 존재하는 기생 커패시터로 대치될 수 있다.Then, in the t2 section in which the first clock signal CLK1 changes from the high level H to the low level L and the second clock signal CLK2 maintains the high level H state, it is turned in the t1 section. The first clock signal CLK1 having the low level L is supplied to the fifth PMOS transistor 7T5 that is turned on, and is supplied to the seventh PMOS transistor 7T7. As a result, the first node P1 receives the voltage of the first clock signal CLK1 of the low level L due to the influence of the first capacitor 7C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor 7T5. The bootstrapping phenomenon is generated and becomes a low level (L) higher than the low level (L). As a result, the fifth PMOS transistor 7T5 is reliably turned on so that the low level L of the first clock signal CLK1 remains as it is via the fifth PMOS transistor 7T5 without a voltage drop. 1) and the output signal supply line OLn-1 of the previous stage of the next stage shift register 112n. Accordingly, voltage loss due to the threshold voltage of the fifth PMOS transistor 7T5 is minimized. Meanwhile, the first capacitor 7C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor 7T5.

이와 동시에, 로우레벨(L)의 제 1 클럭신호(CLK1)에 의해 제 7 PMOS 트랜지스터(7T7)가 턴-온됨에 따라 제 5 노드(7P5) 상에 제 1 클럭라인(CLK1)으로부터 로우레벨(L)의 전압이 제 7 PMOS 트랜지스터(7T7)를 통하여 공급된다. 이에 따라, 제 5 노드(7P5) 상의 전압이 로우레벨(L)이 됨으로써 제 8 PMOS 트랜지스터(7T8)가 턴-온된다. 이러한, 제 8 PMOS 트랜지스터(7T8)는 전단 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되기 전까지 턴-온 상태를 유지하게 된다.At the same time, as the seventh PMOS transistor 7T7 is turned on by the first clock signal CLK1 of the low level L, the low level (from the first clock line CLK1 on the fifth node 7P5). The voltage of L) is supplied through the seventh PMOS transistor 7T7. Accordingly, the voltage on the fifth node 7P5 becomes the low level L, thereby turning on the eighth PMOS transistor 7T8. The eighth PMOS transistor 7T8 is turned on until the previous stage output signal OLn-2 is supplied from the front end shift register 112n-2.

한편, 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2) 간의 간격, 즉 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하는 시점과 제 2 클럭신호(CLK2)가 하이레벨(H)에서 로우레벨(L)로 변하는 시점 사이인 t3 구간에서는 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하면 제 5 PMOS 트랜지스터(7T5)가 계속 턴-온 상태이기 때문에 출력라인(OLn-1)의 전압(Vout)은 제 1 클럭신호(CLK1)를 따라 하이레벨(H)이 된다. 즉, 제 5 PMOS 트랜지스터(7T5)는 제 1 노드(P1)의 전압(Vp1)은 하이레벨(H)의 제 1 클럭신호(CLK1)에 의해 로우레벨(L)로 감소하더라도 제 1 노드(P1) 상의 전압(Vp1)이 로우레벨(L)을 유지하기 때문에 계속 턴-온 상태가 된다.On the other hand, the interval between the first clock signal CLK1 and the second clock signal CLK2, that is, when the first clock signal CLK1 changes from the low level L to the high level H and the second clock signal CLK2 ) Is a time between the high level (H) to the low level (L) when the first clock signal (CLK1) is changed from the low level (L) to the high level (H) when the fifth PMOS transistor (7T5). The voltage Vout of the output line OLn-1 becomes the high level H along the first clock signal CLK1 because the voltage is continuously turned on. That is, the fifth PMOS transistor 7T5 has the first node P1 even though the voltage Vp1 of the first node P1 is reduced to the low level L by the first clock signal CLK1 of the high level H. Since the voltage Vp1 on) maintains the low level L, it is continuously turned on.

제 8 PMOS 트랜지스터(7T8)가 계속 턴-온된 상태에서 제 2 클럭신호(CLK2)가 로우레벨(L) 상태가 되는 t4 구간에서는 제 2 클럭신호(CLK2)에 의해 제 3 PMOS 트랜지스터(7T3)가 턴-온되어 제 2 노드(P2) 상에 제 1 공급전압라인(VDD)으로부터 로우레벨(L)의 전압이 공급된다. 이에 따라, 제 2 PMOS 트랜지스터(7T2)가 턴-온됨으로써 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨과 아울러 제 6 PMOS 트랜지스터(7T6)가 턴-온된다. 즉, 제 2 PMOS 트랜지스터(7T2)가 턴-온에 의해 제 1 노드(P1) 상에는 제 2 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다. 따라서, 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨에 따라 제 5 PMOS 트랜지스터(7T5)가 턴-오프되고, 출력라인(OLn-1) 상의 전압(Vout)은 제 2 전압공급라인(VSS)으로부터의 하이레벨(H)의 전압이 공급되어 하이레벨(H)을 유지하게 된다.In the period t4 where the second clock signal CLK2 is turned to the low level L state while the eighth PMOS transistor 7T8 is continuously turned on, the third PMOS transistor 7T3 is driven by the second clock signal CLK2. The low level L is supplied from the first supply voltage line VDD to the second node P2 by being turned on. Accordingly, the second PMOS transistor 7T2 is turned on so that the voltage Vp1 charged on the first node P1 is discharged, and the sixth PMOS transistor 7T6 is turned on. That is, the second PMOS transistor 7T2 is turned on to supply the high level H voltage from the second voltage supply line VSS to the first node P1. Accordingly, as the voltage Vp1 charged on the first node P1 is discharged, the fifth PMOS transistor 7T5 is turned off, and the voltage Vout on the output line OLn-1 is supplied with the second voltage. The voltage of the high level H from the line VSS is supplied to maintain the high level H.

한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(7T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 제 2 전압공급라인(VSS) 사이에 제 2 커패시터(7C2)를 설치하고, 제 2 노드(P2)와 제 2 전압공급라인(VSS) 사이에 제 3 커패시터(7C3)를 설치함으로써 제 2 노드(P2) 상의 전압 변화량을 정확하게 설계할 수 있다.On the other hand, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor 7T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor 7C2 is installed between the first node P1 and the second voltage supply line VSS, and the second node P2 and the second voltage supply line VSS are installed. By arranging the third capacitor 7C3 between), it is possible to accurately design the amount of voltage change on the second node (P2).

다른 한편, 제 5 노드(7P5)와 제 2 전압공급라인(VSS) 사이에 제 4 커패시터(7C4)를 설치하여 제 8 PMOS 트랜지스터(7T8)의 누설전류를 방지함과 아울러 트랜지스터 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있다.On the other hand, the fourth capacitor 7C4 is provided between the fifth node 7P5 and the second voltage supply line VSS to prevent leakage current of the eighth PMOS transistor 7T8 and to improve reliability of the transistor device. This makes it possible to operate more stably.

이와 같은, 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 신호를 생성하는 제 9 PMOS 트랜지스터(7T9)와, 반전된 신호에 따라 출력라인(OLn-1)에 출력신호(OLn-1)를 공급하는 제 5 PMOS 트랜지스터(7T5)의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하는 제 8 PMOS 트랜지스터(7T8)를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호(OLn-1)를 생성할 수 있다. 따라서, 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다.As described above, the shift register circuit of the flat panel display according to the seventh exemplary embodiment of the present invention generates a ninth PMOS that generates an inverted signal to the previous stage output signal OLn-2 supplied from the front end shift register 112n-2. The voltage on the first node P1 connected to the transistor 7T9 and the gate terminal of the fifth PMOS transistor 7T5 for supplying the output signal OLn-1 to the output line OLn-1 according to the inverted signal. The eighth PMOS transistor 7T8, which controls a signal for discharging Hg, can generate the output signal OLn-1 using only two clock signals. Therefore, the shift register circuit of the flat panel display according to the seventh embodiment of the present invention can simplify the configuration of the shift register circuit and reduce the cost.

도 14를 참조하면, 본 발명의 제 8 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 PMOS 트랜지스터들에 인가되는 전압을 분기하여 누설전류를 감소시키고 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있도록 듀얼 게이트(Dual Gate) 구조를 가지게 된다.Referring to FIG. 14, the shift register circuit of the flat panel display according to the eighth exemplary embodiment may operate more stably by branching voltages applied to PMOS transistors to reduce leakage current and improve device reliability. It has a dual gate structure.

구체적으로, 본 발명의 제 8 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 도 13에 도시된 본 발명의 제 7 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 가지며, 단지 도 14에 도시된 바와 같이 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(17T1, 17T2, 17T4, 17T9) 각각에 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(27T1, 27T2, 27T4, 27T9)가 설치된다. 따라서, 본 발명의 제 8 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(17T1, 17T2, 17T4, 17T9)에 인가되는 높은 전압을 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(27T1, 27T2, 27T4, 27T9)로 분기하여 누설전류를 감소시켜 트랜지스터 소자의 신뢰성을 향상시킴으로써 각 PMOS 트랜지스터를 안정적으로 동작시킬 수 있다.Specifically, the shift register circuit of the flat panel display according to the eighth embodiment of the present invention has the same configuration as the shift register circuit of the flat panel display according to the seventh embodiment of the present invention shown in FIG. As shown in FIG. 1, the dummy first, second, fourth and ninth PMOS transistors 27T1, 27T2, 27T4, respectively in the first, second, fourth and ninth PMOS transistors 17T1, 17T2, 17T4, and 17T9. 27T9) is installed. Accordingly, the shift register circuit of the flat panel display according to the eighth embodiment of the present invention provides a dummy first by applying a high voltage applied to the first, second, fourth and ninth PMOS transistors 17T1, 17T2, 17T4, and 17T9. Each PMOS transistor can be stably operated by branching into the second, fourth, and ninth PMOS transistors 27T1, 27T2, 27T4, and 27T9, thereby reducing leakage current and improving reliability of the transistor device.

도 15를 참조하면, 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 7 및 제 8 PMOS 트랜지스터(9T7, 9T8)를 제외한 다른 각 구성요소들은 도 11에 도시된 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 갖는다. 이에 따라, 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 7 및 제 8 PMOS 트랜지스터(7T7, 7T8)를 제외한 다른 각 구성요소들에 대한 설명은 본 발명의 제 5 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로로 대신하기로 한다.Referring to FIG. 15, the shift register circuit of the flat panel display according to the ninth exemplary embodiment of the present invention may include other components except for the seventh and eighth PMOS transistors 9T7 and 9T8. The shift register circuit of the flat panel display according to the fifth embodiment has the same configuration. Accordingly, descriptions of the other components except for the seventh and eighth PMOS transistors 7T7 and 7T8 of the shift register circuit of the flat panel display according to the ninth embodiment of the present invention are described in the fifth embodiment of the present invention. In accordance with the shift register circuit of the flat panel display according to.

본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 제 8 PMOS 트랜지스터(9T8)는 제 2 클럭라인(CLK2)과 제 3 PMOS 트랜지스터(9T3) 및 제 5 노드(9P5) 사이에 접속되고, 제 7 PMOS 트랜지스터(9T7)는 제 5 노드(9P5)에 접속됨과 아울러 제 1 클럭라인(CLK1)에 다이오드형으로 접속된다.The eighth PMOS transistor 9T8 of the shift register circuit of the flat panel display according to the ninth embodiment of the present invention is connected between the second clock line CLK2 and the third PMOS transistor 9T3 and the fifth node 9P5. The seventh PMOS transistor 9T7 is connected to the fifth node 9P5 and diode-connected to the first clock line CLK1.

제 8 PMOS 트랜지스터(9T8)의 드레인 단자는 제 2 클럭라인(CLK2)에 접속된다. 제 7 PMOS 트랜지스터(9T7)의 게이트 단자 및 드레인 단자에는 제 1 클럭라인(CLK1)으로부터의 제 1 클럭신호(CLK1)가 공급된다. 여기서, 제 2 클럭라인(CLK2)으로부터 제 2 클럭신호(CLK2)는 제 8 PMOS 트랜지스터(9T8) 및 제 3 PMOS 트랜지스터(9T3)의 게이트 단자에 공급된다.The drain terminal of the eighth PMOS transistor 9T8 is connected to the second clock line CLK2. The first clock signal CLK1 from the first clock line CLK1 is supplied to the gate terminal and the drain terminal of the seventh PMOS transistor 9T7. Here, the second clock signal CLK2 is supplied from the second clock line CLK2 to the gate terminals of the eighth PMOS transistor 9T8 and the third PMOS transistor 9T3.

도 15를 도 7과 결부하여 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 구동방법을 설명하면 다음과 같다.A driving method of the shift register circuit of the flat panel display according to the ninth exemplary embodiment of the present invention will be described with reference to FIG. 15 as follows.

t1 구간에서는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되면 제 1, 제 4 및 제 9 PMOS 트랜지스터(9T1, 9T4, 9T9)가 턴-온된다. 그러면 제 1 노드(P1) 상의 전압은 제 1 PMOS 트랜지스터(9T1)가 턴-온됨에 따라 공급되는 이전단 출력신호(OLn-2)에 의해 로우레벨(L)로 변하게 되고, 제 2 노드(9T2) 상에는 제 4 PMOS 트랜지스터(9T4)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다.In the t1 section, when the previous stage output signal OLn-2 is supplied from the previous shift register 112n-2, the first, fourth, and ninth PMOS transistors 9T1, 9T4, and 9T9 are turned on. Then, the voltage on the first node P1 is changed to the low level L by the previous output signal OLn-2 supplied as the first PMOS transistor 9T1 is turned on, and the second node 9T2. As the fourth PMOS transistor 9T4 is turned on, the voltage of the high level H is supplied from the voltage supply line VSS.

t1 구간에서 제 5 노드(9P5) 상에는 이전 쉬프트 레지스터(112n-2)로부터의 이전단 출력신호(OLn-2)에 의해 제 9 PMOS 트랜지스터(9T9)가 턴-온됨에 따라 전압공급라인(VSS)으로부터 공급되는 하이레벨(H)의 전압이 충전된다. 결과적으로, 제 5 노드(9P5) 상의 전압(Vp5)은 제 9 PMOS 트랜지스터(9T9)의 턴-온으로 인하여 이전 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 하이레벨(H)이 된다. 이 때, t1 구간에서 이전 쉬프트 레지스터(112n-2)로부터 제 4 노드(9P4) 상에 공급되는 로우레벨(L)의 이전단 출력신호(OLn-2)와 함께 제 1 노드(P1) 상에 충전된 전압을 방전시키기 위한 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(9T3)의 게이트 단자에 공급됨과 아울러 제 8 PMOS 트랜지스터(9T8)의 드레인 단자에 공급되는데, 상술한 제 5 노드(9P5) 상의 전압이 하이레벨(H)이기 때문에 제 8 PMOS 트랜지스터(9T8)는 턴-오프 상태가 된다. 따라서, 로우레벨(L)의 제 2 클럭신호(CLK2)가 제 3 PMOS 트랜지스터(9T3)에 공급되더라도 제 2 클럭라인(CLK2)으로부터 로우레벨(L)의 전압이 제 8 및 제 3 PMOS 트랜지스터(9T8, 9T3)를 경유하여 제 2 노드(P2)에 공급되는 것을 차단하게 된다.In the t1 period, as the ninth PMOS transistor 9T9 is turned on by the previous output signal OLn-2 from the previous shift register 112n-2 on the fifth node 9P5, the voltage supply line VSS is turned on. The voltage of the high level H supplied from is charged. As a result, the voltage Vp5 on the fifth node 9P5 is inverted to the previous output signal OLn-2 supplied from the previous shift register 112n-2 due to the turn-on of the ninth PMOS transistor 9T9. High level (H). At this time, on the first node P1 together with the previous output signal OLn-2 of the low level L supplied from the previous shift register 112n-2 to the fourth node 9P4 in the period t1. The second clock signal CLK2 for discharging the charged voltage is supplied to the gate terminal of the third PMOS transistor 9T3 and also to the drain terminal of the eighth PMOS transistor 9T8. The fifth node 9P5 described above is provided. The eighth PMOS transistor 9T8 is turned off because the voltage on the high level H is high. Therefore, even when the second clock signal CLK2 of the low level L is supplied to the third PMOS transistor 9T3, the voltage of the low level L is reduced from the second clock line CLK2 to the eighth and third PMOS transistors ( It is blocked from being supplied to the second node P2 via 9T8 and 9T3.

이러한, t1 구간에서 제 1 PMOS 트랜지스터(9T1)가 턴-온됨에 따라 제 1 노드(P1) 상에는 이전 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 충전된다. 이에 따라, 제 5 PMOS 트랜지스터(9T5)는 자신의 게이트 단자에 접속된 제 1 노드(P1)에 충전된 전압(Vp1)에 의해 턴-온되어 하이레벨(H)의 제 1 클럭신호(CLK1)를 출력라인(OLn-1)으로 공급하게 된다. 따라서, 출력라인(OLn-1)에는 제 1 클럭신호(CLK1)가 그대로 공급되기 때문에 하이레벨(H)을 유지한다.As the first PMOS transistor 9T1 is turned on in the period t1, the previous stage output signal OLn-2 is charged from the previous shift register 112n-2 on the first node P1. Accordingly, the fifth PMOS transistor 9T5 is turned on by the voltage Vp1 charged to the first node P1 connected to its gate terminal, so that the first clock signal CLK1 of the high level H is turned on. Is supplied to the output line OLn-1. Therefore, since the first clock signal CLK1 is supplied to the output line OLn-1 as it is, the high level H is maintained.

그런 다음, 제 1 클럭신호(CLK1)가 하이레벨(H)에서 로우레벨(L)로 변함과 아울러 제 2 클럭신호(CLK2)가 하이레벨(H) 상태를 유지하는 t2 구간에서는 t1 구간에서 턴-온된 제 5 PMOS 트랜지스터(9T5)에 로우레벨(L)의 제 1 클럭신호(CLK1)가 공급됨과 아울러 제 7 PMOS 트랜지스터(9T7)에 공급된다. 이로 인하여, 제 1 노드(P1)는 제 5 PMOS 트랜지스터(9T5)의 게이트 단자와 소스 단자 사이에 형성된 제 1 커패시터(9C1)의 영향으로 로우레벨(L)의 제 1 클럭신호(CLK1)의 전압에 의한 부트스트래핑 현상이 발생되어 로우레벨(L)보다 높은 로우레벨(L)이 된다. 이 결과, 제 5 PMOS 트랜지스터(9T5)가 확실하게 턴-온됨으로써 제 1 클럭 신호(CLK1)의 로우레벨(L)이 전압강하 없이 그대로 제 5 PMOS 트랜지스터(9T5)를 경유하여 출력라인(OLn-1)에 공급됨과 아울러 다음 단 쉬프트 레지스터(112n)의 이전단 출력신호 공급라인(OLn-1)에 공급된다. 이에 따라, 제 5 PMOS 트랜지스터(9T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 제 1 커패시터(9C1)는 제 5 PMOS 트랜지스터(9T5)에 존재하는 기생 커패시터로 대치될 수 있다.Then, in the t2 section in which the first clock signal CLK1 changes from the high level H to the low level L and the second clock signal CLK2 maintains the high level H state, it is turned in the t1 section. The first clock signal CLK1 having a low level L is supplied to the fifth PMOS transistor 9T5 that is turned on, and is supplied to the seventh PMOS transistor 9T7. As a result, the first node P1 receives the voltage of the first clock signal CLK1 at the low level L due to the influence of the first capacitor 9C1 formed between the gate terminal and the source terminal of the fifth PMOS transistor 9T5. The bootstrapping phenomenon is generated and becomes a low level (L) higher than the low level (L). As a result, the fifth PMOS transistor 9T5 is reliably turned on so that the low level L of the first clock signal CLK1 remains unchanged via the fifth PMOS transistor 9T5 without causing a voltage drop. 1) and the output signal supply line OLn-1 of the previous stage of the next stage shift register 112n. Accordingly, voltage loss due to the threshold voltage of the fifth PMOS transistor 9T5 is minimized. Meanwhile, the first capacitor 9C1 may be replaced with a parasitic capacitor present in the fifth PMOS transistor 9T5.

이와 동시에, 로우레벨(L)의 제 1 클럭신호(CLK1)에 의해 제 7 PMOS 트랜지스터(9T7)가 턴-온됨에 따라 제 5 노드(9P5) 상에 제 1 클럭라인(CLK1)으로부터 로우레벨(L)의 전압이 제 7 PMOS 트랜지스터(9T7)를 통하여 공급된다. 이에 따라, 제 5 노드(9P5) 상의 전압이 로우레벨(L)이 됨으로써 제 8 PMOS 트랜지스터(9T8)가 턴-온된다. 이러한, 제 8 PMOS 트랜지스터(9T8)는 전단 쉬프트 레지스터(112n-2)로부터 이전단 출력신호(OLn-2)가 공급되기 전까지 턴-온 상태를 유지하게 된다.At the same time, as the seventh PMOS transistor 9T7 is turned on by the first clock signal CLK1 of the low level L, the low level (from the first clock line CLK1 on the fifth node 9P5). The voltage of L) is supplied through the seventh PMOS transistor 9T7. As a result, the voltage on the fifth node 9P5 becomes the low level L, thereby turning on the eighth PMOS transistor 9T8. The eighth PMOS transistor 9T8 is turned on until the previous stage output signal OLn-2 is supplied from the front end shift register 112n-2.

한편, 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2) 간의 간격, 즉 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하는 시점과 제 2 클럭신호(CLK2)가 하이레벨(H)에서 로우레벨(L)로 변하는 시점 사이인 t3 구간에서는 제 1 클럭신호(CLK1)가 로우레벨(L)에서 하이레벨(H)로 변하면 제 5 PMOS 트랜지스터(9T5)가 계속 턴-온 상태이기 때문에 출력라인(OLn-1)의 전압(Vout)은 제 1 클럭신호(CLK1)를 따라 하이레벨(H)이 된다. 즉, 제 5 PMOS 트랜지스터(9T5)는 제 1 노드(P1)의 전압(Vp1)은 하이레벨(H)의 제 1 클럭신호(CLK1)에 의해 로우레벨(L)로 감소하더라도 제 1 노드(P1) 상의 전압(Vp1)이 로우레벨(L)을 유지하기 때문에 계속 턴-온 상태가 된다.On the other hand, the interval between the first clock signal CLK1 and the second clock signal CLK2, that is, when the first clock signal CLK1 changes from the low level L to the high level H and the second clock signal CLK2 ) Is a time between the high level (H) to the low level (L) when the first clock signal (CLK1) is changed from the low level (L) to the high level (H) when the fifth PMOS transistor (9T5) The voltage Vout of the output line OLn-1 becomes the high level H along the first clock signal CLK1 because the voltage is continuously turned on. That is, the fifth PMOS transistor 9T5 has the first node P1 even though the voltage Vp1 of the first node P1 is reduced to the low level L by the first clock signal CLK1 of the high level H. Since the voltage Vp1 on) maintains the low level L, it is continuously turned on.

제 8 PMOS 트랜지스터(9T8)가 계속 턴-온된 상태에서 제 2 클럭신호(CLK2)가 로우레벨(L) 상태가 되는 t4 구간에서는 제 2 클럭신호(CLK2)에 의해 제 3 PMOS 트랜지스터(9T3)가 턴-온되어 제 2 노드(P2) 상에 제 2 클럭라인(CLK2)으로부터 로우레벨(L)의 전압이 공급된다. 이에 따라, 제 2 PMOS 트랜지스터(9T2)가 턴-온됨으로써 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨과 아울러 제 6 PMOS 트랜지스터(9T6)가 턴-온된다. 즉, 제 2 PMOS 트랜지스터(9T2)가 턴-온에 의해 제 1 노드(P1) 상에는 전압공급라인(VSS)으로부터 하이레벨(H)의 전압이 공급된다. 따라서, 제 1 노드(P1) 상에 충전된 전압(Vp1)이 방전됨에 따라 제 5 PMOS 트랜지스터(9T5)가 턴-오프되고, 출력라인(OLn-1) 상의 전압(Vout)은 전압공급라인(VSS)으로부터의 하이레벨(H)의 전압이 공급되어 하이레벨(H)을 유지하게 된다.In the period t4 where the second clock signal CLK2 is turned to the low level L state while the eighth PMOS transistor 9T8 is continuously turned on, the third PMOS transistor 9T3 is driven by the second clock signal CLK2. The voltage of the low level L is supplied to the second node P2 from the second clock line CLK2 by being turned on. Accordingly, the second PMOS transistor 9T2 is turned on so that the voltage Vp1 charged on the first node P1 is discharged and the sixth PMOS transistor 9T6 is turned on. That is, the voltage of the high level H is supplied from the voltage supply line VSS to the first node P1 by turning on the second PMOS transistor 9T2. Accordingly, as the voltage Vp1 charged on the first node P1 is discharged, the fifth PMOS transistor 9T5 is turned off, and the voltage Vout on the output line OLn-1 becomes the voltage supply line (P1). The voltage of the high level H from VSS is supplied to maintain the high level H.

한편, 제 1 노드(P1) 상의 전압이 로우레벨(L)인 경우에 제 1 클럭신호(CLK1)가 로우레벨(L)로 제 5 PMOS 트랜지스터(9T5)의 게이트 단자에 입력되면 제 1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제 1 노드(P1)와 전압공급라인(VSS) 사이에 제 2 커패시터(9C2)를 설치하고, 제 2 노드(P2)와 전압공급라인(VSS) 사이에 제 3 커패시터(9C3)를 설치함으로써 제 2 노드(P2) 상의 전압 변화량을 정확하게 설계할 수 있다.On the other hand, when the voltage on the first node P1 is at the low level L, when the first clock signal CLK1 is input to the gate terminal of the fifth PMOS transistor 9T5 at the low level L, the first node ( The voltage on P1 is further increased. A second capacitor 9C2 is installed between the first node P1 and the voltage supply line VSS, and a second capacitor is connected between the second node P2 and the voltage supply line VSS. By installing three capacitors 9C3, the amount of voltage change on the second node P2 can be accurately designed.

다른 한편, 제 5 노드(9P5)와 전압공급라인(VSS) 사이에 제 4 커패시터(9C4)를 설치하여 제 8 PMOS 트랜지스터(9T8)의 누설전류를 방지함과 아울러 트랜지스터 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있다.On the other hand, the fourth capacitor 9C4 is provided between the fifth node 9P5 and the voltage supply line VSS to prevent leakage current of the eighth PMOS transistor 9T8 and to improve the reliability of the transistor device. Can operate stably.

이와 같은, 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터(112n-2)로부터 공급되는 이전단 출력신호(OLn-2)에 반전된 신호를 생성하는 제 9 PMOS 트랜지스터(9T9)와, 반전된 신호에 따라 출력라인(OLn-1)에 출력신호(OLn-1)를 공급하는 제 5 PMOS 트랜지스터(9T5)의 게이트 단자에 접속된 제 1 노드(P1) 상의 전압을 방전시키기 위한 신호를 제어하는 제 8 PMOS 트랜지스터(9T8)를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호(OLn-1)를 생성할 수 있다. 또한, 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 종래의 제 1 전압공급라인(VDD)을 제거하는 대신에 제 1 및 제 2 클럭신호(CLK1, CLK2)를 이용함으로써 입력단자 수를 감소시킬 수 있다. 따라서, 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다.As described above, the shift register circuit of the flat panel display according to the ninth embodiment of the present invention generates a ninth PMOS that generates an inverted signal to the previous stage output signal OLn-2 supplied from the front end shift register 112n-2. The voltage on the first node P1 connected to the transistor 9T9 and the gate terminal of the fifth PMOS transistor 9T5 for supplying the output signal OLn-1 to the output line OLn-1 according to the inverted signal. The eighth PMOS transistor 9T8 that controls the signal for discharging the PMOS transistor 9T8 can generate the output signal OLn-1 using only two clock signals. In addition, the shift register circuit of the flat panel display according to the ninth embodiment of the present invention uses the first and second clock signals CLK1 and CLK2 instead of removing the conventional first voltage supply line VDD. The number of terminals can be reduced. Therefore, the shift register circuit of the flat panel display according to the ninth embodiment of the present invention can simplify the configuration of the shift register circuit and reduce the cost.

도 16을 참조하면, 본 발명의 제 10 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 PMOS 트랜지스터들에 인가되는 전압을 분기하여 누설전류를 감소시키고 소자의 신뢰성을 향상시킴으로써 보다 안정적으로 동작시킬 수 있도록 듀얼 게이트(Dual Gate) 구조를 가지게 된다.Referring to FIG. 16, the shift register circuit of the flat panel display according to the tenth exemplary embodiment of the present invention can stably operate by dividing voltages applied to PMOS transistors to reduce leakage current and improve device reliability. It has a dual gate structure.

구체적으로, 본 발명의 제 10 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 도 15에 도시된 본 발명의 제 9 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로와 동일한 구성을 가지며, 단지 도 16에 도시된 바와 같이 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(19T1, 19T2, 19T4, 19T9) 각각에 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(29T1, 29T2, 29T4, 29T9)가 설치된다. 따라서, 본 발명의 제 10 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 제 1, 제 2, 제 4 및 제 9 PMOS 트랜지스터(19T1, 19T2, 19T4, 19T9)에 인가되는 높은 전압을 더미 제 1, 제 2 , 제 4 및 제 9 PMOS 트랜지스터(29T1, 29T2, 29T4, 29T9)로 분기하여 누설전류를 감소시켜 트랜지스터 소자의 신뢰성을 향상시킴으로써 각 PMOS 트랜지스터를 안정적으로 동작시킬 수 있다.Specifically, the shift register circuit of the flat panel display according to the tenth embodiment of the present invention has the same configuration as the shift register circuit of the flat panel display according to the ninth embodiment of the present invention shown in FIG. As shown in FIG. 1, the dummy first, second, fourth and ninth PMOS transistors 29T1, 29T2, 29T4, respectively in the first, second, fourth and ninth PMOS transistors 19T1, 19T2, 19T4, and 19T9. 29T9) is installed. Accordingly, the shift register circuit of the flat panel display according to the tenth exemplary embodiment of the present invention provides a dummy first by applying a high voltage applied to the first, second, fourth and ninth PMOS transistors 19T1, 19T2, 19T4, and 19T9. Each PMOS transistor can be stably operated by branching into the second, fourth, and ninth PMOS transistors 29T1, 29T2, 29T4, and 29T9, thereby reducing leakage current and improving reliability of the transistor device.

한편, 본 발명의 제 1 내지 제 10 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로의 각 PMOS 트랜지스터들은 NMOS 트랜지스터로 대신하고, NMOS 트랜지스터의 구동에 적합한 제 1 및 제 2 클럭신호만을 사용하여 쉬프트 레지스터의 출력신호를 생성할 수 있다.Meanwhile, each PMOS transistor of the shift register circuit of the flat panel display device according to the first to tenth embodiments of the present invention is replaced by an NMOS transistor, and the shift register uses only the first and second clock signals suitable for driving the NMOS transistor. It can generate the output signal of.

상술한 바와 같이, 본 발명의 실시 예에 따른 평판 표시장치의 쉬프트 레지스터 회로는 전단 쉬프트 레지스터로부터의 출력신호에 반전된 신호를 생성하는 제 1 트랜지스터와, 반전된 신호에 따라 게이트 라인(GL)에 게이트 신호를 공급하는 제 2 트랜지스터의 게이트 단자의 전압을 방전시키기 위한 신호를 제어하는 제 3 트랜지스터를 구비함으로써 2개의 클럭신호만을 사용하여 출력신호를 생성할 수 있다. 따라서, 본 발명은 쉬프트 레지스터 회로의 구성을 단순화시켜 비용을 저감할 수 있다. 또한, 본 발명은 2 개의 클럭신호를 이용함으로써 입력단자 수를 감소시킬 수 있다.As described above, the shift register circuit of the flat panel display according to the embodiment of the present invention is a first transistor for generating a signal inverted in the output signal from the front end shift register, and in the gate line GL in accordance with the inverted signal By providing a third transistor for controlling a signal for discharging the voltage of the gate terminal of the second transistor for supplying the gate signal, an output signal can be generated using only two clock signals. Therefore, the present invention can reduce the cost by simplifying the configuration of the shift register circuit. In addition, the present invention can reduce the number of input terminals by using two clock signals.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

클럭신호들과 제1 및 제2 전압을 이용하여 이전단 출력신호를 쉬프트시켜 출력라인들을 통해 순차적으로 출력하는 다수의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 회로에 있어서;A shift register circuit comprising a plurality of shift registers for shifting a previous stage output signal using clock signals and first and second voltages and sequentially outputting the same through the output lines;

상기 다수의 쉬프트 레지스터 각각은;Each of the plurality of shift registers;

제 1 클럭신호가 공급되는 제 1 클럭라인과; A first clock line to which the first clock signal is supplied;

제 2 클럭신호가 공급되는 제 2 클럭라인과;A second clock line to which a second clock signal is supplied;

제 1 노드의 전압이 적어도 2 단계로 승압되게 하고, 상기 적어도 2단계로 승압된 상기 제 1 노드의 전압을 이용하여 상기 제 1 클럭신호를 상기 출력라인에 선택적으로 출력하는 출력부와;An output unit causing the voltage of the first node to be boosted in at least two stages and selectively outputting the first clock signal to the output line using the voltage of the first node boosted in the at least two stages;

상기 제 1 노드 상에 전압을 충전 및 방전시키는 제 1 충방전 회로와;A first charge / discharge circuit for charging and discharging a voltage on the first node;

상기 제 1 충방전 회로 접속된 제 2 노드 상의 전압을 상기 이전단 출력신호 및 상기 제 2 클럭라인으로부터의 제 2 클럭신호에 따라 충전 및 방전시키는 제 2 충방전 회로와;A second charge / discharge circuit for charging and discharging a voltage on a second node connected to the first charge / discharge circuit according to the previous stage output signal and a second clock signal from the second clock line;

상기 이전단 출력신호와 상기 제 1 클럭신호를 이용하여 제 2 충방전 회로를 제어하는 제어부를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a control unit for controlling a second charge / discharge circuit by using the previous stage output signal and the first clock signal.

제 1 항에 있어서,The method of claim 1,

상기 제 1 충방전 회로는,The first charge and discharge circuit,

상기 이전단 출력신호가 공급되는 입력단자와 상기 제 1 노드 사이에 접속된 제 1 스위치와;A first switch connected between an input terminal to which the previous stage output signal is supplied and the first node;

상기 제 2 전압이 공급되는 제 2 전압공급라인과 상기 제 1 노드 사이에 접속된 제 2 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a second switch connected between the second voltage supply line supplied with the second voltage and the first node.

제 2 항에 있어서,The method of claim 2,

상기 제 2 충방전 회로는,The second charge and discharge circuit,

상기 제 1 전압이 공급되는 제 1 전압공급라인과 제 3 노드 사이에 접속되어 상기 제 2 클럭신호에 응답하여 상기 제 1 전압공급라인과 상기 제3 노드 사이의 전류패스를 절환하는 제 3 스위치와; A third switch connected between a first voltage supply line to which the first voltage is supplied and a third node to switch a current path between the first voltage supply line and the third node in response to the second clock signal; ;

상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 2 전압공급라인과 상기 제 2 노드 사이의 전류패스를 절환하는 제 4 스위치와;A fourth switch connected between the second node and the second voltage supply line to switch a current path between the second voltage supply line and the second node in response to the previous output signal;

상기 제 2 노드와 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제 2 노드와 상기 제 3 노드 사이의 전류패스를 절환하는 제 8 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And an eighth switch connected between the second node and the third node to switch a current path between the second node and the third node in response to a voltage of a fifth node. Shift register circuit.

제 3 항에 있어서,The method of claim 3, wherein

상기 제어부는,The control unit,

상기 제 1 전압공급라인과 상기 제 5 노드 사이에 접속되어 상기 제 1 클럭신호에 응답하여 상기 제 1 전압공급라인과 상기 제 5 노드 사이의 전류패스를 절환하는 제 7 스위치와; A seventh switch connected between the first voltage supply line and the fifth node to switch a current path between the first voltage supply line and the fifth node in response to the first clock signal;

상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되어 상기 이전단 출력신호에 응답하여 상기 제 5 노드와 상기 제 2 전압공급라인 사이의 전류패스를 절환하는 제 9 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a ninth switch connected between the fifth node and the second voltage supply line to switch a current path between the fifth node and the second voltage supply line in response to the previous stage output signal. Shift register circuit of a flat panel display device.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 1 스위치와 상기 제 1 노드 사이에 접속되고 자신의 게이트단자가 상기 제 1 스위치의 게이트단자에 접속된 제 1 더미 스위치와,A first dummy switch connected between the first switch and the first node and whose gate terminal is connected to the gate terminal of the first switch;

상기 제 2 스위치와 상기 제 2 전압공급라인 사이에 접속되고 자신의 게이트단자가 상기 제 2 스위치의 게이트단자에 접속된 제 2 더미 스위치와,A second dummy switch connected between the second switch and the second voltage supply line and whose gate terminal is connected to the gate terminal of the second switch;

상기 제 4 스위치와 상기 제 2 전압공급라인 사이에 접속되고 자신의 게이트단자가 상기 제 4 스위치의 게이트단자에 접속된 제 4 더미 스위치와,A fourth dummy switch connected between the fourth switch and the second voltage supply line and whose gate terminal is connected to the gate terminal of the fourth switch;

상기 제 9 스위치와 상기 제 5 노드 사이에 접속되고 자신의 게이트단자가 상기 제 9 스위치의 게이트단자에 접속된 제 9 더미 스위치를 더 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a ninth dummy switch connected between the ninth switch and the fifth node and whose gate terminal thereof is connected to the gate terminal of the ninth switch.

제 4 항에 있어서,The method of claim 4, wherein

상기 출력부는,The output unit,

상기 출력라인과 상기 제1 클럭라인 사이에 접속되어 상기 제 1 노드 상의 전압에 응답하여 상기 제 1 클럭라인과 상기 출력라인 사이의 전류패스를 절환하는 제 5 스위치와,A fifth switch connected between the output line and the first clock line to switch a current path between the first clock line and the output line in response to a voltage on the first node;

상기 출력라인과 상기 제 2 전압공급라인 사이에 접속되어 상기 제 2 노드 상의 전압에 응답하여 상기 제 2 전압공급라인과 상기 출력라인 사이의 전류패스를 절환하는 제 6 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a sixth switch connected between the output line and the second voltage supply line to switch a current path between the second voltage supply line and the output line in response to a voltage on the second node. Shift register circuit of flat panel display.

제 6 항에 있어서,The method of claim 6,

상기 출력부는 상기 제 5 스위치의 게이트단자와 상기 출력라인 사이에 접속되어 상기 제 1 노드 상의 전압을 상기 적어도 2 단계로 승압시키기 위한 제 1 커패시터를 더 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And the output unit further comprises a first capacitor connected between the gate terminal of the fifth switch and the output line to boost the voltage on the first node in the at least two stages. Circuit.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 1 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 2 커패시터와,A second capacitor connected between the first node and the second voltage supply line;

상기 제 2 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 3 커패시터와,A third capacitor connected between the second node and the second voltage supply line;

상기 제 5 노드와 상기 제 2 전압공급라인 사이에 접속되는 제 4 커패시터를 더 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And a fourth capacitor connected between the fifth node and the second voltage supply line.

제 1 항에 있어서,The method of claim 1,

상기 제 1 및 제 2 클럭신호는 주기가 동일하고; The first and second clock signals have the same period;

상기 제 2 클럭신호는 상기 제 1 클럭신호에 소정 간격만큼 지연되는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And the second clock signal is delayed by the first clock signal by a predetermined interval.

제 2 항에 있어서,The method of claim 2,

상기 제 2 충방전 회로는,The second charge and discharge circuit,

상기 제 2 클럭라인에 소스단자와 게이트단자가 접속되고 제 3 노드에 드레인단자가 접속되어 상기 제 2 클럭신호에 응답하여 상기 제 2 클럭라인과 상기 제 3 노드 사이의 전류패스를 절환하는 제3 스위치와; A third terminal for connecting a source terminal and a gate terminal to the second clock line and a drain terminal to a third node to switch a current path between the second clock line and the third node in response to the second clock signal; A switch;

상기 제 2 노드와 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제2 노드와 상기 제3 노드 사이의 전류패스를 절환하는 제8 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And an eighth switch connected between the second node and the third node to switch a current path between the second node and the third node in response to a voltage of a fifth node. Shift register circuit.

제 10 항에 있어서,The method of claim 10,

상기 제어부는,The control unit,

상기 제 1 클럭라인에 소스단자와 게이트단자가 접속되고 상기 제 5 노드에 드레인단자가 접속되어 상기 제 1 클럭신호에 응답하여 상기 제 1 클럭라인과 상기 제 5 노드 사이의 전류패스를 절환하는 제 7 스위치와; A source terminal and a gate terminal connected to the first clock line and a drain terminal connected to the fifth node to switch a current path between the first clock line and the fifth node in response to the first clock signal; With 7 switches;

제 2 항에 있어서,The method of claim 2,

상기 제 2 충방전 회로는,The second charge and discharge circuit,

제 3 노드와 상기 제 2 노드 사이에 접속되어 상기 제 2 클럭신호에 응답하여 상기 제3 노드와 상기 제 2 노드 사이의 전류패스를 절환하는 제 3 스위치와; A third switch connected between a third node and the second node to switch a current path between the third node and the second node in response to the second clock signal;

상기 제 1 전압이 공급되는 제 1 전압공급라인과 상기 제 3 노드 사이에 접속되어 제 5 노드의 전압에 응답하여 상기 제 1 전압공급라인과 상기 제 3 노드 사이의 전류패스를 절환하는 제 8 스위치를 구비하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.An eighth switch connected between the first voltage supply line to which the first voltage is supplied and the third node to switch a current path between the first voltage supply line and the third node in response to a voltage of a fifth node; And a shift register circuit of a flat panel display.

제 12 항에 있어서,The method of claim 12,

상기 제어부는,The control unit,

삭제delete

제 1 항에 있어서,The method of claim 1,

상기 다수의 쉬프트 레지스터 각각은 PMOS 및 NMOS 트랜지스터 중 어느 하나의 트랜지스터들로 구성되는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로.And each of the plurality of shift registers is configured of any one of PMOS and NMOS transistors.

클럭신호들과 제1 및 제2 전압을 이용하여 이전단 출력신호를 쉬프트시켜 출력라인들을 통해 순차적으로 출력하는 다수의 쉬프트 레지스터를 포함하는 쉬프트 레지스터 회로의 구동방법에 있어서;A driving method of a shift register circuit comprising a plurality of shift registers for shifting a previous stage output signal using clock signals and first and second voltages and sequentially outputting the same through the output lines;

제 1 및 제 2 클럭신호를 발생하는 제 1 단계와,A first step of generating first and second clock signals;

상기 이전단 출력신호를 제 1 노드에 충전하는 제 2 단계와,Charging the previous output signal to a first node;

상기 이전단 출력신호를 반전시켜 제 2 노드 상에 충전하여 상기 제 1 노드에 충전된 전압이 방전되는 것을 차단하는 제 3 단계와,A third step of inverting the previous output signal and charging the second node to prevent discharge of the voltage charged in the first node;

상기 제 1 클럭신호를 이용하여 제 1 노드의 전압이 적어도 2 단계로 승압하는 제 4 단계와,A fourth step of boosting the voltage of the first node in at least two steps by using the first clock signal;

상기 승압된 제 1 노드의 전압을 이용하여 상기 제 1 클럭신호를 상기 출력라인에 선택적으로 출력하는 제 5 단계와,A fifth step of selectively outputting the first clock signal to the output line using the voltage of the boosted first node;

상기 제 2 노드 상에 충전된 전압을 방전시켜 상기 1 노드에 충전된 전압을 방전시키는 제 6 단계를 포함하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.And discharging the voltage charged on the second node to discharge the voltage charged on the first node.

제 18 항에 있어서,The method of claim 18,

상기 제 2 단계는,The second step,

제1 스위치의 소스단자와 게이트단자에 상기 이전단 출력신호를 공급하는 단계와;Supplying the previous output signal to a source terminal and a gate terminal of a first switch;

제 2 전압을 공급하는 제 2 전압공급라인과 상기 제 1 노드 사이에 접속되고 게이트단자가 상기 제 2 노드에 접속된 제 2 스위치를 오프시켜 상기 제 1 노드에 충전된 전압이 방전되는 제 1 경로를 차단하는 단계와;A first path connected between a second voltage supply line for supplying a second voltage and the first node and a second terminal connected to the second node with a gate terminal turned off to discharge the voltage charged in the first node; Blocking the;

상기 제 2 스위치를 경유하여 상기 제 1 노드 상에 상기 이전단 출력신호를 충전하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.And charging the previous stage output signal on the first node via the second switch.

제 19 항에 있어서,The method of claim 19,

상기 제 3 단계는,The third step,

상기 제 2 노드와 상기 제 1 전압공급라인 사이에 접속된 제 4 스위치에 상기 이전단 출력신호를 공급하여 상기 제 2 노드에 상기 제 2 전압을 충전시키는 단계와;Supplying the previous output signal to a fourth switch connected between the second node and the first voltage supply line to charge the second voltage to the second node;

제 5 노드와 상기 제 2 전압공급라인 사이에 접속된 제 9 스위치에 상기 이전단 출력신호를 공급하여 상기 제 5 노드에 상기 제 2 전압을 충전시키는 단계와;Supplying the previous output signal to a ninth switch connected between a fifth node and the second voltage supply line to charge the second voltage to the fifth node;

제 1 전압을 공급하는 제 1 전압공급라인과 상기 제 2 노드 사이에 접속되고 상기 제 5 노드에 자신의 게이트단자가 접속된 제 8 스위치를 경유하여 상기 제 1 전압공급라인으로 방전되는 제 2 방전경로를 차단하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.A second discharge that is discharged to the first voltage supply line via an eighth switch connected between a first voltage supply line supplying a first voltage and the second node and whose gate terminal is connected to the fifth node; A method of driving a shift register circuit of a flat panel display device comprising the step of blocking a path.

제 20 항에 있어서,The method of claim 20,

상기 제 4 단계는,The fourth step,

상기 출력라인과 상기 제1 클럭신호가 공급되는 제 1 클럭라인 사이에 접속된 제 5 스위치와 상기 제 5 스위치의 게이트단자와 상기 출력라인 사이에 접속된 커패시터를 이용하여 상기 제 5 스위치에 상기 제 1 클럭신호에 따라 상기 제 1 노드 상의 전압을 승압시키는 단계를 포함하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.The fifth switch is connected to the fifth switch using a fifth switch connected between the output line and a first clock line to which the first clock signal is supplied, and a capacitor connected between the gate terminal of the fifth switch and the output line. And boosting a voltage on the first node according to one clock signal.

제 21 항에 있어서,The method of claim 21,

상기 제 5 단계는,The fifth step,

상기 승압된 제 1 노드 상의 전압을 이용하여 상기 제 5 스위치의 턴-온 상태로 유지하고 상기 제 1 클럭신호를 상기 턴-온된 상기 제 5 스위치를 경유하여 상기 출력라인에 공급하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.Maintaining the turned-on state of the fifth switch using the voltage on the boosted first node and supplying the first clock signal to the output line via the turned-on fifth switch. A method of driving a shift register circuit of a flat panel display device.

삭제delete

제 18 항에 있어서,The method of claim 18,

상기 제 1 및 제 2 클럭신호는 동일한 주기를 가지며, The first and second clock signals have the same period,

상기 제 2 클럭신호는 상기 제 1 클럭신호에 소정 간격 지연되는 것을 특징으로 하는 평판 표시장치의 쉬프트 레지스터 회로의 구동방법.And the second clock signal is delayed by a predetermined interval from the first clock signal.