KR100605238B1 - 등시 데이터 통신을 위한 방법 및 장치 - Google Patents

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Abstract

타이밍 지터를 발생할 수 있는 통신 시스템들을 통해 등시 데이터가 전송될 수 있도록 하기 위해, 등시 데이터의 각 패킷에는 패킷이 처리되는 시간을 수신기에 나타내는 타임 스탬프가 제공된다. 수신기는 데이터 스트림의 제1 패킷이 도달하는 시간을 기록하고, 시간(t1)을 발생하기 위해, 최대 지터 이상인 일정 오프셋 시간을 부가한다. 각 후속 패킷은 시간 t = t1 + (Tn-T1)에서 처리되며, 여기서, T1은 제1 데이터 패킷에서의 타임 스탬프이고 Tn은 현재 패킷에서의 타임 스탬프이다. 따라서, 수신기에서의 처리는 타임 스탬프에 의해 규정된 절대 시간이라기 보다는 패킷들의 상대적인 도달 시간에 의존한다.
등시 데이터, 타임 스탬프, 데이터 패킷, 오프셋, 타이밍 지터

Description

등시 데이터 통신을 위한 방법 및 장치{Method of and apparatus for isochronous data communication}
본 발명은 패킷 기반 통신 네트워크를 통해 등시 데이터(isochronous data)를 전송할 때, 타이밍 에러를 정정하는 방법 및 이 방법을 실행하기 위한 장치에 관련되고, 데이터 패킷들 중 적어도 일부는 데이터가 처리되어야 하는 시간을 수신기에 나타내는 타임 스탬프(timestamp)를 포함한다 .
디지털 통신 시스템에서, 패킷들로 분리되기 위해 정보가 전송 장치로부터 수신 장치로 전송되는 것은 일반적인 것이다. 이러한 패킷들은 이들이 통신 시스템을 통해 전송될 때, 제한된 그리고 가변 길이의 시간만큼 지연될 수 있다.
통신 시스템을 통한 등시 데이터의 전송은 서비스의 품질을 보존하기 위해 통신 시스템을 이용하여 전송 장치와 수신 장치 사이의 정확한 타이밍 관계 유지를 요구한다. 이러한 등시 데이터는 예를 들면, 비디오 또는 오디오 서비스를 전달할 수 있다. 통신 시스템이 전송 장치와 수신 장치 사이의 타이밍 관계를 지원하는데 실패할 경우, 전송의 수신 단부(receiving end)에서 비디오 또는 오디오의 수용 가능한 품질을 제공할 수 없게 된다.
이러한 애플리케이션의 예로는 MPEG(Moving Picture Experts Group) 표준에 따라 인코딩되는 디지털 오디오 또는 비디오 신호의 전송이 있다. 대표적인 장치의 MPEG 디코더의 비트 클럭(bit clock)은 MPEG 표준에 따라 데이터를 일반적으로 인코딩하는 장치의 비트 클럭과 동일한 속도로 실행되어야 한다. 이를 달성하기 위해, MPEG 표준은 MPEG 데이터의 일부 패킷에서, 프로그램 클럭 기준(Program Clock Reference; PCR) 또는 시스템 클럭 기준(System Clock Reference; SCR)으로 공지된 타임 스탬프를 인코딩 장치에 배치할 것을 요구한다. 인코딩 장치는 PCR 또는 SCR 값을 검출 및 판독하고, PCR 또는 SCR 값을 이용하여, 속도를 제어하기 위해 내부 클럭에 신호를 전송한다.
이러한 타이밍 관계는 전송 장치가 패킷들이 통신 시스템의 수신 단부에서 실시간 애플리케이션에 의해 처리되도록 요구되는 바와 같은 동일한 속도로 데이터 패킷을 전송하는 경우에 유지될 수 있으며, 각 패킷이 통신 시스템을 통해 전송되는 동안의 시간 길이가 모든 패킷에 대해 동일하다.
그러나, IEEE 1394, Hiperlan(High Performance Radio Local Area Network), ATM(Asynchronous Trancfer Mode) 또는 UMTS(Universal Mobile Telecommunications System)과 같은 실제 디지털 통신 시스템에서, 각 패킷이 지연되는 시간 길이는 패킷으로부터 패킷까지 다양할 수 있다. MPEG 인코딩된 데이터의 전송의 경우, 전송 지연의 변동은 디코더의 내부 클럭에 공급되는 잘못된 정정 신호를 유발한다.
전송 지터(transmission jitter)의 효과를 극복하기 위해 제안된 하나의 방법은 수신 장치 내에 애플리케이션을 위해 정해진 수신된 패킷이 일시적으로 저장될 수 있는 버퍼(buffer)를 사용하는 것이다. 그후, 패킷들은 버퍼로부터 수신 장치의 애플리케이션 부분에 또는 통신 시스템의 다음 단계에, 하나의 입력으로서 버퍼 내에 포함된 데이터의 양을 갖는 알고리즘에 의해 결정된 비율로 버퍼로부터 얻어진다. 추가 특징을 생략하고, 이러한 접근 방식은 필요한 버퍼의 크기 및 비용에 대한 결점을 가지며, 버퍼로부터 출력된 데이터의 속도에 대한 정확한 레벨에 대한 결점을 갖는다.
전송 지터의 문제점을 극복하기 위해 제안된 다른 방법은 미국 특허 제 5,790,543호에 개시되어 있다. 이 공보는 전송 클럭과는 독립적인 수신 장치 내의 추가 클럭을 사용하는 것을 개시하며, 이는 수신 클럭이 전송 클럭과 동기화되지 않는다. 연속적인 패킷들의 도달에 대한 기대 시간의 차를 나타내는 연속적인 패킷들의 타임 스탬프 사이의 차는 패킷이 도달하는 순간에 부가의 독립적인 클럭의 값들의 차이로부터 감산된다. 그후, 후자의 차이는 패킷들의 실제 상호 도달 시간(actual interarrival time)으로써 언급된다. 상기 감산 처리의 결과는 통신 시스템을 통해 전송되는 동안의 데이터 패킷에 의해 발생되는 지터를 도시할 것을 요구한다. 그러나, 본 출원인은 이러한 절차가 전송된 데이터 내의 임의의 지터의 정확한 정정을 행할 수 없다고 믿는다.
분리된 클럭이 통신 시스템의 각각의 장치에 포함될 때 전송 지터를 극복하기 위한 또 다른 방법은 통신 시스템을 통해 전송된 패킷을 이용하여 이러한 분리된 클럭의 동기를 유지하는 것이다. 이를 달성하기 위해, 전송 장치 내의 분리된 클럭의 추가 값, 즉, 데이터 패킷의 전송 준비가 완료된 시간 이후의 미리 결정된 간격을 나타내는 일부 또는 전부의 등시 데이터 패킷에 추가 타임 스탬프가 전송 장치에 의해 부가될 수 있다. 그후, 이러한 타임 스탬프는 수신 장치에 의해 검출되고 판독될 수 있다. 데이터 패킷이 애플리케이션에 전송되어야 하는 정확한 지터-프리 시간은 패킷 내의 타임 스탬프의 값이 수신 장치의 추가 클럭의 값과 동일한 시간이다. 미리 결정된 간격은 타임 스탬프가 수신기에서의 현재 시간보다 더 빠르지 않은 시간과 일치해야 함을 의미한다. 이 방법은 예를 들면, 등시 데이터가 IEC61883에 규정된 포맷의 공통 등시 패킷(Common Isochronous Packet; CIP)을 사용하는 IEEE1394 버스 상으로 전송될 때 사용될 수 있으며, 이를 도 1에 도시하였다. IEEE1394 버스 상의 각 장치는 일 사이클이 40.69ns를 유지하면서, 전체적으로 독립적인 자유 동작(independednt free running) 24.576MHz 클럭을 포함한다. 이 기간은 "틱크(tick)"로서 공지되어 있다. IEEE1394의 등시 데이터를 처리할 수 있는 각각의 장치는 도 2에 도시된 포맷의 사이클 타임 레지스터(Cycle Time Register; CTR)를 포함하며, 현재 시간을 나타내는 32 비트를 포함한다. 이 레지스터는 24.576MHz 클럭에 의해 40.69nm로 갱신된다. 더욱이, IEEE1394 버스 상의 하나의 장치는 IEEE1394에 규정된 메카니즘에 의해 "사이클 마스터(Cycle Master)"로서 규정된다. IEEE1394 버스 상의 모든 장치의 CTR들 사이에서 동기를 유지하기 위해, "사이클 시작(Cycle Start)" 패킷은 평균적으로 모든 3072 틱크 이후 사이클 마스터에 의해 전송된다. "사이클 시작" 패킷은 사이클 마스터의 CTR의 현재값을 포함한다. CTR을 포함하는 비-사이클 마스터 장치에 의한 사이클 시작 패킷의 수신은 수신 장치의 CTR으로 사이클 시작 패킷에 포함된 값을 기록하도록 하는 명령으로서 인터럽트된다. CIP 포맷으로 IEEE1394 버스 상의 전송 장치로부터 전송되는 등시 데이터 패킷들은 타임 스탬프로 라벨이 붙여진다. 타임 스탬프는 패킷이 디코더 또는 등시 데이터의 다른 소스에 의해 전송하도록 제공되는 시간에 전송 장치의 CTR에 대한 값과 고정된 오프셋(offset)의 합을 나타낸다. 수신 장치가 이러한 패킷을 수신할 때, 패킷의 타임 스탬프의 값이 수신 장치 내의 CTR의 값과 동일할 때까지 버퍼 내의 패킷을 유지한다. 이때, 패킷은 수신 장치의 애플리케이션에 의해 처리될 수 있다. 이것은 IEEE1394의 모든 등시-가능 장치와 동일한 CTR들의 절대값에 의존함을 알 수 있으며, 또한, 전송 장치와 수신 장치 사이에서 지연된 전체 전송보다 더 큰 타임 스탬프에 부가된 고정 오프셋의 값에 의존함을 알 수 있다. 이러한 의존성은 상이한 IEEE1394 버스들이 예를 들면, IEEE1394.1 표준에 따라 통신 브리지에 의해 접속되는 경우, 심각한 결점을 유발한다. 후자의 예에서, 특정 IEEE1394 버스 상의 모든 등시-가능 장치 내의 CTR이 특정 버스 상의 사이클 마스터의 CTR에 대한 절대값과 주파수에서는 동기화되지만, 상이한 버스들상의 CTR의 절대값과는 동일하지 않을 수 있다. 또한, 규정되지 않은 추가 지연은 IEEE1394 버스들 사이의 브리지를 통한 패킷들로서 도입될 수 있다. 따라서, 등시 데이터 패킷의 CIP 타임 스탬프를 검출하고, 등시 데이터 패킷 이 브리지의 반대측 상의 CTR 값과 브리지를 통해 전송될 때, 마주치는 지연들 사이의 절대적인 차를 반영하기 위해 이들을 수정하도록 IEEEp1394.1에 규정된 인터-버스 브리지를 필요로 하며, 이는 등시 데이터 패킷이 수신 장치에서 수신될 때, 타임 스탬프가 수신 장치 내의 CTR에 따라 시간을 나타낼 수 있도록 하기 위한 것이다. 더욱이, CIP 포맷은 동일한 방식으로 수정될 필요가 있는 2개로 분리된 타임 스탬프를 일반적으로 포함한다. 이러한 접근 방식의 결점은 브리지 내의 타임 스탬프를 수정하는 처리에서 고유의 추가 지연, 복잡성으로 인한 대비되는 효과 및 이러한 브리지의 비용을 포함하며, 이 사실은 별개의 계층들로 이루어진 프로토콜 스택에 따른 통신 시스템의 양호한 실제 동작에 대한 공지된 OSI 모델(도 3)을 위반한다.
본 발명의 목적은 데이터 패킷들 중 적어도 일부는 타임 스탬프를 포함하는, 패킷 기반 통신 네트워크를 통해 등시 데이터를 전송할 때 타이밍 에러를 정정하는 방법을 제공하는 것으로, 상기 타임 스탬프는 데이터가 종래 기술 방법의 적어도 몇몇 단점을 완화하여 처리되어야 하는 시간을 수신기에 나타낸다. 본 발명의 다른 목적은 이러한 방법을 실행하기 위한 장치를 제공하는 것이다.
본 발명은 패킷 기반 통신 네트워크를 통해 등시 데이터를 전송할 때 타이밍 에러를 정정하는 방법을 제공하며, 상기 데이터 패킷들 중 적어도 일부는 상기 데이터가 처리되는 시간을 수신기에 나타내는 타임 스탬프들을 포함하며, 상기 방법은,
a) 전송 클럭에 의해 규정된 절대 시간에 관련되고, 전송 네트워크를 통해 전송될 등시 데이터 패킷들에 상기 전송 타임 스탬프들을 삽입하는 단계와,
b) 상기 데이터 패킷들을 수신하고, 상기 패킷내 상기 전송 타임 스탬프들을 검출하여 일시적으로 기록하는 단계와,
c) 상기 전송 클럭과 주파수에서는 동기화되지만, 절대 시간에서는 반드시 동기화될 필요가 없는 수신기 클럭을 제공하는 단계와,
d) 전송 타임 스탬프를 포함하는 제1 패킷이 수신될 때 상기 수신기 클럭의 상기 절대 시간을 저장하는 단계와,
e) 상기 수신된 데이터 패킷들중 상기 제1 패킷의 출력 시간을 규정하기 위해, 상기 저장된 수신기 클럭 시간에 주어진 타임 오프셋을 부가하는 단계로서, 상기 오프셋은 연속으로 수신된 데이터 패킷들간 시간의 최대 변동 이상인, 타임 오프셋 부가 단계와,
f) 후속으로 수신된 데이터 패킷 각각의 상기 전송 타임 스탬프로부터 상기 제1 수신된 데이터 패킷 내의 상기 전송 타임 스탬프의 값을 감산하는 단계와,
g) 현재 데이터 패킷의 상기 출력 시간을 규정하기 위해, 상기 현재 데이터 패킷의 상기 전송 타임 스탬프와 상기 제1 데이터 패킷의 상기 전송 타임 스탬프 간의 차이를 상기 제1 데이터 패킷의 상기 출력 시간에 부가하는 단계를 포함한다.
따라서, 본 발명에 따른 방법은 타임 스탬프의 절대값에 의존하지 않고, 대신에, 각각의 연속적인 패킷이 초기의 패킷의 타임 스탬프와 현재 데이터 패킷의 타임 스탬프 사이의 차에 의해 규정되는 처리 시간 및 제 1 패킷의 수신 이후 주어진 시간에 수신된 패킷의 처리가 시작될 수 있다. 수신기의 클럭 주파수가 전송기의 주파수에 로킹되고, 주어진 시간이 연속적으로 수신된 패킷들 간 시간의 최대 변동 이상이라는 것을 보장함으로써, 수신된 패킷을 처리하는 시간이 인코더 내의 클럭과 동기화되는 것을 보장할 수 있다.
본 발명에 따른 방법을 실행하기 위해, 수신 장치는 통신 시스템을 이용하여 전송 장치에 접속된다. 등시 데이터를 수신 및 처리할 수 있는 수신 장치는 통신 시스템을 이용하여 절대값에서는 전송 장치의 동일한 클럭과 반드시 동기화될 필요가 없으며, 주파수에서 동기화되는 클럭을 포함한다.
전송 장치는 통신 시스템을 사용하여 수신 장치에 전송하기 위한 등시 데이터 스트림내의 일부 또는 전부의 데이터 패킷에 타임 스탬프를 부가한다. 타임 스탬프는 전송 장치 내의 클럭값 또는 전송 장치 내의 클럭값과 고정된 상수 오프셋의 합을 나타낼 수 있으며, 상기 오프셋은 양의 값 또는 음의 값이 될 수 있다. 이러한 고정된 오프셋이 사용되는 경우, 본 발명은 수신 장치와 통신하기 위해 오프셋의 값을 필요로 하지 않는다.
수신 장치는 타임 스탬프를 검출하여 그 값을 등록하기 위한 수단을 포함한다. 등시 스트림의 제 1 데이터 패킷이 수신 장치에 의해 통신 시스템으로부터 수신될 때, 수신 장치는 그 내부 동기 클럭의 시간(t1)과 데이터 패킷 내의 타임 스탬프의 값(T1)을 등록한다. 이 패킷은 시간(△)동안 버퍼에 저장되며, 상기 △는 통신 시스템에서 발생하기 쉬운 최대 지터보다 크도록 선택된다. 시간(△)이후, 패킷은 버퍼로부터 수신 장치 또는 통신 시스템의 다음 상태로 전송된다.
데이터 스트림의 각각의 후속 패킷이 수신 장치에 의해 통신 시스템으로부터 수신되는 경우, 수신 장치는 버퍼 내에 패킷이 놓이기 전에, 패킷의 타임 스탬프의 값(Tn)을 검출하여 등록한다. 스트림의 nth패킷은 t1+△+(Tn-T1)에 의해 주어진 값으로 버퍼로부터 출력된다.
결과적으로, 통신 시스템에 의해 발생할 수 있는 지터가 수신 장치의 내부 클럭에 대한 관련된 각각의 관련 절대 타임 스탬프에 의해 제거되며, 통신 시스템을 이용하여 송신 장치 내의 내부 클럭과 동기화된다.
본 발명의 방법은 타임 스탬프를 사용하는 통신 시스템에서 지터를 극복하는데 특히 유리하며, 상기 타임 스탬프는 통신 시스템을 통해 전송되는 신호를 사용하여 절대값에서는 클럭이 반드시 동기화될 필요가 없으며, 주파수에서 동기화되는 클럭의 절대값에 관련된다. 또한, 본 발명의 방법은 통신 시스템을 통해 전송되는 데이터 패킷에 의해 유발될 수 있는 최대 지연을 알아야 할 필요가 없다. 그러나, 지터 정정에 대한 종래의 모든 메카니즘은 특정 스트림의 데이터 패킷에 의해 발생하는 최대 지연과 최소 지연사이의 차를 통상적으로 알아야 할 필요가 있다. 더욱이, 본 발명에 따른 방법은 데이터 패킷의 전송동안 타임 스탬프에 대한 어떠한 수정 및 수신 장치 내의 데이터 패킷의 수신시에 어떠한 수정을 필요로 하지 않는다. 본 발명의 방법은 패킷들이 송신을 위해 송신 장치 내에 큐잉되는(queued) 원래의 타이밍에 실질적으로 대응하는 패킷을 출력하기 위해, 그리고, 임의의 지터를 극복하기 위해 스트림의 제 1 패킷에 연속하는 모든 패킷에 대하여 패킷마다 실행되도록 하나의 감산 및 하나의 가산만을 요구하는 단순성의 장점을 갖는다. 또한, 전송 처리동안 타임 스탬프를 수정하기 위한 임의의 요구를 회피함으로써, 본 발명은 통신 시스템의 양호한-실제 설계를 위한 적층 OSI 모델을 고수할 수 있다. 이 방법은 통신 시스템을 이용하여 주파수에서 동기화된 이미 존재하는 클럭을 이용하여 지터를 신뢰성 있게 극복하여, 결과적으로 롱-텀 드리프트(long-term drift)를 회피할 수 있는 장점을 갖는다.
본 발명은, 패킷 기반 통신 네트워크를 통해 등시 데이터를 전송할 때 타이밍 에러를 정정하는 장치를 더 제공하며, 상기 데이터 패킷들 중 적어도 일부는 상기 데이터가 처리되는 시간을 수신기에 나타내는 타임 스탬프들을 포함하며, 상기 장치는 전송 클럭에 의해 규정된 절대 시간에 관련되고, 등시 데이터 패킷들에 전송 타임 스탬프들을 삽입하기 위한 수단과, 전송 네트워크를 통해 상기 데이터 패킷들을 전송하기 위한 수단과, 상기 데이터 패킷들을 수신하고, 상기 데이터 패킷내 상기 전송 타임 스탬프들을 검출하여 일시적으로 기록하기 위한 수단과, 상기 전송 클럭과 주파수에서는 동기화되지만, 절대 시간에서는 반드시 동기화될 필요가 없는 수신기 클럭과, 전송 타임 스탬프를 포함하는 제1 패킷이 수신될 때 상기 수신기 클럭의 상기 절대 시간을 저장하기 위한 수단과, 상기 수신된 데이터 패킷들 중 상기 제1 패킷의 출력 시간을 규정하기 위해, 상기 저장된 수신기 클럭 시간에 주어진 타임 오프셋을 부가하는 수단으로서, 상기 오프셋은 연속으로 수신된 데이터 패킷들 간 시간의 최대 변동 이상인, 타임 오프셋 부가 수단과, 후속으로 수신된 데이터 패킷 각각의 전송 타임 스탬프로부터 상기 제1 수신된 데이터 패킷 내의 전송 타임 스탬프의 값을 감산하기 위한 수단과, 현재의 데이터 패킷의 상기 출력 시간을 규정하기 위해 상기 현재 패킷의 상기 전송 타임 스탬프와 상기 제1 데이터 패킷의 상기 전송 타임 스탬프 간의 차이를 상기 제1 데이터 패킷의 상기 출력 시간에 부가하기 위한 수단을 포함한다.
이러한 장치는 본 발명에 따른 방법을 실행하기 위해 제조되었으며, 통신 네트워크가 등시로 동작하도록 요구하지 않고, 등시 방식으로 송신 장치로부터 수신 장치에 데이터를 전송하는 방법을 사용하는 것을 가능하게 한다.
본 발명의 상술된 특징 및 다른 특징은 후술되는 상세한 설명, 예를 들면, 첨부된 도면을 참조하여 본 발명의 실시예를 통해 명백해 질 것이다.
도 1는 IEEE1394 및 IEC61883 표준에 규정된 패킷의 포맷을 도시하는 도면.
도 2는 사이클 타임 레지스터의 포맷을 도시하는 도면.
도 3는 통신 시스템을 위한 적층 ISO 모델을 도시하는 도면.
도 4는 본 발명에 따른 방법을 실행하는데 적합한 2개의 상호접속된 IEEE 1394 버스 시스템을 포함하는 통신 시스템을 도시하는 개략도.
도 5는 도 4의 통신 시스템을 통해 전송하기 위한 MPEG 표준에 따라 인코딩된 데이터 소스를 도시하는 개략도.
도 6는 도 4의 통신 시스템을 통해 MPEG 데이터를 전송하기 위한 전송 장치를 도시하는 개략도.
도 7는 IEEE 1394 버스를 위한 사이클 마스터의 일부를 도시하는 개략도.
도 8는 통신 시스템을 통해 전송되는 MPEG 인코딩 데이터를 수신하기 위한 수신 장치를 도시하는 개략도.
도 4는 패킷 기반 통신 네트워크를 통해 등시 데이터가 전송될 때 타이밍 에러를 정정하는 방법이 달성될 수 있는 본 발명에 따른 장치의 일 실시예를 도시하는 개략도이다. 도 4에 도시된 바와 같이, 통신 시스템은 전송 브리지(3)를 이용하여 결합된 제 1 및 제 2 IEEE 1394 버스(1,2)를 포함한다. 버스(1)상의 시스템 클럭은 주파수 로킹 장치(4)를 이용하여 버스(2)상의 시스템 클럭과 주파수에서 동기화된다. MPEG 인코딩 데이터(5)의 소스는 MPEG 인코딩 데이터를 취하는 전송 장치(6)에 공급되고, 버스(1)상에 전송하기 위해 패킷에 삽입된다. 또한, 상기 버스(1)에 결합된 장치 내의 모든 클럭을 사이클 마스터 내의 클럭에 동기화하는 사이클 마스터(7)가 버스(1)에 접속된다. 수신기(8)는 전송 장치(6)에 의해 전송된 MPEG 인코딩 데이터를 포함하는 패킷들을 수신하기 위한 버스(2)에 결합된다. 추가 사이클 마스터(9)는 버스(2)에 접속되어, 수신된 데이터 패킷을 수신 및 처리하기 위한 수신기(8)를 포함하는 버스(2)에 부착된 모든 장치에 대한 클럭을 규정한다. 이 사이클 마스터(9)는 절대 시간은 제외하고, 사이클 마스터(7)의 출력과 주파수에서 동기화된다. 본 실시예에서, 데이터 소스(5)는 전송 장치(6)에 MPEG 인코딩 비디오 또는 오디오 신호를 공급하며, 수신 장치는 MPEG 디코더를 포함한다. 본 발명에서는 데이터가 MPEG 표준에 따라 인코딩될 필요가 없거나, 수신 장치가 디코더를 포함할 필요가 없다. 예를 들면, 수신 장치는 이러한 디코더를 포함하는 추가 장치에서 재생하기 위한 MPEG 또는 다른 인코딩된 데이터만을 기록할 수 있다.
도 5는 도 4의 통신 시스템에서 사용될 수 있는 MPEG 인코딩 신호의 소스에 대한 실시예를 도시한다. 이것은 비디오 카메라(50)를 포함하며, 이 비디오 카메라(50)의 출력은 프로세서(52), 타임 스탬프 모듈(53) 및 클럭 발생기(54)를 포함하는 MPEG 인코더(51)에 공급된다. MPEG 인코더(51)의 출력은 전송기(6)에 접속된 출력(56)에 직접적으로 공급될 수 있고, 또는 디스크 또는 테이프 플레이어(55)를 이용하여 재생되는 테이프 또는 디스크 기록의 디지털 마스터를 생성하는데 사용될 수 있다. 상술한 바와 같이, MPEG 인코더(51)는 MPEG 데이터의 각각의 패킷 상의 프로그램 클럭 기준(PCR) 또는 시스템 클럭 기준(SCR)로서 공지된 타임 스탬프를 배치하도록 요구된다. 이 타임 스탬프는 수신기에서 검출되어, MPEG 인코딩 신호의 등시 기록을 보장하는데 사용된다. 이러한 MPEG PCR 또는 SCR 타임 스탬프들은 IEEE 1394 버스를 이용하여 임의의 전송에 우선하는 규정되지 않은 시간 길이로 데이터 스트림에 삽입된다.
전송 장치(6)와 수신 장치(8) 양쪽 모두는 등시 가능한 IEEE1394 장치이며, 위에서 설명된 바와 같은 사이클 시작 패킷의 수신에 의해 주파수로 동기되지만 만일 전송 브리지가 통신 시스템 내에 존재한다면, 즉, 복수의 IEEE1394 버스가 서로 접속되면 절대로 동기화되지 않는 사이클 타임 레지스터(CTR)를 포함한다. 각 장치 내의 CRT는 자유 동작 로컬 24.576MHz 클럭에 의해 사이클 시작 패킷 사이에서 계속해서 증가한다. 전송 장치(6)는 MPEG 인코딩에 포함된 타임 스탬프에 의해 직접 또는 간접으로 결정된 속도로 MPEG 인코드된 데이터를 처리한다. 전송 장치에 의한 처리는 이하에서 MPEG 인코드된 데이터의 각 패킷에 대한 전송 타임 스탬프로서 불리는 다른 타임 스탬프를 부가하는 것을 포함한다. 전송 타임 스탬프는 수신 장치로 전송을 위해 통신 시스템에 제시하기 위한 전송 장치에 상기 패킷이 큐잉(queue)되는 순간에서의 전송 장치의 CRT 값과 동일하다. 각 데이터 패킷에 대한 이러한 전송 타임 스탬프의 부가는 IEC61883 표준에 따르는 CIP 포맷의 패킷으로 데이터 패킷의 인캡슐레이션(encapsulation)의 일부일 수 있다.
도 6는 이 처리를 실행하는데 적절한 전송 장치를 블록 구성 형식으로 도시한다. 그것은 데이터 소스(5)의 출력이 접속되는 입력(60)을 포함한다. 입력 데이터 스트림은 MPEG 데이터 패킷을 CIP 포맷 데이터 패킷으로 인캡슐레이팅하는 CIP 프로세서(61)에 전달된다. 이것은 도 1에 설명된 바와 같은 소스 패킷 헤더에 전송 타임 스탬프를 삽입하는 타임 스탬프 모듈(62)을 통과한다. 그후 이들 패킷은 버스(1)에 접속되는 출력 단자(69)에 버퍼(64)를 통해 그 출력이 공급되는 IEEE1394 프로세서에 공급된다. 전송 장치(6)는 또한 입력(68)에서 버스(1)를 통해 사이클 마스터(7)로부터 사이클 시작 패킷을 수신한다. 사이클 시작 패킷은 전송 장치에서 사이클 타임 레지스터(65)를 제어하는 사이클 시작 프로세서(67)에 공급된다. 사이클 타임 레지스터는 다른 모든 장치들과 함께, 자유 동작 24.576MHz 클럭에 의해 클럭된다. 사이클 타임 레지스터의 출력은 데이터 패킷에서 타임 스탬프를 부가 할 수 있는 클럭 신호를 발생하고, 전송 장치가 사이클 마스터에서 종속 장치로서 작동됨에 따라 이 타임 스탬프는 버스(1)에 접속된 모든 장치들에 대해 유효하게 될 것이다.
사이클 마스터의 실시예는 도 7에 도시되며, 24.576MHz 클럭(71)에 의해 구동된 사이클 타임 레지스터(70)를 포함한다. 사이클 타임 레지스터(70)는 사이클 시작 발생기(72)에 공급한다. 모든 종속 사이클 타임 레지스터는 사이클 시작 발생기(72)에 의해 발생된 신호를 검출하고 종속 장치, 이 특정 경우에 전송 장치(6)내의 사이클 타임 레지스터를 사이클 마스터(7)내의 사이클 타임 레지스터로 동기하는 사이클 시작 프로세서를 포함한다.
때때로 전송 장치(6)내의 패킷에 대한 전송 타임 스탬프의 부가 후에 패킷은 통신 시스템을 통해 수신 장치(8)에 전송되기 시작할 수 있다. 패킷은 특히 개별 IEEE1394 버스를 링크하는 브리지(3)가 존재할 때, 통신 시스템을 통해 전송되는 임의의 지연을 만날 것이다. 전송 브리지를 통한 전송에 의해 만난 임의의 지연에 부가하여, 패킷이 버스상에 수용되기 전에 가변 시간 지연에 의해 만난 다른 임의의 지연이 있다. 이 지연은 미리 결정된 최대의 지터량까지 패킷마다 다를 수 있으며, 이것은 미리 결정된 통신 기술 대해 규정되거나 계산될 수 있다. 본 발명에 따른 방법을 이용할 때, 전송된 패킷에 삽입된 이 전송 타임 스탬프는 통신 처리에서 임의의 나중 단(stage)에서 더 변경되지 않을 것이다.
상술한 바와 같이, 각종 상호접속된 버스 상의 클럭 주파수는 주파수에서 동기화된다. 그러나 이것은 전송 및 수신 장치 내의 사이클 타임 레지스터가 동일한 시간을 디스플레이한다는 것을 의미하지는 않는다. 그것을 유추함으로써, 지구의 표면 상의 여러 위치에서의 시간이 지구의 회전 속도에 의해 결정되는 정확히 동일한 속도로 증가하지만 경도의 다른 위치에서의 절대 시간이 변하게 되는, 예를 들어 그리니치 시간이 중앙 유럽 시간과 1시간 차이가 있는 사실이 분명해진다.
수신 장치(8)로서 사용하는데 적절한 수신 장치의 실시예는 도 8에 블록 개략 포맷으로 도시되어 있다. 그것은 버스(2)에 접속되는 입력(81)을 갖는다. 이 입력은 사이클 마스터(9)내의 사이클 타임 레지스터와 함께 수신 장치(8)의 사이클 타임 레지스터(83)를 동기화하는데 사용되는 사이클 시작 프로세서(82)에 공급되는 사이클 마스터(9)로부터 사이클 시작 패킷을 수신한다. 24.576MHz 클럭(84)은 사이클 타임 레지스터(83)를 클로킹한다. 입력(81)은 또한 수신된 신호에서 전송 타임 스탬프의 존재를 검출하는 타임 스탬프 검출기(85)에 공급된다. 따라서, 타임 스탬프 검출기(85)는 데이터 패킷에 전송 타임 스탬프의 값(T1)을 판독 기록하고 이 데이터 패킷을 버퍼(86)에 위치시킨다. 전송시에 제1 타임 스탬프의 시간은 제1 스탬프 래치(87)에 래치되고 전송 스트림내의 각 다음 타임 스탬프는 제2 타임 스탬프 래치(88)에 래치된다. 상기 래치(87, 88)의 출력은 감산기 회로(89)의 제1 및 제2 입력에 공급된다. 데이터 스트림의 제1 패킷이 수신될 때, 수신 장치는 그 패킷이 수신되는 순간에서의 그의 사이클 타임 레지스터의 시간(t1)을 판독한다. 이 시간은 각종 패킷이 수신되는 사이에서 통신 시스템에 의해 발생된 가장 긴 시간 지터 이상으로 선택되는 일정 오프셋 값을 그 제2 입력이 수신하는 가산기 회로(90)의 제1 입력에 공급된다. 가산 결과는 값(T0)으로서 래치(92)에 공급된다. 전송의 제1 패킷에 대해서, 이 값(T0)은 그 제2 입력이 사이클 타임 레지스터(83)의 출력을 수신하는 비교기(93)의 제1 입력에 공급된다. 그러므로, 사이클 타임 레지스터(83)이 시간(T0)에 도달 할 때, 제1 데이터 패킷은 출력 제어기(94)에 의해 버퍼(86)로부터 출력되고 수신 장치내에서 다음 단으로 통과될 것이다.
다음 패킷이 수신 장치에 도달할 때, 타임 스탬프 검출기(85)는 타임 스탬프를 검출하고 그것을 래치(88)에 래치하고 데이터 패킷을 버퍼(86)로 전송한다. 그후, 감산기(89)는 값(T1)을 감산하며, 이것은 수신되는 현재 패킷의 타임 스탬프인 값(Tn)으로부터의 제1 데이터 패킷의 전송 타임 스탬프이다. 그 후, 이 감산의 결과는 시간(T0)에 부가되고 비교기(93)의 제1 입력에 제공된다. 그러므로, 시간(T0 + (Tn-T1))는 출력 제어기(94)가 버퍼(86)로부터의 패킷을 판독하기 전에 사이클 타임 레지스터(83)가 수신기의 다음 단으로 도달하여야 하는 시간이다.
이러한 절차를 사용하는 것은 수신 장치가 제1 전송 타임 스탬프가 그 순간에 사이클 타임 레지스터(83)내의 시간에 의해 설정된 바와 같이 검출된 시간(t1)에 일정 시간을 부가하고, 통신 시스템에서 어떤 지터도 허용하기에 충분한 일정 시간을 부가한다는 것이 분명해진다. 그 후, 버퍼(86)내의 패킷은 사이클 타임 레지스터가 시간 t1 + △와 동일한 시간(T0), 즉 제1 패킷 타임 스탬프가 오프셋 값(△)을 더하여 검출된 순간에 사이클 타임 레지스터(83)에 의해 기록된 시간에 도달할 때, 수신기의 나머지에 전송된다. 각 후속하는 전송 타임 스탬프는 제1 전송값에 도달할 때, 타임 스탬프는 후속하는 전송 타임 스탬프의 값에서 감산되고 패킷이 버퍼(86)로부터 판독될 때를 결정하기 위해 시간(T0)에 부가된다. 그러므로, 수신 장치는 전송 타임 스탬프를 변경하기 위해 어떠한 단에서 필요하지 않다.
수신 장치 내의 사이클 타임 레지스터(83)가 전송 장치 내의 사이클 타임 레지스터에 동기화되므로, 데이터 패킷은 결과적으로 수신 장치 내의 다음 단으로 전송되고 전송 장치에 의해 처리되는 것과 같은 동일한 인터패킷 타이밍 관계를 실질적으로 갖는다. 절대 시간의 차이는 중요하지 않다. 어떤 CIP 헤더 정보 또는 다른 전송 패킷 헤더는 패킷들이 버퍼(86)내에 위치되기 전 또는 후에 수신된 패킷들로부터 삭제될 수 있다. 수신 장치의 다음 단은 추가 클럭(97), 디코딩 회로(98), 타임 스탬프 검출기(99), 래치/감산기(100)를 포함하는 MPEG 디코더(96)를 포함할 수 있다. 추가 클럭(97)은 디코더 클럭이며, 수신 장치의 자유 동작 24.576MHz 클럭과 사이클 타임 레지스터 양쪽에 전적으로 독립적이다. MPEG 디코더는 이제 데이터를 처음부터 인코딩하는 MPEG 인코더에서의 클럭과 실질적으로 동일한 속도로 종래의 방법에 의해 동기하기 위해 지터를 제거한 패킷을 실질적으로 수신한 PCR 또는 SCR을 사용할 수 있다.
버스(1, 2)상의 클럭들이 비록 절대 시간에 로킹되어야 하지 않을지라도 주파수 로킹된다는 것이 본 발명에 대해 필요하다는 것이 분명해진다. 이것은 2개의 다른 버스(1, 2)상의 클럭들의 주파수를 로킹하는 주파수 로킹 장치(4)를 포함하기 위해 전송 브리지(3)를 필요로 한다. 이것은 다양한 방법으로 달성될 수 있다. 한 가지 방법은 정확히 규정된 시간 간격으로 정보를 포함하지 않는 짧은 신호 버스트를 보내는 것으로, 전송 브리지의 양쪽의 클럭들은 동기화되는 것이 가능하다. 다른 방법은 시간 정보를 포함하는 전송 브리지 양단에 메시지를 전송하는 것이다. 이 메시지는 이 메시지가 클럭들이 동일 시간을 채용하고 각 시간에 전송 브리지 양단에 전송될 때마다 비교적 랜덤한 시간 간격으로 보내질 수 있다. 상호접속된 버스들상의 클럭들이 동기되는 방법은 본 발명을 실행하는데 중요하지 않다. 그것은 단지 클럭들이 주파수에서 동기화될 필요가 있다.
비록 본 발명을 IEEE1394 버스 장치를 이용하여 전송된 MPEG 데이터의 예를 사용하여 설명하였을지라도 그것은 그와 같은 통신 시스템에 한정되지 않는다. 본 발명은 전송 지터가 발생하는 패킷 전송 네트워크를 통한 등시 데이터의 전송에 적용가능하다. 본 발명은 또한 수신된 타임 스탬프가 수신 장치에서 측정된 바와 같은 실제 시간 보다 빠른 시간을 갖는 것을 의미하는 인코딩 및 디코딩 기능 사이에 정확히 규정된 시간 간격이 존재하는 경우에 적용 가능하다.
단지 본 발명을 실행하는 하나의 예인, 설명된 상기 실시예에 대해 많은 변형들이 만들어질 수 있다는 것은 당업자에게는 분명해진다. 예를 들면, 수신기가 수신된 데이터를 처리하기 시작하는 시간을 결정하는데 있어서, 그것은 이전 패킷의 처리 시간에 각 패킷의 도달 시간을 부가하는 것이 가능해진다. 이 경우에, 스트림의 제1 패킷의 도달 시간을 저장하는 대신에 이전 패킷 도달 시간을 저장하는 것이 필요하다.
본 발명의 명세서를 읽음으로써, 당업자에 의해 다른 변형들이 가능하다는 것이 분명해진다. 그와 같은 변형들은 통신 시스템 및 그의 구성 요소들의 설계 및 사용에서 이미 공지되어 있으며 본 명세서에 이미 설명된 특징 대신에 또는 이에 부가하여 사용될 수 있는 다른 특징을 포함할 수 있다. 비록 청구항들은 특징들의 특정 조합에 대해 본 출원에서 공식화되었을지라도, 그것이 어떤 청구항에 현재 청구된 것으로서 동일 발명에 관련되는지 안되는지 또는, 그것이 본 발명을 수행하는 어떤 또는 모든 동일한 기술적 문제를 완화하는지 않하는지 간에, 본 출원의 명세서의 범위도 또한 새로운 특징 또는 본 명세서에 명백하거나 함축적으로 개시된 특징들의 새로운 조합 또는 당업자에게 분명해지는 하나 이상의 특징들의 종합을 포함할 수 있다. 이 결과 본 출원의 실행 또는 그로부터 유도된 다른 출원의 실행 동안 그와 같은 특징들 및/또는 그와 같은 특징들의 조합에 새로운 청구항들이 공식화될 수 있다.

Claims (17)

  1. 패킷 기반 통신 네트워크를 통해 등시 데이터(isochronous data)를 전송할 때 타이밍 에러들을 정정하는 방법으로서, 상기 데이터 패킷들 중 적어도 일부는 상기 데이터가 처리되는 시간을 수신기에 나타내는 타임 스탬프들을 포함하며, 상기 방법은,
    a) 전송 클럭에 의해 규정된 절대 시간에 관련되고, 전송 네트워크를 통해 전송될 등시 데이터 패킷들에 전송 타임 스탬프들을 삽입하는 단계와,
    b) 상기 데이터 패킷들을 수신하고, 상기 패킷들내 상기 전송 타임 스탬프들을 검출하여 일시적으로 기록하는 단계와,
    c) 상기 전송 클럭과 주파수에서는 동기화되지만, 반드시 절대 시간에서는 동기화될 필요가 없는 수신기 클럭을 제공하는 단계와,
    d) 전송 타임 스탬프를 포함하는 제1 패킷이 수신될 때 상기 수신기 클럭의 상기 절대 시간을 저장하는 단계와,
    e) 상기 수신된 데이터 패킷들 중 상기 제1 패킷의 출력 시간을 규정하기 위해, 상기 저장된 수신기 클럭 시간에 주어진 타임 오프셋을 부가하는 단계로서, 상기 오프셋은 연속으로 수신된 데이터 패킷들 간 시간의 최대 변동 이상인, 타임 오프셋 부가 단계와,
    f) 후속으로 수신된 데이터 패킷 각각의 상기 전송 타임 스탬프로부터 상기 제1 수신된 데이터 패킷 내의 상기 전송 타임 스탬프의 값을 감산하는 단계와,
    g) 현재 데이터 패킷의 상기 출력 시간을 규정하기 위해, 상기 현재 데이터 패킷의 상기 전송 타임 스탬프와 상기 제1 데이터 패킷의 상기 전송 타임 스탬프 간의 차이를 상기 제1 데이터 패킷의 상기 출력 시간에 부가하는 단계를 포함하는, 타이밍 에러 정정 방법.
  2. 제 1 항에 있어서, 상기 데이터는 MPEG 인코딩된 데이터이고, 상기 전송 타임 스탬프들은 임의의 MPEG 타임 스탬프들로부터 분리되고 독립적인, 타이밍 에러 정정 방법.
  3. 제 2 항에 있어서, 상기 데이터는 IEC61883에 규정된 공통 등시 패킷 포맷(Common Isochronous Packet Format)을 이용하여 전송되는, 타이밍 에러 정정 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 통신 시스템은 IEEE1394 표준에 따라 동작하는, 타이밍 에러 정정 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 통신 시스템은 비동기 전송 모드에서 동작하는, 타이밍 에러 정정 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 통신 시스템은 범용 이동 통신 시스템(Universal Mobile Telecommunications System) 표준에 따라 동작하는, 타이밍 에러 정정 방법.
  7. 패킷 기반 통신 네트워크를 통해 등시 데이터를 전송할 때 타이밍 에러를 정정하는 장치로서, 데이터 패킷들 중 적어도 일부는 상기 데이터가 처리되는 시간을 수신기에 나타내는 타임 스탬프들을 포함하며, 상기 장치는,
    전송 클럭에 의해 규정된 절대 시간에 관련되고, 등시 데이터 패킷들에 전송 타임 스탬프들을 삽입하기 위한 수단과,
    전송 네트워크를 통해 상기 데이터 패킷들을 전송하기 위한 수단과,
    상기 데이터 패킷들을 수신하고, 상기 패킷들내 상기 전송 타임 스탬프들을 검출하여 일시적으로 기록하기 위한 수단과,
    상기 전송 클럭과 주파수에서는 동기화되지만, 절대 시간에서는 반드시 동기화될 필요가 없는 수신기 클럭과,
    전송 타임 스탬프를 포함하는 제1 패킷이 수신될 때 상기 수신기 클럭의 상기 절대 시간을 저장하기 위한 수단과,
    상기 수신된 데이터 패킷들 중 상기 제1 패킷의 출력 시간을 규정하기 위해, 상기 저장된 수신기 클럭 시간에 주어진 타임 오프셋을 부가하는 수단으로서, 상기 오프셋은 연속으로 수신된 데이터 패킷들 간 시간의 최대 변동 이상인, 타임 오프셋 부가 수단과,
    후속으로 수신된 데이터 패킷 각각의 전송 타임 스탬프로부터 상기 제1 수신된 데이터 패킷 내의 전송 타임 스탬프의 값을 감산하기 위한 수단과,
    현재 데이터 패킷의 상기 출력 시간을 규정하기 위해, 상기 현재 데이터 패킷의 상기 전송 타임 스탬프와 상기 제1 데이터 패킷의 상기 전송 타임 스탬프 간의 차이를 상기 제1 데이터 패킷의 상기 출력 시간에 부가하기 위한 수단을 포함하는 타이밍 에러 정정 장치.
  8. 제 7 항에 있어서, 상기 전송 타임 스탬프들을 삽입하기 위한 상기 수단은 사이클 타임 레지스터(Cycle Time Register)를 포함하는, 타이밍 에러 정정 장치.
  9. 제 8 항에 있어서, 사이클 타임 레지스터를 각각 포함하는 복수의 전송 장치들 또는 수신 장치들은 IEEE1394 버스에 접속되며, 상기 사이클 타임 레지스터들 중 하나는 모두 동기 상태로 유지하기 위해 사이클 시작 패킷(Cycle Start packet)을 다른 사이클 타임 레지스터들로 전송하는 사이클 마스터(Cycle Master)를 형성하는, 타이밍 에러 정정 장치.
  10. 제 9 항에 있어서, 상기 통신 시스템은 전송 브리지(들)에 의해 결합된 복수의 IEEE1394 버스들을 포함하고, 각 버스 상의 상기 사이클 마스터는 주파수에서 동기화되는, 타이밍 에러 정정 장치.
  11. 제 10 항에 있어서, 상기 전송 브리지들은 IEEEp1394.1 표준에 따라 동작하도록 배치되는, 타이밍 에러 정정 장치.
  12. 제 7 항에 있어서, 상기 통신 시스템은 비동기 전송 모드를 채용하는, 타이밍 에러 정정 장치.
  13. 제 7 항에 있어서, 상기 통신 시스템은 범용 이동 통신 시스템(UMTS)인, 타이밍 에러 정정 장치.
  14. 제 7 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 데이터는 MPEG 표준에 따라 인코딩된 오디오 및/또는 비디오 신호들인, 타이밍 에러 정정 장치.
  15. 제 14 항에 있어서, 상기 전송 수단은 MPEG 인코더를 포함하는, 타이밍 에러 정정 장치.
  16. 제 14 항에 있어서, 상기 수신기는 MPEG 디코더를 포함하는, 타이밍 에러 정정 장치.
  17. 제 15 항에 있어서, 상기 수신기는 MPEG 디코더를 포함하는, 타이밍 에러 정정 장치.
KR1020007011319A 1999-02-12 2000-01-24 등시 데이터 통신을 위한 방법 및 장치 KR100605238B1 (ko)

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