KR100604945B1 - 데이터 출력 드라이버 - Google Patents

데이터 출력 드라이버 Download PDF

Info

Publication number
KR100604945B1
KR100604945B1 KR1020050071408A KR20050071408A KR100604945B1 KR 100604945 B1 KR100604945 B1 KR 100604945B1 KR 1020050071408 A KR1020050071408 A KR 1020050071408A KR 20050071408 A KR20050071408 A KR 20050071408A KR 100604945 B1 KR100604945 B1 KR 100604945B1
Authority
KR
South Korea
Prior art keywords
transistors
driving
voltage source
output
series
Prior art date
Application number
KR1020050071408A
Other languages
English (en)
Inventor
신원화
임정돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050071408A priority Critical patent/KR100604945B1/ko
Application granted granted Critical
Publication of KR100604945B1 publication Critical patent/KR100604945B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

복수개의 트랜지스터를 순차적으로 턴온시킴으로써 동시적 스위칭 노이즈를 저감시키는 구성을 갖는 데이터 출력 드라이버가 개시된다. 본 발명에 따른 데이터 출력 드라이버는 차단 제어부, 연결 제어부 및 출력 구동부를 구비하는 것을 특징으로 한다. 상기 차단 제어부는 각각 내부 데이터의 논리 레벨에 대응하는 차단 제어 신호를 동시적으로 출력하는 복수개의 병렬 트랜지스터들을 구비한다. 상기 연결 제어부는 각각 내부 데이터의 논리 레벨에 대응하는 연결 제어 신호를 순차적으로 출력하는 복수개의 직렬 트랜지스터들을 구비한다. 상기 출력 구동부는 차단 제어 신호에 응답하여 동시적으로 턴오프(Turn off)됨으로써 구동 전압원과 출력 패드를 동시적으로 차단시키거나, 연결 제어 신호에 응답하여 순차적으로 턴온(Turn on)됨으로써 구동 전압원과 출력 패드를 순차적으로 연결시키는 복수개의 구동 트랜지스터들을 구비한다.
본 발명에 의하면 급격한 전류 상승을 억제함으로써, 동시적 스위칭 노이즈(SSN)와 이웃하는 데이터 전송 경로 간의 상호 간섭(ISI)을 저감시킬 수 있는 효과가 있다.
데이터 출력 드라이버, 동시적 스위칭 노이즈, 순차적 턴온

Description

데이터 출력 드라이버{Data output driver}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1a와 도 1b는 종래의 데이터 출력 드라이버를 나타내는 도면이다.
도 2는 도 1b와 같은 데이터 출력 드라이버에 입력되는 내부 데이터 신호를 나타내는 도면이다.
도 3a은 복수개의 트랜지스터를 순차적으로 턴온시킬 수 있는 제어 신호를 생성하는 제어 회로의 일 실시예를 나타내는 도면이고, 도 3b는 도 3a에서 도시된 각 신호들의 논리 레벨과 타이밍을 나타내는 도면이다.
도 4a은 복수개의 트랜지스터를 순차적으로 턴온시킬 수 있는 제어 신호를 생성하는 제어 회로의 다른 실시예를 나타내는 도면이고, 도 4b는 도 4a에서 도시된 각 신호들의 논리 레벨과 타이밍을 나타내는 도면이다.
도 5는 본 발명의 바람직한 실시예에 따른 데이터 출력 드라이버를 나타내는 도면이다.
< 도면의 참조 번호에 대한 설명 >
111, 113, 115, 117: 풀업 트랜지스터
121, 123, 125, 127: 풀다운 트랜지스터
130, 530: 출력 패드
340, 460: 차단 제어부 342, 344, 346, 462, 464, 466: 병렬 트랜지스터
350, 470: 연결 제어부 352, 354, 356, 472, 474, 476: 직렬 트랜지스터
510: 제 1 출력 구동부 512, 514, 516: 제 1 구동 트랜지스터
520: 제 2 출력 구동부 522, 524, 526: 제 2 구동 트랜지스터
540: 제 1 차단 제어부 542, 544, 546: 제 1 병렬 트랜지스터
550: 제 1 연결 제어부 552, 554, 556: 제 1 직렬 트랜지스터
560: 제 2 차단 제어부 562, 564, 566: 제 2 병렬 트랜지스터
570: 제 2 연결 제어부 572, 574, 576: 제 2 직렬 트랜지스터
본 발명은 데이터 출력 드라이버에 관한 것으로서, 특히 복수개의 트랜지스터를 순차적으로 턴온시킴으로써 동시적 스위칭 노이즈를 저감시키는 구성을 갖는 데이터 출력 드라이버에 관한 것이다.
반도체 메모리 장치 등에 구비되는 데이터 출력 드라이버는 반도체 메모리 장치 등의 내부 데이터를 외부로 출력시키는 경우에 사용된다. 반도체 메모리 장치 등의 내부 데이터는 대개 하이 레벨 또는 로우 레벨의 논리 레벨 정보를 갖는 전압 데이터 형태이고, 이러한 내부 데이터 자체는 구동력이 매우 작기 때문에, 내부 데이터를 그대로 출력하여 큰 구동력을 필요로 하는 외부의 데이터 수용기기를 구동 시키는 것은 힘들다. 따라서 이러한 점을 감안하여, 내부 데이터가 하이 레벨 데이터일 경우에는 하이 레벨 구동 전압원을 통하여 외부의 데이터 수용기기에 하이 레벨 전압을 출력하고, 내부 데이터가 로우 레벨 데이터일 경우에는 로우 레벨 구동 전압원을 통하여 외부의 데이터 수용기기에 로우 레벨 전압을 출력하는 역할을 담당하는 데이터 출력 드라이버가 사용된다.
도 1a와 도 1b는 종래의 데이터 출력 드라이버를 나타내는 도면이다.
도 1a에는 내부 데이터 A를 입력받아 하이 레벨 구동 전압원(VH)의 하이 레벨 전압을 출력 패드(130)로 전송하는 풀업 트랜지스터(111)와 내부 데이터 B를 입력받아 로우 레벨 구동 전압원(VL)의 로우 레벨 전압을 출력 패드(130)로 전송하는 풀다운 트랜지스터(121)가 도시되어 있다.
내부 데이터 A가 로우 레벨 데이터일 경우에는 풀업 트랜지스터(111)가 턴온(Turn on) 되어 하이 레벨 전압이 출력 패드(130)를 통하여 외부의 데이터 수용기기로 출력되고, 내부 데이터 B가 하이 레벨 데이터일 경우에는 풀다운 트랜지스터(121)가 턴온(Turn on) 되어 로우 레벨 전압이 출력 패드(130)를 통하여 외부의 데이터 수용기기로 출력된다.
데이터 출력 드라이버의 구동력은 풀업 트랜지스터(111) 및 풀다운 트랜지스터(121)의 크기에 비례한다. 트랜지스터의 크기가 크면 전류가 흐르는 통로의 폭이 크게 형성되어 그만큼 많은 구동 전류를 통과시킬 수 있기 때문에 구동력이 커지는 것이다.
데이터 출력 드라이버의 구동력 측면을 고려하여, 도 1a와 같이 트랜지스터 를 1 개씩 사용하여 데이터 출력 드라이버를 구성하는 방식이 쓰이기도 하고, 도 1b와 같이 트랜지스터를 여러 개 사용하여(도 1b는 3 개씩 사용한 경우) 데이터 출력 드라이버를 구성하는 방식이 쓰이기도 한다.
도 1b에는 내부 데이터 A를 입력받아 하이 레벨 구동 전압원(VH)의 하이 레벨 전압을 출력 패드(130)로 전송하는 복수개의 풀업 트랜지스터들(113, 115, 117)과 내부 데이터 B를 입력받아 로우 레벨 구동 전압원(VL)의 로우 레벨 전압을 출력 패드(130)로 전송하는 복수개의 풀다운 트랜지스터들(123, 125, 127)이 도시되어 있다.
한편, 요구되는 구동력의 크기가 가변적인 경우에는 복수개의 풀업 트랜지스터와 복수개의 풀다운 트랜지스터 중의 일부만을 사용하여 데이터 출력 드라이버의 구동력을 가변적으로 설정하는 방식이 사용된다. 대한민국 공개 발명 제 2003-0002505 호에는 요구되는 구동력의 크기에 따라 가변적으로 구동력을 설정할 수 있는 가변 스트렝스 데이터 출력 드라이버에 관한 기술이 개시되어 있다.
도 2는 도 1b와 같은 데이터 출력 드라이버에 입력되는 내부 데이터 신호를 나타내는 도면이다.
도 2에서 F 구간(Floating 구간)은 복수개의 풀업 트랜지스터들(113, 115, 117)과 복수개의 풀다운 트랜지스터들(123, 125, 127)이 모두 턴오프된 상태를 나타내고, H 구간(High 구간)은 복수개의 풀업 트랜지스터들(113, 115, 117)은 턴온되고 복수개의 풀다운 트랜지스터들(123, 125, 127)은 턴오프된 상태를 나타내며, L 구간(Low 구간)은 복수개의 풀업 트랜지스터들(113, 115, 117)은 턴오프되고 복 수개의 풀다운 트랜지스터들(123, 125, 127)은 턴온된 상태를 나타낸다.
또한, TF 구간(Transition Floating 구간)은 내부 데이터가 하이 레벨에서 로우 레벨로 천이하거나 로우 레벨에서 하이 레벨로 천이하는 과정에서 복수개의 풀업 트랜지스터들(113, 115, 117)과 복수개의 풀다운 트랜지스터들(123, 125, 127)이 모두 턴온되는 경우에 발생하는 단란 전류(Short current)를 방지하기 위하여 복수개의 풀업 트랜지스터들(113, 115, 117)과 복수개의 풀다운 트랜지스터들(123, 125, 127)을 일시적으로 턴오프시키는 상태를 나타낸다.
그런데, TF 구간은 출력 패드(130) 측에서 바라볼 때 무한대의 임피던스 상태를 의미하므로, 데이터 천이 과정에서 반복적으로 나타나는 TF 구간은 외부의 데이터 수용기기를 접속할 때 고려하는 임피던스 정합(Impedance matching)을 어렵게 하는 요소가 된다.
그리고, 도 1b와 같은 구성에서 복수개의 트랜지스터가 동시적으로 턴온되게 되면 순간적으로 많은 양의 전류가 흐르게 되고, 이러한 급격한 전류의 변화는 동시적 스위칭 노이즈(SSN: Simultaneous Switching Noise)를 유발하게 된다. 또한, 급격한 전류의 변화는 이웃하는 데이터 전송 경로에 상호 간섭(ISI: Inter Symbol Interference)을 야기하기도 한다.
따라서, 복수개의 트랜지스터를 사용하는 데이터 출력 드라이버에 있어서, 임피던스 정합을 어렵게 하지 않으면서 SSN과 ISI를 저감시킬 수 있는 구성을 갖는 데이터 출력 드라이버가 요구된다.
상기한 요구에 부응하기 위하여 본 발명은, 복수개의 트랜지스터를 순차적으로 턴온시킴으로써 동시적 스위칭 노이즈를 저감시키는 구성을 갖는 데이터 출력 드라이버를 제공함을 그 목적으로 한다.
본 발명의 일 측면에 따른 데이터 출력 드라이버는 차단 제어부, 연결 제어부 및 출력 구동부를 구비하는 것을 특징으로 한다. 본 발명은 입력받는 내부 데이터에 응답하여 구동 전압원으로부터 출력 패드로 하이 레벨 전압 또는 로우 레벨 전압을 출력하는 데이터 출력 드라이버에 관계된다. 상기 차단 제어부는 각각 상기 내부 데이터의 논리 레벨에 대응하는 차단 제어 신호를 동시적으로 출력하는 복수개의 병렬 트랜지스터들을 구비한다. 상기 연결 제어부는 각각 상기 내부 데이터의 논리 레벨에 대응하는 연결 제어 신호를 순차적으로 출력하는 복수개의 직렬 트랜지스터들을 구비한다. 상기 출력 구동부는 상기 차단 제어 신호에 응답하여 동시적으로 턴오프(Turn off)됨으로써 상기 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 연결 제어 신호에 응답하여 순차적으로 턴온(Turn on)됨으로써 상기 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 구동 트랜지스터들을 구비한다.
본 발명에 있어서, 상기 복수개의 병렬 트랜지스터들 각각은, 상기 복수개의 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 차단 제어 신호를 출력하여 대응되는 구동 트랜지스터를 턴오프시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 병렬 트랜지스터들 각각은, 차단 제어 전 압원에 연결되는 입력 단자; 상기 내부 데이터의 입력단에 연결되는 제어 단자; 및 상기 대응되는 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 직렬 트랜지스터들 각각은, 상기 복수개의 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 연결 제어 신호를 출력하여 대응되는 구동 트랜지스터를 턴온시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 직렬 트랜지스터들 각각은, 이웃하는 직렬 트랜지스터의 출력 단자에 연결되는 입력 단자; 상기 내부 데이터의 입력단에 연결되는 제어 단자; 및 상기 대응되는 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 구동 트랜지스터들 중에서 최초로 턴온되는 구동 트랜지스터에 대응되는 직렬 트랜지스터의 입력 단자는, 연결 제어 전압원에 연결되는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 구동 트랜지스터들 각각은, 상기 구동 전압원에 연결되는 입력 단자; 상기 차단 제어 신호 또는 상기 연결 제어 신호를 입력받는 제어 단자; 및 상기 출력 패드와 연결되는 출력 단자를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수개의 병렬 트랜지스터들과 상기 복수개의 구동 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)인 것을 특징으로 할 수 있다.
또는, 본 발명에 있어서, 상기 복수개의 병렬 트랜지스터들과 상기 복수개의 구동 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)인 것을 특징으로 할 수 있다.
또한, 본 발명의 다른 측면에 따른 데이터 출력 드라이버는 제 1 차단 제어부, 제 1 연결 제어부, 제 1 출력 구동부, 제 2 차단 제어부, 제 2 연결 제어부 및 제 2 출력 구동부를 구비하는 것을 특징으로 한다. 본 발명은 입력받는 제 1 내부 데이터 및 제 2 내부 데이터에 응답하여 하이 레벨 구동 전압원 또는 로우 레벨 구동 전압원으로부터 출력 패드로 하이 레벨 전압 또는 로우 레벨 전압을 출력하는 데이터 출력 드라이버에 관계된다. 상기 제 1 차단 제어부는 각각 상기 제 1 내부 데이터에 응답하여 제 1 차단 제어 신호를 동시적으로 출력하는 복수개의 제 1 병렬 트랜지스터들을 구비한다. 상기 제 1 연결 제어부는 각각 상기 제 1 내부 데이터에 응답하여 제 1 연결 제어 신호를 순차적으로 출력하는 복수개의 제 1 직렬 트랜지스터들을 구비한다. 상기 제 1 출력 구동부는 상기 제 1 차단 제어 신호에 응답하여 상기 하이 레벨 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 제 1 연결 제어 신호에 응답하여 상기 하이 레벨 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 제 1 구동 트랜지스터들을 구비한다. 상기 제 2 차단 제어부는 각각 상기 제 2 내부 데이터에 응답하여 제 2 차단 제어 신호를 동시적으로 출력하는 복수개의 제 2 병렬 트랜지스터들을 구비한다. 상기 제 2 연결 제어부는 각각 상기 제 2 내부 데이터에 응답하여 제 2 연결 제어 신호를 순차적으로 출력하는 복수개의 제 2 직렬 트랜지스터들을 구비한다. 상기 제 2 출력 구동부는 상기 제 2 차단 제어 신호에 응답하여 상기 로우 레벨 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 제 2 연결 제어 신호에 응답하여 상기 로우 레벨 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 제 2 구동 트랜지스터들을 구비한다.
또한, 본 발명의 다른 측면에 따른 데이터 출력 드라이버는 출력 패드, 출력 구동부, 풀업 제어부 및 풀다운 제어부를 구비하는 것을 특징으로 한다. 상기 출력 구동부는 상기 출력 패드에 병렬로 연결된 복수개의 풀업 트랜지스터들과 상기 출력 패드에 병렬로 연결된 복수개의 풀다운 트랜지스터들을 구비한다. 상기 풀업 제어부는 입력받는 제 1 내부 데이터가 제 1 논리 상태인 경우에는 상기 복수개의 풀업 트랜지스터들을 동시적으로 턴오프 시키고, 입력받는 제 1 내부 데이터가 제 2 논리 상태인 경우에는 상기 복수개의 풀업 트랜지스터들을 순차적으로 턴온 시키는 역할을 담당한다. 상기 풀다운 제어부는 입력받는 제 2 내부 데이터가 제 1 논리 상태인 경우에는 상기 복수개의 풀다운 트랜지스터들을 순차적으로 턴온 시키고, 입력받는 제 2 내부 데이터가 제 2 논리 상태인 경우에는 상기 복수개의 풀다운 트랜지스터들을 동시적으로 턴오프 시키는 역할을 담당한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
먼저, 종래 기술에서 지적된 동시적 턴온의 문제점을 해결하기 위하여, 복수개의 트랜지스터들을 순차적으로 턴온시킬 수 있는 제어 회로의 구성에 대하여 살펴 본다.
도 3a은 복수개의 트랜지스터를 순차적으로 턴온시킬 수 있는 제어 신호를 생성하는 제어 회로의 일 실시예를 나타내는 도면이고, 도 3b는 도 3a에서 도시된 각 신호들의 논리 레벨과 타이밍을 나타내는 도면이다.
도 3a에는 복수개의 병렬 트랜지스터들(342, 344, 346)을 구비하는 차단 제어부(340)와 복수개의 직렬 트랜지스터들(352, 354, 356)을 구비하는 연결 제어부(350)가 도시되어 있다. 그리고, 복수개의 병렬 트랜지스터들(342, 344, 346)은 P 형 전계 효과 트랜지스터(P-type MOSFET)로 도시되어 있고, 복수개의 직렬 트랜지스터들(352, 354, 356)은 N 형 전계 효과 트랜지스터(N-type MOSFET)로 도시되어 있다. 또한, 복수개의 병렬 트랜지스터들(342, 344, 346)은 하이 레벨 전압원(Vc)에 병렬로 연결되어 있고, 복수개의 직렬 트랜지스터들(352, 354, 356)은 로우 레벨 전압원(Vg)에 직렬로 연결되어 있다.
내부 데이터(/A)가 로우 레벨 데이터일 경우에는, 복수개의 병렬 트랜지스터들(342, 344, 346)은 턴온되고 복수개의 직렬 트랜지스터들(352, 354, 356)은 턴오프되므로, 노드 Nu1, 노드 Nu2 및 노드 Nu3은 하이 레벨 전압 상태를 갖는다. 도 3b의 첫번째 구간을 살펴 보면, 내부 데이터 신호 /A, 노드 Nu1로 출력되는 제어 신호 Su1, 노드 Nu2로 출력되는 제어 신호 Su2 및 노드 Nu3으로 출력되는 제어 신 호 Su3의 논리 레벨을 알 수 있다.
내부 데이터(/A)가 로우 레벨 데이터에서 하이 레벨 데이터로 천이하게 되면, 복수개의 병렬 트랜지스터들(342, 344, 346)은 턴오프되고 복수개의 직렬 트랜지스터들(352, 354, 356)은 턴온되므로, 노드 Nu1, 노드 Nu2 및 노드 Nu3은 로우 레벨 전압 상태를 갖는다. 도 3b의 두번째 구간을 살펴 보면, 내부 데이터 신호 /A, 노드 Nu1로 출력되는 제어 신호 Su1, 노드 Nu2로 출력되는 제어 신호 Su2 및 노드 Nu3으로 출력되는 제어 신호 Su3의 논리 레벨을 알 수 있다.
여기서 주목해야 할 점은, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 직렬 트랜지스터 352를 거쳐 노드 Nu1에 전달되는 시간과, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 직렬 트랜지스터 352와 직렬 트랜지스터 354를 거쳐 노드 Nu2에 전달되는 시간과, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 직렬 트랜지스터 352, 직렬 트랜지스터 354 및 직렬 트랜지스터 356을 거쳐 노드 Nu3에 전달되는 시간이 서로 다르다는 것이다. 복수개의 직렬 트랜지스터들(352, 354, 356)이 로우 레벨 전압원(Vg)에 직렬로 연결되어 있기 때문에, 로우 레벨 전압이 로우 레벨 전압원(Vg)으로부터 노드 Nu1, 노드 Nu2 및 노드 Nu3에 전달되는 시간이 서로 다르게 되는 것이다. 예컨대, 도 3b에서와 같이 서로 시간 차이를 갖고 하이 레벨에서 로우 레벨로 천이하는 제어 신호 Su1, 제어 신호 Su2 및 제어 신호 Su3에 의하여 3 개의 트랜지스터를 순차적으로 턴온 시킬 수 있다.
내부 데이터(/A)가 하이 레벨 데이터에서 로우 레벨 데이터로 천이하게 되면, 복수개의 병렬 트랜지스터들(342, 344, 346)은 턴온되고 복수개의 직렬 트랜지 스터들(352, 354, 356)은 턴오프되므로, 노드 Nu1, 노드 Nu2 및 노드 Nu3은 하이 레벨 전압 상태를 갖는다. 도 3b의 세번째 구간을 살펴 보면, 내부 데이터 신호 /A, 노드 Nu1로 출력되는 제어 신호 Su1, 노드 Nu2로 출력되는 제어 신호 Su2 및 노드 Nu3으로 출력되는 제어 신호 Su3의 논리 레벨을 알 수 있다.
내부 데이터(/A)가 로우 레벨 데이터에서 하이 레벨 데이터로 천이하게 되는 경우와 달리, 내부 데이터(/A)가 하이 레벨 데이터에서 로우 레벨 데이터로 천이하게 되는 경우에서는, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 병렬 트랜지스터 342를 거쳐 노드 Nu1에 전달되는 시간과, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 병렬 트랜지스터 344를 거쳐 노드 Nu2에 전달되는 시간과, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 병렬 트랜지스터 346을 거쳐 노드 Nu3에 전달되는 시간이 서로 같다. 복수개의 병렬 트랜지스터들(342, 344, 346)이 하이 레벨 전압원(Vc)에 병렬로 연결되어 있기 때문에, 하이 레벨 전압이 하이 레벨 전압원(Vc)으로부터 노드 Nu1, 노드 Nu2 및 노드 Nu3에 전달되는 시간이 서로 같게 되는 것이다. 예컨대, 도 3b에서와 같이 서로 시간 차이가 없이 로우 레벨에서 하이 레벨로 천이하는 제어 신호 Su1, 제어 신호 Su2 및 제어 신호 Su3에 의하여 3 개의 트랜지스터를 동시적으로 턴오프 시킬 수 있다.
복수개의 트랜지스터가 동시적으로 턴온되는 경우에 발생하는 급격한 전류 상승 문제는 복수개의 트랜지스터가 동시적으로 턴오프되는 경우에는 발생하지 않기 때문에, 본 발명은 도 3a(또는 도 4a)와 같은 구성에 의해서 순차적 턴온과 동시적 턴오프를 구현한다.
도 4a은 복수개의 트랜지스터를 순차적으로 턴온시킬 수 있는 제어 신호를 생성하는 제어 회로의 다른 실시예를 나타내는 도면이고, 도 4b는 도 4a에서 도시된 각 신호들의 논리 레벨과 타이밍을 나타내는 도면이다.
도 4a에는 복수개의 병렬 트랜지스터들(462, 464, 466)을 구비하는 차단 제어부(460)와 복수개의 직렬 트랜지스터들(472, 474, 476)을 구비하는 연결 제어부 (470)가 도시되어 있다. 그리고, 복수개의 병렬 트랜지스터들(462, 464, 466)은 N 형 전계 효과 트랜지스터(N-type MOSFET)로 도시되어 있고, 복수개의 직렬 트랜지스터들(472, 474, 476)은 P 형 전계 효과 트랜지스터(P-type MOSFET)로 도시되어 있다. 또한, 복수개의 병렬 트랜지스터들(462, 464, 466)은 로우 레벨 전압원(Vg)에 병렬로 연결되어 있고, 복수개의 직렬 트랜지스터들(472, 474, 476)은 하이 레벨 전압원(Vc)에 직렬로 연결되어 있다.
내부 데이터(/B)가 하이 레벨 데이터일 경우에는, 복수개의 병렬 트랜지스터들(462, 464, 466)은 턴온되고 복수개의 직렬 트랜지스터들(472, 474, 476)은 턴오프되므로, 노드 Nd1, 노드 Nd2 및 노드 Nd3은 로우 레벨 전압 상태를 갖는다. 도 4b의 첫번째 구간을 살펴 보면, 내부 데이터 신호 /B, 노드 Nd1로 출력되는 제어 신호 Sd1, 노드 Nd2로 출력되는 제어 신호 Sd2 및 노드 Nd3으로 출력되는 제어 신호 Sd3의 논리 레벨을 알 수 있다.
내부 데이터(/B)가 하이 레벨 데이터에서 로우 레벨 데이터로 천이하게 되면, 복수개의 병렬 트랜지스터들(462, 464, 466)은 턴오프되고 복수개의 직렬 트랜지스터들(472, 474, 476)은 턴온되므로, 노드 Nd1, 노드 Nd2 및 노드 Nd3은 하이 레벨 전압 상태를 갖는다. 도 4b의 두번째 구간을 살펴 보면, 내부 데이터 신호 /B, 노드 Nd1로 출력되는 제어 신호 Sd1, 노드 Nd2로 출력되는 제어 신호 Sd2 및 노드 Nd3으로 출력되는 제어 신호 Sd3의 논리 레벨을 알 수 있다.
도 3a에서 설명한 것과 같은 이유로, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 직렬 트랜지스터 472를 거쳐 노드 Nd1에 전달되는 시간과, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 직렬 트랜지스터 472와 직렬 트랜지스터 474를 거쳐 노드 Nd2에 전달되는 시간과, 하이 레벨 전압원(Vc)의 하이 레벨 전압이 직렬 트랜지스터 472, 직렬 트랜지스터 474 및 직렬 트랜지스터 476을 거쳐 노드 Nd3에 전달되는 시간은 서로 다르다. 도 4b에서와 같이 서로 시간 차이를 갖고 로우 레벨에서 하이 레벨로 천이하는 제어 신호 Sd1, 제어 신호 Sd2 및 제어 신호 Sd3에 의하여 3 개의 트랜지스터를 순차적으로 턴온 시킬 수 있다.
내부 데이터(/B)가 로우 레벨 데이터에서 하이 레벨 데이터로 천이하게 되면, 복수개의 병렬 트랜지스터들(462, 464, 466)은 턴온되고 복수개의 직렬 트랜지스터들(472, 474, 476)은 턴오프되므로, 노드 Nd1, 노드 Nd2 및 노드 Nd3은 로우 레벨 전압 상태를 갖는다. 도 4b의 세번째 구간을 살펴 보면, 내부 데이터 신호 /B, 노드 Nd1로 출력되는 제어 신호 Sd1, 노드 Nd2로 출력되는 제어 신호 Sd2 및 노드 Nd3으로 출력되는 제어 신호 Sd3의 논리 레벨을 알 수 있다.
도 3a에서 설명한 것과 같은 이유로, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 병렬 트랜지스터 462를 거쳐 노드 Nd1에 전달되는 시간과, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 병렬 트랜지스터 464를 거쳐 노드 Nd2에 전달되는 시간 과, 로우 레벨 전압원(Vg)의 로우 레벨 전압이 병렬 트랜지스터 466을 거쳐 노드 Nd3에 전달되는 시간은 서로 같다. 도 4b에서와 같이 서로 시간 차이가 없이 하이 레벨에서 로우 레벨로 천이하는 제어 신호 Sd1, 제어 신호 Sd2 및 제어 신호 Sd3에 의하여 3 개의 트랜지스터를 동시적으로 턴오프 시킬 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 데이터 출력 드라이버를 나타내는 도면이다.
도 5에는 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)을 구비하는 제 1 차단 제어부(540), 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)을 구비하는 제 1 연결 제어부(550), 복수개의 제 1 구동 트랜지스터들(512, 514, 516)을 구비하는 제 1 출력 구동부(510), 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)을 구비하는 제 2 차단 제어부(560), 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)을 구비하는 제 2 연결 제어부(570), 복수개의 제 2 구동 트랜지스터들(522, 524, 526)을 구비하는 제 2 출력 구동부(520) 및 출력 패드(530)가 도시되어 있다.
그리고, 복수개의 제 1 병렬 트랜지스터들(542, 544, 546), 복수개의 제 1 구동 트랜지스터들(512, 514, 516) 및 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 P 형 전계 효과 트랜지스터(P-type MOSFET)로 도시되어 있고, 복수개의 제 1 직렬 트랜지스터들(552, 554, 556), 복수개의 제 2 병렬 트랜지스터들(562, 564, 566) 및 복수개의 제 2 구동 트랜지스터들(522, 524, 526)은 N 형 전계 효과 트랜지스터(N-type MOSFET)로 도시되어 있다.
또한, 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)은 하이 레벨 전압을 공급하는 제 1 차단 제어 전압원(Vc1. 제 1 차단 제어부에 구비되는 전압원)에 병렬로 연결되어 있고, 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)은 로우 레벨 전압을 공급하는 제 1 연결 제어 전압원(Vg1. 제 1 연결 제어부에 구비되는 전압원)에 직렬로 연결되어 있고, 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)은 로우 레벨 전압을 공급하는 제 2 차단 제어 전압원(Vg2. 제 2 차단 제어부에 구비되는 전압원)에 병렬로 연결되어 있으며, 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 하이 레벨 전압을 공급하는 제 2 연결 제어 전압원(Vc2. 제 2 연결 제어부에 구비되는 전압원)에 직렬로 연결되어 있다.
다만, 본 발명의 실시예가 도 5에 도시된 바에 한정되는 것은 아니며, 당업자라면 본 발명의 기술적 사상을 구현하는 다양한 실시예를 상정할 수 있을 것이다.
이하에서는, 도 5에 도시된 데이터 출력 드라이버의 동작을 살펴 본다.
제 1 차단 제어부(540)는 제 1 내부 데이터(/A)에 응답하여 제 1 차단 제어 신호를 동시적으로 출력하는 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)을 구비한다. 도 3a에서 설명하였듯이, 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)은 하이 레벨 전압을 공급하는 제 1 차단 제어 전압원(Vc1. 제 1 차단 제어부에 구비되는 전압원)에 병렬로 연결되어 있기 때문에, 제 1 내부 데이터(/A)가 로우 레벨 데이터일 경우에 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)은 하이 레벨 전압을 갖는 제 1 차단 제어 신호를 동시적으로 출력한다.
복수개의 제 1 병렬 트랜지스터들(542, 544, 546)은 복수개의 제 1 구동 트 랜지스터들(512, 514, 516)과 일 대 일로 대응된다. 즉, 도 5에서 보듯이 542는 512에 대응되고 544는 514에 대응되며 546은 516에 대응된다. 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)은 제 1 내부 데이터(/A)가 로우 레벨 데이터일 경우에 하이 레벨 전압을 갖는 제 1 차단 제어 신호를 동시적으로 출력하여 복수개의 제 1 구동 트랜지스터들(512, 514, 516)을 동시적으로 턴오프 시킨다.
도 5에서 보듯이, 제 1 병렬 트랜지스터들(542, 544, 546)의 입력 단자는 제 1 차단 제어 전압원(Vc1. 제 1 차단 제어부에 구비되는 전압원)에 공통적으로 연결되고, 제 1 병렬 트랜지스터들(542, 544, 546)의 제어 단자는 제 1 내부 데이터(/A)의 입력단에 공통적으로 연결되며, 제 1 병렬 트랜지스터들(542, 544, 546)의 출력 단자는 대응되는 제 1 구동 트랜지스터들(512, 514, 516)의 제어 단자와 각각 연결된다.
제 1 연결 제어부(550)는 제 1 내부 데이터(/A)에 응답하여 제 1 연결 제어 신호를 순차적으로 출력하는 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)을 구비한다. 도 3a에서 설명하였듯이, 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)은 로우 레벨 전압을 공급하는 제 1 연결 제어 전압원(Vg1. 제 1 연결 제어부에 구비되는 전압원)에 직렬로 연결되어 있기 때문에, 제 1 내부 데이터(/A)가 하이 레벨 데이터일 경우에 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)은 로우 레벨 전압을 갖는 제 1 연결 제어 신호를 순차적으로 출력한다.
복수개의 제 1 직렬 트랜지스터들(552, 554, 556)은 복수개의 제 1 구동 트랜지스터들(512, 514, 516)과 일 대 일로 대응된다. 즉, 도 5에서 보듯이 552는 512에 대응되고 554는 514에 대응되며 556은 516에 대응된다. 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)은 제 1 내부 데이터(/A)가 하이 레벨 데이터일 경우에 로우 레벨 전압을 갖는 제 1 연결 제어 신호를 순차적으로 출력하여 복수개의 제 1 구동 트랜지스터들(512, 514, 516)을 순차적으로 턴온 시킨다.
도 5에서 보듯이, 제 1 직렬 트랜지스터들(554, 556)의 입력 단자는 이웃하는 제 1 직렬 트랜지스터(552, 554)의 출력 단자에 연결되고(즉, 554의 입력 단자는 552의 출력 단자에 연결되고, 556의 입력 단자는 554의 출력 단자에 연결됨), 제 1 직렬 트랜지스터들(552, 554, 556)의 제어 단자는 제 1 내부 데이터(/A)의 입력단에 공통적으로 연결되며, 제 1 직렬 트랜지스터들(552, 554, 556)의 출력 단자는 대응되는 제 1 구동 트랜지스터들(512, 514, 516)의 제어 단자와 각각 연결된다.
다만, 복수개의 제 1 구동 트랜지스터들(512, 514, 516) 중에서 최초로 턴온되는 제 1 구동 트랜지스터(512)에 대응되는 제 1 직렬 트랜지스터(552)의 입력 단자는 제 1 연결 제어 전압원(Vg1. 제 1 연결 제어부에 구비되는 전압원)에 연결된다.
제 1 출력 구동부(510)에 구비되는 복수개의 제 1 구동 트랜지스터들(512, 514, 516)은, 제 1 내부 데이터(/A)가 하이 레벨 데이터에서 로우 레벨 데이터로 천이하는 경우에, 복수개의 제 1 병렬 트랜지스터들(542, 544, 546)로부터 동시적으로 출력되는 제 1 차단 제어 신호에 응답하여 동시적으로 턴오프됨으로써, 하이 레벨 구동 전압원(VH)과 출력 패드(530)를 동시적으로 차단한다.
또한, 복수개의 제 1 구동 트랜지스터들(512, 514, 516)은, 제 1 내부 데이터(/A)가 로우 레벨 데이터에서 하이 레벨 데이터로 천이하는 경우에, 복수개의 제 1 직렬 트랜지스터들(552, 554, 556)로부터 순차적으로 출력되는 제 1 연결 제어 신호에 응답하여 순차적으로 턴온됨으로써, 하이 레벨 구동 전압원(VH)과 출력 패드(530)를 순차적으로 연결한다.
도 5에서 보듯이, 제 1 구동 트랜지스터들(512, 514, 516)의 입력 단자는 하이 레벨 구동 전압원(VL)에 연결되고, 제 1 구동 트랜지스터들(512, 514, 516)의 제어 단자는 대응되는 제 1 병렬 트랜지스터들(542, 544, 546)의 출력 단자 및 대응되는 제 1 직렬 트랜지스터들(552, 554, 556)의 출력 단자와 각각 연결되어 제 1 차단 제어 신호 또는 제 1 연결 제어 신호를 입력받으며, 제 1 구동 트랜지스터들(512, 514, 516)의 출력 단자는 출력 패드(530)에 공통적으로 연결된다.
제 2 차단 제어부(560)는 제 2 내부 데이터(/B)에 응답하여 제 2 차단 제어 신호를 동시적으로 출력하는 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)을 구비한다. 도 4a에서 설명하였듯이, 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)은 로우 레벨 전압을 공급하는 제 2 차단 제어 전압원(Vg2. 제 2 차단 제어부에 구비되는 전압원)에 병렬로 연결되어 있기 때문에, 제 2 내부 데이터(/B)가 하이 레벨 데이터일 경우에 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)은 로우 레벨 전압을 갖는 제 2 차단 제어 신호를 동시적으로 출력한다.
복수개의 제 2 병렬 트랜지스터들(562, 564, 566)은 복수개의 제 2 구동 트랜지스터들(522, 524, 526)과 일 대 일로 대응된다. 즉, 도 5에서 보듯이 562는 522에 대응되고 564는 524에 대응되며 566은 526에 대응된다. 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)은 제 2 내부 데이터(/B)가 하이 레벨 데이터일 경우에 로우 레벨 전압을 갖는 제 2 차단 제어 신호를 동시적으로 출력하여 복수개의 제 2 구동 트랜지스터들(522, 524, 526)을 동시적으로 턴오프 시킨다.
도 5에서 보듯이, 제 2 병렬 트랜지스터들(562, 564, 566)의 입력 단자는 제 2 차단 제어 전압원(Vg2. 제 2 차단 제어부에 구비되는 전압원)에 공통적으로 연결되고, 제 2 병렬 트랜지스터들(562, 564, 566)의 제어 단자는 제 2 내부 데이터(/B)의 입력단에 공통적으로 연결되며, 제 2 병렬 트랜지스터들(562, 564, 566)의 출력 단자는 대응되는 제 2 구동 트랜지스터들(522, 524, 526)의 제어 단자와 각각 연결된다.
제 2 연결 제어부(570)는 제 2 내부 데이터(/B)에 응답하여 제 2 연결 제어 신호를 순차적으로 출력하는 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)을 구비한다. 도 4a에서 설명하였듯이, 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 하이 레벨 전압을 공급하는 제 2 연결 제어 전압원(Vc2. 제 2 연결 제어부에 구비되는 전압원)에 직렬로 연결되어 있기 때문에, 제 2 내부 데이터(/B)가 로우 레벨 데이터일 경우에 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 하이 레벨 전압을 갖는 제 2 연결 제어 신호를 순차적으로 출력한다.
복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 복수개의 제 2 구동 트랜지스터들(522, 524, 526)과 일 대 일로 대응된다. 즉, 도 5에서 보듯이 572는 522에 대응되고 574는 524에 대응되며 576은 526에 대응된다. 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)은 제 2 내부 데이터(/B)가 로우 레벨 데이터일 경우에 하이 레벨 전압을 갖는 제 2 연결 제어 신호를 순차적으로 출력하여 복수개의 제 2 구동 트랜지스터들(522, 524, 526)을 순차적으로 턴온 시킨다.
도 5에서 보듯이, 제 2 직렬 트랜지스터들(574, 576)의 입력 단자는 이웃하는 제 2 직렬 트랜지스터(572, 574)의 출력 단자에 연결되고(즉, 574의 입력 단자는 572의 출력 단자에 연결되고, 576의 입력 단자는 574의 출력 단자에 연결됨), 제 2 직렬 트랜지스터들(572, 574, 576)의 제어 단자는 제 2 내부 데이터(/B)의 입력단에 공통적으로 연결되며, 제 2 직렬 트랜지스터들(572, 574, 576)의 출력 단자는 대응되는 제 2 구동 트랜지스터들(522, 524, 526)의 제어 단자와 각각 연결된다.
다만, 복수개의 제 2 구동 트랜지스터들(522, 524, 526) 중에서 최초로 턴온되는 제 2 구동 트랜지스터(522)에 대응되는 제 2 직렬 트랜지스터(572)의 입력 단자는 제 2 연결 제어 전압원(Vc2. 제 2 연결 제어부에 구비되는 전압원)에 연결된다.
제 2 출력 구동부(520)에 구비되는 복수개의 제 2 구동 트랜지스터들(522, 524, 526)은, 제 2 내부 데이터(/B)가 로우 레벨 데이터에서 하이 레벨 데이터로 천이하는 경우에, 복수개의 제 2 병렬 트랜지스터들(562, 564, 566)로부터 동시적으로 출력되는 제 2 차단 제어 신호에 응답하여 동시적으로 턴오프됨으로써, 로우 레벨 구동 전압원(VL)과 출력 패드(530)를 동시적으로 차단한다.
또한, 복수개의 제 2 구동 트랜지스터들(522, 524, 526)은, 제 2 내부 데이 터(/B)가 하이 레벨 데이터에서 로우 레벨 데이터로 천이하는 경우에, 복수개의 제 2 직렬 트랜지스터들(572, 574, 576)로부터 순차적으로 출력되는 제 2 연결 제어 신호에 응답하여 순차적으로 턴온됨으로써, 로우 레벨 구동 전압원(VL)과 출력 패드(530)를 순차적으로 연결한다.
도 5에서 보듯이, 제 2 구동 트랜지스터들(522, 524, 526)의 입력 단자는 로우 레벨 구동 전압원(VL)에 연결되고, 제 2 구동 트랜지스터들(522, 524, 526)의 제어 단자는 대응되는 제 2 병렬 트랜지스터들(562, 564, 566)의 출력 단자 및 대응되는 제 2 직렬 트랜지스터들(572, 574, 576)의 출력 단자와 각각 연결되어 제 2 차단 제어 신호 또는 제 2 연결 제어 신호를 입력받으며, 제 2 구동 트랜지스터들(522, 524, 526)의 출력 단자는 출력 패드(530)에 공통적으로 연결된다.
도 5에 도시된 데이터 출력 드라이버는 다음과 같은 구성 요소를 구비하는 것으로 파악할 수도 있다.
본 발명의 다른 측면에 따른 데이터 출력 드라이버는 출력 패드(530), 출력 구동부(510과 520을 모두 포함), 풀업 제어부(540과 550을 모두 포함) 및 풀다운 제어부(560과 570을 모두 포함)를 구비한다.
출력 구동부(510과 520을 모두 포함)는 출력 패드(530)에 병렬로 연결된 복수개의 풀업 트랜지스터들(512, 514, 516. P-type MOSFET으로 도시됨)과 출력 패드(530)에 병렬로 연결된 복수개의 풀다운 트랜지스터들(522, 524, 526. N-type MOSFET으로 도시됨)을 구비한다.
풀업 제어부(540과 550을 모두 포함)는 입력받는 제 1 내부 데이터(/A)가 제 1 논리 상태(로우 레벨 전압을 갖는 상태)인 경우에는 복수개의 풀업 트랜지스터들(512, 514, 516)을 동시적으로 턴오프 시키고, 입력받는 제 1 내부 데이터(/A)가 제 2 논리 상태(하이 레벨 전압을 갖는 상태)인 경우에는 복수개의 풀업 트랜지스터들(512, 514, 516)을 순차적으로 턴온 시키는 역할을 담당한다.
풀업 제어부(540과 550을 모두 포함)는 복수개의 병렬 트랜지스터들(542, 544, 546. P-type MOSFET으로 도시됨)과 복수개의 직렬 트랜지스터들(552, 554, 556. N-type MOSFET으로 도시됨)을 구비한다. 복수개의 병렬 트랜지스터들(542, 544, 546)은 복수개의 풀업 트랜지스터들(512, 514, 516)과 일 대 일로 대응되고, 제 1 내부 데이터(/A)를 공통적으로 입력받으며, 하이 레벨 전압을 공급하는 차단 제어 전압원(Vc1)에 각각 병렬로 연결된다. 복수개의 직렬 트랜지스터들(552, 554, 556)은 복수개의 풀업 트랜지스터들(512, 514, 516)과 일 대 일로 대응되고, 제 1 내부 데이터(/A)를 공통적으로 입력받으며, 로우 레벨 전압을 공급하는 연결 제어 전압원(Vg1)에 각각 직렬로 연결된다.
풀다운 제어부(560과 570을 모두 포함)는 입력받는 제 2 내부 데이터(/B)가 제 1 논리 상태(로우 레벨 전압을 갖는 상태)인 경우에는 복수개의 풀다운 트랜지스터들(522, 524, 526)을 순차적으로 턴온 시키고, 입력받는 제 2 내부 데이터(/B)가 제 2 논리 상태(하이 레벨 전압을 갖는 상태)인 경우에는 복수개의 풀다운 트랜지스터들(522, 524, 526)을 동시적으로 턴오프 시키는 역할을 담당한다.
풀다운 제어부(560과 570을 모두 포함)는 복수개의 병렬 트랜지스터들(562, 564, 566. N-type MOSFET으로 도시됨)과 복수개의 직렬 트랜지스터들(572, 574, 576. P-type MOSFET으로 도시됨)을 구비한다. 복수개의 병렬 트랜지스터들(562, 564, 566)은 복수개의 풀다운 트랜지스터들(522, 524, 526)과 일 대 일로 대응되고, 제 2 내부 데이터(/B)를 공통적으로 입력받으며, 로우 레벨 전압을 공급하는 차단 제어 전압원(Vg2)에 각각 병렬로 연결된다. 복수개의 직렬 트랜지스터들(572, 574, 576)은 복수개의 풀다운 트랜지스터들(522, 524, 526)과 일 대 일로 대응되고, 제 2 내부 데이터(/B)를 공통적으로 입력받으며, 하이 레벨 전압을 공급하는 연결 제어 전압원(Vc2)에 각각 직렬로 연결된다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명은, 데이터 출력 드라이버에 구비되는 복수개의 트랜지스터들을 순차적으로 턴온시켜 급격한 전류 상승을 억제함으로써, 동시적 스위칭 노이즈(SSN)와 이웃하는 데이터 전송 경로 간의 상호 간섭(ISI)을 저감시킬 수 있는 효과가 있다.

Claims (33)

  1. 입력받는 내부 데이터에 응답하여 구동 전압원으로부터 출력 패드로 하이 레벨 전압 또는 로우 레벨 전압을 출력하는 데이터 출력 드라이버에 있어서,
    각각 상기 내부 데이터의 논리 레벨에 대응하는 차단 제어 신호를 동시적으로 출력하는 복수개의 병렬 트랜지스터들을 구비하는 차단 제어부;
    각각 상기 내부 데이터의 논리 레벨에 대응하는 연결 제어 신호를 순차적으로 출력하는 복수개의 직렬 트랜지스터들을 구비하는 연결 제어부; 및
    상기 차단 제어 신호에 응답하여 동시적으로 턴오프(Turn off)됨으로써 상기 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 연결 제어 신호에 응답하여 순차적으로 턴온(Turn on)됨으로써 상기 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 구동 트랜지스터들을 구비하는 출력 구동부를 포함하는 것을 특징으로 하는 데이터 출력 드라이버.
  2. 제 1 항에 있어서, 상기 복수개의 병렬 트랜지스터들 각각은,
    상기 복수개의 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 차단 제어 신호를 출력하여 대응되는 구동 트랜지스터를 턴오프시키는 것을 특징으로 하는 데이터 출력 드라이버.
  3. 제 2 항에 있어서, 상기 복수개의 병렬 트랜지스터들 각각은,
    차단 제어 전압원에 연결되는 입력 단자;
    상기 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  4. 제 1 항에 있어서, 상기 복수개의 직렬 트랜지스터들 각각은,
    상기 복수개의 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 연결 제어 신호를 출력하여 대응되는 구동 트랜지스터를 턴온시키는 것을 특징으로 하는 데이터 출력 드라이버.
  5. 제 4 항에 있어서, 상기 복수개의 직렬 트랜지스터들 각각은,
    이웃하는 직렬 트랜지스터의 출력 단자에 연결되는 입력 단자;
    상기 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  6. 제 5 항에 있어서, 상기 복수개의 구동 트랜지스터들 중에서 최초로 턴온되는 구동 트랜지스터에 대응되는 직렬 트랜지스터의 입력 단자는,
    연결 제어 전압원에 연결되는 것을 특징으로 하는 데이터 출력 드라이버.
  7. 제 1 항에 있어서, 상기 복수개의 구동 트랜지스터들 각각은,
    상기 구동 전압원에 연결되는 입력 단자;
    상기 차단 제어 신호 또는 상기 연결 제어 신호를 입력받는 제어 단자; 및
    상기 출력 패드와 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  8. 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
    상기 복수개의 병렬 트랜지스터들과 상기 복수개의 구동 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)인 것을 특징으로 하는 데이터 출력 드라이버.
  9. 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
    상기 복수개의 병렬 트랜지스터들과 상기 복수개의 구동 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)인 것을 특징으로 하는 데이터 출력 드라이버.
  10. 입력받는 제 1 내부 데이터 및 제 2 내부 데이터에 응답하여 하이 레벨 구동 전압원 또는 로우 레벨 구동 전압원으로부터 출력 패드로 하이 레벨 전압 또는 로 우 레벨 전압을 출력하는 데이터 출력 드라이버에 있어서,
    각각 상기 제 1 내부 데이터에 응답하여 제 1 차단 제어 신호를 동시적으로 출력하는 복수개의 제 1 병렬 트랜지스터들을 구비하는 제 1 차단 제어부;
    각각 상기 제 1 내부 데이터에 응답하여 제 1 연결 제어 신호를 순차적으로 출력하는 복수개의 제 1 직렬 트랜지스터들을 구비하는 제 1 연결 제어부;
    상기 제 1 차단 제어 신호에 응답하여 상기 하이 레벨 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 제 1 연결 제어 신호에 응답하여 상기 하이 레벨 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 제 1 구동 트랜지스터들을 구비하는 제 1 출력 구동부;
    각각 상기 제 2 내부 데이터에 응답하여 제 2 차단 제어 신호를 동시적으로 출력하는 복수개의 제 2 병렬 트랜지스터들을 구비하는 제 2 차단 제어부;
    각각 상기 제 2 내부 데이터에 응답하여 제 2 연결 제어 신호를 순차적으로 출력하는 복수개의 제 2 직렬 트랜지스터들을 구비하는 제 2 연결 제어부; 및
    상기 제 2 차단 제어 신호에 응답하여 상기 로우 레벨 구동 전압원과 상기 출력 패드를 동시적으로 차단시키거나, 상기 제 2 연결 제어 신호에 응답하여 상기 로우 레벨 구동 전압원과 상기 출력 패드를 순차적으로 연결시키는 복수개의 제 2 구동 트랜지스터들을 구비하는 제 2 출력 구동부를 포함하는 것을 특징으로 하는 데이터 출력 드라이버.
  11. 제 10 항에 있어서, 상기 복수개의 제 1 병렬 트랜지스터들 각각은,
    상기 복수개의 제 1 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 제 1 차단 제어 신호를 출력하여 대응되는 제 1 구동 트랜지스터를 턴오프시키는 것을 특징으로 하는 데이터 출력 드라이버.
  12. 제 11 항에 있어서, 상기 복수개의 제 1 병렬 트랜지스터들 각각은,
    상기 제 1 차단 제어부에 구비되는 전압원에 연결되는 입력 단자;
    상기 제 1 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 제 1 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  13. 제 10 항에 있어서, 상기 복수개의 제 1 직렬 트랜지스터들 각각은,
    상기 복수개의 제 1 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 제 1 연결 제어 신호를 출력하여 대응되는 제 1 구동 트랜지스터를 턴온시키는 것을 특징으로 하는 데이터 출력 드라이버.
  14. 제 13 항에 있어서, 상기 복수개의 제 1 직렬 트랜지스터들 각각은,
    이웃하는 제 1 직렬 트랜지스터의 출력 단자에 연결되는 입력 단자;
    상기 제 1 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 제 1 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  15. 제 14 항에 있어서, 상기 복수개의 제 1 구동 트랜지스터들 중에서 최초로 턴온되는 제 1 구동 트랜지스터에 대응되는 제 1 직렬 트랜지스터의 입력 단자는,
    상기 제 1 연결 제어부에 구비되는 전압원에 연결되는 것을 특징으로 하는 데이터 출력 드라이버.
  16. 제 10 항에 있어서, 상기 복수개의 제 1 구동 트랜지스터들 각각은,
    상기 하이 레벨 구동 전압원에 연결되는 입력 단자;
    상기 제 1 차단 제어 신호 또는 상기 제 1 연결 제어 신호를 입력받는 제어 단자; 및
    상기 출력 패드와 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  17. 제 10 항에 있어서, 상기 복수개의 제 2 병렬 트랜지스터들 각각은,
    상기 복수개의 제 2 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 제 2 차단 제어 신호를 출력하여 대응되는 제 2 구동 트랜지스터를 턴오프시키는 것을 특징으로 하는 데이터 출력 드라이버.
  18. 제 17 항에 있어서, 상기 복수개의 제 2 병렬 트랜지스터들 각각은,
    상기 제 2 차단 제어부에 구비되는 전압원에 연결되는 입력 단자;
    상기 제 2 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 제 2 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  19. 제 10 항에 있어서, 상기 복수개의 제 2 직렬 트랜지스터들 각각은,
    상기 복수개의 제 2 구동 트랜지스터들 각각과 일 대 일로 대응되며, 상기 제 2 연결 제어 신호를 출력하여 대응되는 제 2 구동 트랜지스터를 턴온시키는 것을 특징으로 하는 데이터 출력 드라이버.
  20. 제 19 항에 있어서, 상기 복수개의 제 2 직렬 트랜지스터들 각각은,
    이웃하는 제 2 직렬 트랜지스터의 출력 단자에 연결되는 입력 단자;
    상기 제 2 내부 데이터의 입력단에 연결되는 제어 단자; 및
    상기 대응되는 제 2 구동 트랜지스터의 제어 단자에 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  21. 제 20 항에 있어서, 상기 복수개의 제 2 구동 트랜지스터들 중에서 최초로 턴온되는 제 2 구동 트랜지스터에 대응되는 제 2 직렬 트랜지스터의 입력 단자는,
    상기 제 2 연결 제어부에 구비되는 전압원에 연결되는 것을 특징으로 하는 데이터 출력 드라이버.
  22. 제 10 항에 있어서, 상기 복수개의 제 2 구동 트랜지스터들 각각은,
    상기 로우 레벨 구동 전압원에 연결되는 입력 단자;
    상기 제 2 차단 제어 신호 또는 상기 제 2 연결 제어 신호를 입력받는 제어 단자; 및
    상기 출력 패드와 연결되는 출력 단자를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  23. 제 10 항 내지 제 22 항 중의 어느 한 항에 있어서,
    상기 복수개의 제 1 병렬 트랜지스터들, 상기 복수개의 제 1 구동 트랜지스터들 및 상기 복수개의 제 2 직렬 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)이고, 상기 복수개의 제 1 직렬 트랜지스터들, 상기 복수개의 제 2 병렬 트랜지스터들 및 상기 복수개의 제 2 구동 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)인 것을 특징으로 하는 데이터 출력 드라이버.
  24. 제 23 항에 있어서,
    상기 제 1 차단 제어부에 구비되는 전압원과 상기 제 2 연결 제어부에 구비되는 전압원은 하이 레벨 전압을 공급하는 전압원이고, 상기 제 1 연결 제어부에 구비되는 전압원과 상기 제 2 차단 제어부에 구비되는 전압원은 로우 레벨 전압을 공급하는 전압원인 것을 특징으로 하는 데이터 출력 드라이버.
  25. 출력 패드;
    상기 출력 패드에 병렬로 연결된 복수개의 풀업 트랜지스터들과 상기 출력 패드에 병렬로 연결된 복수개의 풀다운 트랜지스터들을 구비하는 출력 구동부;
    입력받는 제 1 내부 데이터가 제 1 논리 상태인 경우에는 상기 복수개의 풀업 트랜지스터들을 동시적으로 턴오프 시키고, 입력받는 제 1 내부 데이터가 제 2 논리 상태인 경우에는 상기 복수개의 풀업 트랜지스터들을 순차적으로 턴온 시키는 풀업 제어부; 및
    입력받는 제 2 내부 데이터가 제 1 논리 상태인 경우에는 상기 복수개의 풀다운 트랜지스터들을 순차적으로 턴온 시키고, 입력받는 제 2 내부 데이터가 제 2 논리 상태인 경우에는 상기 복수개의 풀다운 트랜지스터들을 동시적으로 턴오프 시키는 풀다운 제어부를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  26. 제 25 항에 있어서, 상기 풀업 제어부는,
    상기 복수개의 풀업 트랜지스터들과 일 대 일로 대응되고, 상기 제 1 내부 데이터를 공통적으로 입력받으며, 차단 제어 전압원에 병렬로 연결되는 복수개의 병렬 트랜지스터들; 및
    상기 복수개의 풀업 트랜지스터들과 일 대 일로 대응되고, 상기 제 1 내부 데이터를 공통적으로 입력받으며, 연결 제어 전압원에 직렬로 연결되는 복수개의 직렬 트랜지스터들을 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  27. 제 26 항에 있어서,
    상기 복수개의 풀업 트랜지스터들과 상기 복수개의 병렬 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)인 것을 특징으로 하는 데이터 출력 드라이버.
  28. 제 27 항에 있어서,
    상기 차단 제어 전압원은 하이 레벨 전압을 공급하는 전압원이고, 상기 연결 제어 전압원은 로우 레벨 전압을 공급하는 전압원인 것을 특징으로 하는 데이터 출력 드라이버.
  29. 제 28 항에 있어서,
    상기 제 1 논리 상태는 로우 레벨 전압을 갖는 상태이고, 상기 제 2 논리 상태는 하이 레벨 전압을 갖는 상태인 것을 특징으로 하는 데이터 출력 드라이버.
  30. 제 25 항에 있어서, 상기 풀다운 제어부는,
    상기 복수개의 풀다운 트랜지스터들과 일 대 일로 대응되고, 상기 제 2 내부 데이터를 공통적으로 입력받으며, 차단 제어 전압원에 병렬로 연결되는 복수개의 병렬 트랜지스터들; 및
    상기 복수개의 풀다운 트랜지스터들과 일 대 일로 대응되고, 상기 제 2 내부 데이터를 공통적으로 입력받으며, 연결 제어 전압원에 직렬로 연결되는 복수개의 직렬 트랜지스터들을 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  31. 제 30 항에 있어서,
    상기 복수개의 풀다운 트랜지스터들과 상기 복수개의 병렬 트랜지스터들은 N 형 전계 효과 트랜지스터(N-type MOSFET)이고, 상기 복수개의 직렬 트랜지스터들은 P 형 전계 효과 트랜지스터(P-type MOSFET)인 것을 특징으로 하는 데이터 출력 드라이버.
  32. 제 31 항에 있어서,
    상기 차단 제어 전압원은 로우 레벨 전압을 공급하는 전압원이고, 상기 연결 제어 전압원은 하이 레벨 전압을 공급하는 전압원인 것을 특징으로 하는 데이터 출력 드라이버.
  33. 제 32 항에 있어서,
    상기 제 1 논리 상태는 로우 레벨 전압을 갖는 상태이고, 상기 제 2 논리 상태는 하이 레벨 전압을 갖는 상태인 것을 특징으로 하는 데이터 출력 드라이버.
KR1020050071408A 2005-08-04 2005-08-04 데이터 출력 드라이버 KR100604945B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050071408A KR100604945B1 (ko) 2005-08-04 2005-08-04 데이터 출력 드라이버

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050071408A KR100604945B1 (ko) 2005-08-04 2005-08-04 데이터 출력 드라이버

Publications (1)

Publication Number Publication Date
KR100604945B1 true KR100604945B1 (ko) 2006-07-31

Family

ID=37184551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050071408A KR100604945B1 (ko) 2005-08-04 2005-08-04 데이터 출력 드라이버

Country Status (1)

Country Link
KR (1) KR100604945B1 (ko)

Similar Documents

Publication Publication Date Title
US7733128B2 (en) Transmitting apparatus
US7940086B2 (en) Interface circuit that can switch between single-ended transmission and differential transmission
EP0788059B1 (en) Driver circuit device
CN110663182B (zh) 具有支持广电压供应范围的并联电压阈值架构的电路
CN110679088B (zh) 用于宽的低电压供应范围的电平移位器
MXPA06011865A (es) Precontrolador de interrupcion-antes de-encendido y desplazador de nivel.
CN1855724B (zh) 缓冲电路
US7236013B2 (en) Configurable output buffer and method to provide differential drive
US7449955B2 (en) Chain-chopping current mirror and method for stabilizing output currents
US7994835B2 (en) Duty control circuit and semiconductor device having the same
CN110663185B (zh) 三态输出缓冲器的栅极控制电路
KR100604945B1 (ko) 데이터 출력 드라이버
JPWO2004066499A1 (ja) 半導体集積回路
US9515699B2 (en) Dual mode serial transmission apparatus and method for switching mode thereof
US6741106B2 (en) Programmable driver method and apparatus for high and low voltage operation
KR100487500B1 (ko) 반도체 장치의 버퍼회로
CN114598316A (zh) 输出入模块
KR0132374B1 (ko) 반도체 집적장치의 입력버퍼
CN111682873A (zh) 一种低功耗输出缓冲器电路
EP1622269B1 (en) Inferface circuit and constituting method thereof
KR100780769B1 (ko) 듀얼 패스 레벨 시프터회로
JP4134958B2 (ja) 同時双方向回路
KR100472727B1 (ko) 저전압용 인버터 체인 회로_
KR20200072082A (ko) 반도체 장치
KR20000025435A (ko) 반도체메모리장치의 데이터 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100630

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee