KR100601484B1 - 하이브리드 플립칩 패키지 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플립칩 패키지 기판 및 그 제조 방법에 관한 것으로서, 특히 전원판과 접지판 사이의 절연재료 높은 유전율의 세라믹 파우더가 에폭시와 같은 폴리머에 골고루 분산되어 있는 하이브리드 재료를 사용한 플립칩 패키지 기판 및 그 제조 방법에 관한 것이다.
또한, 본 발명에 따르면, 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층; 외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층; 상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층; 상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; 및 상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층을 포함하여 이루어진 하이브리드 플립칩 패키지 기판이 제공된다.
플립칩 패키지, 하이브리드 재료, 세라믹

Description

하이브리드 플립칩 패키지 기판 및 그 제조방법{Hybrid flip-chip package substrate and manufacturing method thereof}
도 1은 고주파 잡음(SSN)의 발생을 설명하기 위한 개념도.
도 2는 종래 기술에 따른 6층 플립칩 패키지(Flip-chip package) 기판의 단면도.
도 3은 낮은 인덕턴스 칩 디커플링 커패시터(Low inductance chip decoupling capacitor)이 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 실장된 개념도.
도 4는 CPU와 칩셋용 플립칩 패키지 기판(Flip-chip Package Substrate)에 실장된 낮은 인덕턴스 칩 패키지(Low inductance chip capacitor(LICC))를 보여 주는 도면.
도 5는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 절단면도.
도 6a 내지 도 6g는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 제조방법의 공정도.
도 7은 도 6c의 연마 공정을 보여주는 예시도.
도 8a 내지 도 8d는 종래 기술과 본 발명의 임피던스 시뮬레이션 결과를 비교하기 위한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
501~504 : 절연층 601 : 절연층
602 : 회로층 603 : 비아홀
604 : 도금층 605 : 잉크
608 : 절연층 609 : 블라인드 비아홀
612 : 절연층 614 : 회로층
본 발명은 플립칩 패키지 기판 및 그 제조 방법에 관한 것으로서, 특히 전원판과 접지판 사이의 절연재료 높은 유전율의 세라믹 파우더가 에폭시와 같은 폴리머에 골고루 분산되어 있는 하이브리드 재료를 사용한 플립칩 패키지 기판 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 패키지라 함은 각종 전자회로 및 배선이 적층되어 형성된 단일소자 및 집적회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각 종 외부환경으로부터 보호하고 상기 반도체칩의 전기적 성능을 최적화, 극대화시키기 위해 리드프레임(lead frame)이나 인쇄회로기판(printed circuit board, PCB) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지수단을 이용하여 몰딩(molding)한 것을 말한다.
이러한 반도체패키지는 최근 반도체칩의 진보된 집적화 기술과 전자기기의 소형화에 따라서 이를 뒷받침하기 위해 경박단소(輕薄短小)화 및 고신뢰성이 요구되고 있으며, 리드프레임을 이용한 어레이형 반도체패키지, 핀 그리드 어레이(pin grid array, PGA) 반도체패키지, 볼 그리드 어레이(ball grid array, BGA) 반도체패키지(이하 'BGA패키지'라 함) 등의 수요가 증가하고 있다.
BGA 패키지란 고집적도의 반도체칩 및 다핀화 요구 등을 수용하기 위해 개발된 것으로, 메인보드에의 실장을 위해 저면에 일정한 형태로 배열된 다수의 도전성 볼, 예를 들어 솔더볼(solder ball)를 갖는 표면실장형(SMT) 패키지의 한 종류이다. 이와 같은 볼 그리드 어레이는 실장을 위해 볼 그리드 어레이 기판상의 솔더볼들이 인쇄회로기판의 도전성 접속패턴들에 대응하여 전기적으로 접합된다.
현재 대부분의 4층 이상 플립칩(Flip-chip) 패키지 기판(package substrate)은 하나 이상의 전원(Power)/접지(Ground)판(Plane)을 포함하고 있다.
이처럼 인쇄회로기판에 실장되어 있는 수동 부품 및 능동 부품이 동작을 하기 위해 필요한 전원공급을 위해 기판 내부에 전원/접지판이라고 하는 전원공급단자를 갖고 있다.
일반적으로 전원판은 전원이 공급되는 부분이며 접지판은 신호의 접지가 목 적이며, 주로 신호의 기준점(reference)을 의미한다. 즉, 모든 대부분의 4층 이상 플립칩 패키지 기판의 경우 전원공급을 위한 전원/접지판을 갖고 있으며 이것은 기판 내부에 판(plane) 형태로 존재하게 된다.
특히 플립칩 패키지(Flip-chip package) 기판의 경우 IC(Integrated Circuit) 클럭(Clock) 속도가 빠른 MPU 혹은 칩셋(Chip set) 등의 능동 소자가 실장되므로 보다 짧은 시간 내에 안정적인 전원 공급을 위해 여러 개의 전원/접지판이 필요하게 된다.
예를 들어, 현재 플립칩 본딩(Flip-Chip Bonding) 방식을 채용하는 고속(High Speed) 제품의 경우 CPU 혹은 그래픽 칩셋(Graphic Chip Set)의 클럭(Clock)은 2GHz이상의 높은 속도로 동작하고 있다. 이러한 CPU나 칩셋(Chip Set)의 경우 짧은 상승시간(Rising Time), 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(Flip chip package) 기판, 주기판(Mother board)과의 신호선 간격이 계속 짧아지도록 설계되어 지고 있다.
하지만 이렇게 부품의 속도가 빨라지면 빨라질수록 전원/접지 배선에 전압 요동(Voltage Fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 혹은 Delta-I(ΔI) 라는 고주파 잡음이 점점 크게 발생하게 된다.
이런 고주파 잡음(SSN)은 시스템에 지연(Delay)을 발생시키거나 로직 오류(Logic Fault)를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다.
도 1은 고주파 잡음(SSN)이 발생되는 개념도이며 (수학식 1)은 SSN의 발생 원인을 수식화 한 것이다.
DV=L(DI/Dt)
(수학식 1)에 있는 DV는 고주파 잡음(SSN)이며 L은 기생 인덕턴스(Parasitic Inductance), DI는 칩에 공급되는 전류(Current)이며 Dt는 동작하는 칩의 클럭 속도이다.
상기 (수학식 1)에서 보듯이 현재 칩의 클럭 속도가 증가하면서 점점 더 많은 전류를 칩에서는 요구하게 된다.
결국 칩의 Simultaneous switching output buffer들로 인해 SSN이 증가하게 되어 전체 시스템의 신뢰성을 떨어뜨린다.
이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 때에는 전원/접지 배선의 인덕턴스를 줄이는 것이 효과적인 방법중의 하나이다.
현재 고속으로 동작하는 CPU 및 칩셋(Chip set)들의 경우 플립칩 패키지(Flip-chip package) 방식을 적용하여 고속에 대응하고 있다.
종래에 4층 이상 플립칩 패키지(Flip-chip package) 기판의 경우 전원공급을 위한 전원/접지판은 일반 FR-4와 같은 고분자 수지를 사용한다.
도 2는 종래 기술에 따른 6층 플립칩 패키지(Flip-chip package) 기판의 단 면도이다.
도 2에 도시되어 있는 바와 같이, 1층은 신호층이고 2층은 접지판이며, 3층은 전원판이고 4층은 전원판이고 5층은 접지판이며, 6층은 신호층이다.
그리고, 여기에서 2층의 접지판과 3층의 전원판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있으며, 4층의 전원판과 5층의 접지판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있다.
이때 전원/접지판을 구성하고 있는 절연재는 일반 FR-4와 같은 에폭시(Epoxy) 수지이다. 현재 전세계적으로 플립칩 패키지 기판(Flip-chip package substrate)에 사용되고 있는 전원/접지면의 절연재는 일본의 Ajinomoto社의 ABF(Ajinomoto Build-Up Film) 절연재이다.
ABF 재료에 특성 및 내용은 특허 US 6,133,377(Composition of Epoxy Resin, Phenol-Triazine-Aldehyde Condensate and Rubber)에 자세히 소개되어 있다.
US6,133,377에 구현된 플립칩 패키지 기판(Flip-chip package substrate)용 ABF 재료의 대표적인 특성을 설명하면, 유전율(Dielectric Constant) 3.4~3.8, 유전 손실(Loss Tangent) 0.017~0.023을 갖고 있으며 필름 두께는 30~50㎛이다.
이러한 ABF와 같은 에폭시 재료를 상기 도 2의 2층과 5층 접지층과 3층과 4층 전원층사이의 절연재로 사용하여 MPU 및 칩셋용 플립칩 패키지 기판(Flip-chip package substrate)을 제조하고 있다. 이렇게 에폭시 절연재로 구현된 전원/접지판의 전원 배선에도 전원 라인 전압 요동(Power line voltage fluctuation)이 발생하며 이러한 전압 요동(Voltage fluctuation)을 줄이기 위해서 고주파용 낮은 인덕턴 스 칩 디커프링 커패시터(Low inductance chip decoupling capacitor)를 실장하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원 배선이 갖고 있는 인덕턴스를 차폐 시켜서 전압 강하(Voltage drop) 효과를 현저히 낮추어서 SSN을 줄일 수있다.
도 3은 낮은 인덕턴스 칩 디커플링 커패시터(Low inductance chip decoupling capacitor)가 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 실장된 개념도이다.
상기 도 3과 같이 디커플링 칩 커패시터(Decoupling Chip Capacitor)를 PCB 주보드(Mother(Main) Board)에 실장하고 낮은 인덕턴스 칩 커패시터(Low inductance chip capacitor)를 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 연결하여 높은 주파수 영역에서도 시스템이 원활하게 동작하도록 전류를 공급한다.
도 4는 CPU와 칩셋용 플립칩 패키지 기판(Flip-chip Package Substrate)에 실장된 낮은 인덕턴스 칩 패키지(Low inductance chip capacitor(LICC))를 보여 준다.
도 4와 같이 빠른 속도를 갖는 CPU와 칩셋(Chip Set)용 플립칩 패키지 기판(Flip-Chip Package Substrate)상에 0.1∼1㎌의 커패시턴스(Capacitance)를 갖는 LICC가 단독 혹은 어레이형(Array type)으로 9∼20개 정도 실장되어 IC의 스위칭(Switching)에 필요한 전류를 원할히 공급한다. 향후 시스템의 속도가 점점 빨라지면 지금의 LICC도 스위칭(Switching)을 하는 소자까지 전류를 공급하기에는 상대 적으로 전원 배선이 길어져서 발생하는 전원 루프 인덕턴스(Power loop inductance), 비아 인덕턴스(Via inductance) 그리고 세라믹 칩으로 구성된 디커플링 커패시터(Decoupling Capacitor(MLCC or LICC)) 자체 및 MLCC 혹은 LICC를 기판상에 SMT 실장을 할때 솔더(Solder) 접점에서 발생하는 기생 인덕턴스(Parasitic inductance) 때문에 전원 공급배선에 많은 고주파 잡음(SSN)이 발생되면 전원 전압 레벨(Power Voltage Level)이 감소함에 따라 드라이버의 공급 전류가 감소하여 신호 지연(Delay)이 증가하게 되고 EMI 문제도 발생하게 된다.
향후에 시스템이 점점 더 빨라지면 단순히 LICC 등을 전원/접지에 많이 연결한다고 해서 SSN이 떨어지지는 않게 된다.
이러한 문제점들을 극복하기 위해서는 전원 배선을 짧게 하고 동시에 기생 인덕턴스(Parasitic inductance)를 줄여야 한다. 결국 기존의 에폭시와 같은 절연재로 이루어진 전원/접지판보다 더 낮은 전원/접지 인덕턴스를 갖는 보다 더 안정한 전원/접지 절연재가 요구 되어지게 된다.
종래 기술의 문제점을 요약하면 다음과 같다.
ⅰ. 높은 전원/접지 인덕턴스 발생
유전율(Dielectric Constant) 3.4~3.8, 절연거리가 30~50㎛로 이루어진 기존의 에폭시 재료로 구성된 전원/접지판은 높은 전원/접지 임피던스가 발생되어 전원/접지판상에 높은 전압 요동을 발생시키게 된다. 결국 고속으로 동작하는 시스템의 고주파 잡음(SSN)을 발생시켜서 고속 동작 칩에 오류를 일으키게 된다.
ⅱ. 신호지연 증가 및 EMI 발생:
기존의 에폭시 재료로 구성된 전원/접지판에 세라믹 칩으로 구성된 디커플링 커패시터(Decoupling Capacitor(MLCC or LICC))자체 및 MLCC 혹은 LICC를 플립칩 패키지 기판(Flip-chip Package Substrate) 기판상에 SMT 실장을 할때 솔더 접점에서 발생하는 기생 인덕턴스 때문에 전원/접지판에 많은 고주파 잡음(SSN)이 발생되어 전원 전압 레벨(Power Voltage Level)이 감소함에 따라 드라이버의 공급 전류가 감소하여 신호 지연(Delay)가 증가하게 되고 EMI 문제 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은, 높은 전원/접지 임피던스의 발생을 방지하여 전압 요동에 의한 고주파 잡음의 발생을 방지할 수 있도록 하는 플립칩 패키지 기판 및 그 제조방법에 관한 것이다.
또한, 본 발명은, 기생 인덕턴스 발생을 억제하여 신호지연을 방지하며 EMI 발생을 억제하여 할 수 있는 플립칩 패키지 기판 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 본 발명은, 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층; 외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층; 상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층; 상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; 및 상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명은 코어층의 양측에 전원층을 형성하고 층간 도통을 위한 도통홀을 형성하는 제 1 단계; 상기 도통홀을 잉크로 충진하고 경화된 잉크를 연마하는 제 2 단계; 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료를 적층하는 제 3 단계; 및 상기 제 3 단계의 절연층이 적층된 위에 접지층을 형성한 후에 블라인드 비아홀을 형성하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.
이제, 도 5 이하의 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
도 5는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 절단면도이다.
도 5에 도시되어 있는 바와 같이, 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 1층은 신호층이고 2층은 접지판이며, 3층은 전원판이고 4층은 전원판이고 5층은 접지판이며, 6층은 신호층이다.
그리고, 여기에서 2층의 접지판과 3층의 전원판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있으며, 4층의 전원판과 5층의 접지판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있다.
이때 전원/접지판을 구성하고 있는 절연재(502, 504)는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 만들어진 하이브리드 필름이 사용된다.
이때 하이브리드 필름은 정전용량이 높은 고유전율 재료로서 유전상수가 1,000∼10,000인 고유전율을 갖는 BaTiO3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물 형태인 것이 바람직하며, 상기 재료는 BaTiO3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 더욱 바람직하다.
또한 전원/접지판의 인덕턴스를 낮추기 위해 전원/접지의 절연거리가 10㎛ 이내의 아주 얇은 두께로 형성한다.
도 6a 내지 도 6g는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 제조방법의 공정도이다.
도 6a는 6층 플립칩 패키지 기판(Flip-chip Package Substrate)의 회로가 형 성된 3, 4층 단면으로 코어층(601)에는 절연재가 두께는 100~1000㎛을 가지고 형성되어 있으며 코어층(601)의 양쪽에는 2~20㎛ 동박(602)이 접합되어 있어 CCL(Copper Clad Laminate)을 구성하고 있다.
여기에서 동박(602)은 에칭되어 회로 배선을 형성하고 있으며, 비아홀(603)은 CCL의 상, 하부를 전기적으로 도통시키기 위해 기계적 가공(Mechanical Drill)으로 형성되며 동도금층(604)로 도통시킨다. 3, 4층은 전기적으로는 전원판으로 사용된다.
도 6b와 도 6c는 비아홀을 충진하고 패턴을 평평하게 하며, 버퍼링을 수행하게 되는데 Noda Screen(社)의 특허 제2896116호에서 자세히 설명되어 진다.
이를 간단히 언급하면 도 6a의 회로가 형성된 플립칩 패키지 기판(Flip-chip Package Substrate)의 3, 4층 회로 배선(602)과 배선 사이와 비아홀(603) 내부를 동시에 잉크(605)로 메운 것을 보여 준다.
이때 잉크는 빛 경화형 수지이고 인쇄 공정을 통해 기판상에 인쇄된다. 이와 같은 평평한 코팅(Flat coating)을 하는 이유는 흐름성이 없는 고용량의 하이브리드 재료(608)가 적층 혹은 인쇄시에 회로 배선(602)과 배선 사이 혹은 비아홀(603)내부를 완전하게 메우지 못한 경우 보이드(Void) 불량이 발생하는 것을 방지하기 위해 하이브리드 재료(608)를 적층 혹은 인쇄 전에 형성한다.
도 6c는 잉크(605)를 경화한 후에 연마하여 기판 회로 배선을 노출시킨 것이며, 이때 회로 배선(602)과 경화된 잉크(605)를 같은 높이로 연마하는 것이 중요하다. 보다 자세한 공정은 그림 7에 도시되어 있는데 세라믹 버퍼(Ceramic buff)(710)를 사용하여 회로 배선(602)과 경화된 잉크(605)를 같은 높이로 연마한다.
이후에, 도 6d를 참조하면, 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 만들어진 하이브리드 필름(608)을 플립칩 패키지 기판(Flip-chip package substrate)의 전원판으로 사용되는 3층과 4층의 상부에 적층 혹은 인쇄되어 유전체층을 형성한다.
이때 하이브리드 필름(608)은 정전용량이 높은 고유전율 재료로서 유전상수가 1,000∼10,000인 고유전율을 갖는 BaTiO3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물 형태인 것이 바람직하며, 상기 재료는 BaTiO3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 더욱 바람직하다.
또한 전원/접지판의 인덕턴스를 낮추기 위해 전원/접지의 절연거리가 10㎛ 이내의 아주 얇은 두께로 형성한다.
다음으로, 도 6e를 참조하면 전기 배선층인 2, 4층과 전원판인 3, 4층을 전기적으로 도통시키기 위해 레이저 드릴을 마이크로 비아(609)를 형성한다. 이때 하이브리드 필름(608)의 상부와 마이크로 비아(609)의 내벽은 무전해 동도금 및 전해 동도금을 하여 동도전층을 형성한다.
그리고, 도면부호 610은 동도전층으로 PCB회로 형성 공정을 이용하여 만들어진 회로 및 전극 배선이다. 2, 5층은 전기적으로는 접지 배선층으로 사용된다.
도 6f를 참조하면 신호선(Signal Line)이 형성되는 1, 6층과 접지층인 2, 5층과의 전기적인 절연을 위해 유전상수 2~4.5정도의 절연층(612)을 형성한다. 이때 절연층을 형성하는 공정은 PCB(인쇄회로기판)에서 널리 사용되는 공정이다.
후에, 도 6g를 참조하면 접지층인 2, 5층과 신호선(Signal Line)이 형성되는 1, 6층을 전기적으로 도통시키기 위해 레이저 드릴(Laser Drill)을 이용하여 마이크로 비아(Micro via)(613)를 형성한다. 이때 도면부호 612의 상부와 613의 내벽은 무전해 동도금 및 전해 동도금을 하여 동도전층을 형성한다. 도면부호 614는 동도전층을 PCB회로 형성 공정을 이용하여 만들어진 회로 및 전극 배선이다. 1, 6층은 전기적으로는 신호 배선층으로 사용된다.
도 8a 내지 도 8d는 종래 기술과 본 발명의 임피던스 시뮬레이션 결과를 비교하기 위한 그래프로서, Sigrity사의 Power integrity해석용 시뮬레이션 프로그램인 "Speed 2000" 프로그램을 이용하여 4층 플립칩 패키지 기판의 전원/접지 임피던스 시뮬레이션 결과값이다. 우선 시뮬레이션에 요구되는 입력 변수는 아래 (표 1)과 같다.
타입 A(기존의 일반 전원/접지) 타입 B(기존의 전원/접지에 칩 커패시터 실장) 타입 C(박판 고용량 하이브리드 전원/접지)
유전율(Dk) 3.8 3.8 29
유전손실(Df) 0.027 0.027 0.019
전원/접지 절연거리(um) 30 30 10
도 8a는 종래 기술에 따른 전원/접지판의 임피던스 시뮬레이션 결과를 보여주는 도면이고, 도 8b는 종래 기술에 따른 칩 커패시터를 실장한 경우에 전원/접지의 임피던스 시뮬레이션 결과값을 보여주는 그래프이며, 도 8c는 본 발명의 일실시예에 따른 하이브리드 필름을 사용한 경우에 임피던스 시뮬레이션 결과값을 보여주는 도면이다.
도 8a는 유전율(Dielectric Constant) 3.4~3.8, 절연거리가 30~50㎛로 이루어진 기존의 에폭시재료로 구성된 4층 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판의 임피던스 그래프이다. 도 8b는 존의 4층 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지면의 임피던스를 낮추기 위해서 ESL 400pH, ESR 0.3ohm, 커패시턴스 220nF짜리 세라믹 칩 디커플링 커패시터(Ceramic chip decoupling capacitor) 4개를 실장하였다.
도 8c는 본 발명에서 기술하고 있는 유전율(Dielectric Constant) 29, 절연거리가 10㎛로 이루어진 박판 고용량 하이브리드 전원/접지판이 삽입된 4층 플립칩 패키지 기판(Flip-chip package substrate)이다. 도 8d는 도 8a, 8b, 8c를 같은 X-Y 스케일 합친 그래프이다.
결과에서 보듯이, 박판 고용량 하이브리드 전원/접지판은 기존의 일반 전원/접지보다 훨씬 더 낮은 임피던스 커브를 보이고 있다. 그 이유는 하이브리드 전원/접지판의 경우에 일반 전원/접지보다 더 높은 커패시턴스를 갖고 있기 때문이다.
즉, 높은 유전율의 세라믹 파우더(Ceramic powder)가 에폭시와 같은 폴리머 에 골고루 분산되어 있는 하이브리드 재료의 경우 일반 에폭시로 만으로 이루어진 재료보다 훨씬 더 높은 커패시턴스를 발생시켜서 전원/접지판의 임피던스를 낮추게 되는 것이다. 복소 임피던스의 수식은 (수학식 2)에 소개되어 있다.
Figure 112004058677764-pat00001
Z은 임피던스(Impedance)이며, R은 저항, L은 인덕턴스(Inductance), C는 커패시턴스(Capacitance)이다. 즉, 유전율이 증가하면 C가 증가하고 결국 Z가 낮아지게 되어 안정한 전원/접지판이 되게 된다. 또한 전원/접지판의 절연거리가 낮으면 낮을 수록 전원/접지판상에 존재하는 커패시턴스는 증가하게 되어 동시에 임피던스를 낮추는 효과가 있다.
이러한 박판 고용량 하이브리드 전원/접지판이 삽입된 4층 플립칩 패키지 기판(Flip-chip package substrate)은 일반 전원/접지판에 높은 용량값의 세라믹 칩 커패시터가 실장된 4층 플립칩 패키지 기판(Flip-chip package substrate)보다 더 낮은 임피던스를 보이고 있다.
상기와 같은 본 발명에 따르면 박판 고용량 하이브리드 전원/접지판(Hybrid Power/Ground Plane)은 기존의 일반 에폭시로 이루어진 전원/접지판보다 더 낮은 임피던스를 가질 수 있는 효과가 있다.
또한, 본 발명에 따르면, 공진점(Self Resonance Frequency)이하에서의 주파수에서 세라믹 칩 디커플링 커패시터(Ceramic chip decoupling capacitor)의 역할을 하이브리드 전원/접지판 자체로 할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 10㎛이하의 낮은 두께의 전원/접지판에 의하여 공진점 이상의 주파수 영역에서도 임피던스를 낮추는 역할을 수행하는 효과가 있다.
또한, 본 발명에 따르면, 이러한 하이브리드 전원/접지판은 고속으로 동작하는 CPU 및 칩셋용 플립칩 패키지 기판(Flip-chip package substrate)의 일반 수지로 이루어진 전원/접지판을 대체하여 보다 낮은 전원/접지 전압을 요동을 구현할 수 있어서 고속에서 동작하는 시스템의 신뢰성(안정성)을 향상 시킬 수 있도록 하는 효과가 있다.

Claims (8)

  1. 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층;
    외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층;
    상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층;
    상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; 및
    상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층
    을 포함하여 이루어진 하이브리드 플립칩 패키지 기판.
  2. 제 1 항에 있어서,
    상기 제 2 절연층은,
    고유전율을 갖는 BaTiO3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물인 것을 특징으로 하는 하이브리드 플립칩 패키지 기판.
  3. 제 2 항에 있어서,
    상기 제 2 절연층은
    BaTiO3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 특징으로 하는 하이브리드 플립칩 패키지 기판.
  4. 제 1 항에 있어서,
    상기 제 2 절연층의 두께는 10um이내인 것을 특징으로 하는 하이브리드 플립칩 패키지 기판.
  5. 코어층의 양측에 전원층을 형성하고 층간 도통을 위한 도통홀을 형성하는 제 1 단계;
    상기 도통홀을 잉크로 충진하고 경화된 잉크를 연마하는 제 2 단계;
    고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료를 적층하는 제 3 단계; 및
    상기 제 3 단계의 절연층이 적층된 위에 접지층을 형성한 후에 블라인드 비아홀을 형성하는 제 4 단계를 포함하여 이루어진 하이브리드 플립칩 패키지 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계는,
    상기 코어층의 내부에 형성된 도통홀을 빛경화형 잉크로 충진하는 제 2-1 단계;
    상기 제 2-1 단계의 도통홀에 충진된 잉크를 경화시키는 제 2-2 단계; 및
    상기 제 2-2 단계에서 잉크가 경화된 이후에 세라믹 버퍼를 사용하여 연마하여 전원층을 노출시키는 제 2-3 단계를 포함하여 이루어진 하이브리드 플립칩 패키지 기판의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 3 단계는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 필름을 적층하는 것을 특징으로 하는 하이브리드 플립칩 패키지 기판의 제조방법.
  8. 제 5 항에 있어서,
    상기 제 3 단계는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 페이스트(paste)를 프린팅하여 적층하는 것을 특징으로 하는 하이브리드 플립칩 패키지 기판의 제조방법.
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