KR100601025B1 - 반도체 소자의 트렌치 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 소자분리막 형성시 전계의 몰림현상을 방지하기 위한 반도체 소자의 트렌치(Trench) 소자분리막 형성 방법에 관한 것으로, 이를 위해, 반도체 기판 위에 산화막을 성장시키고 그 위에 질화막을 증착하며, 상기 산화막 및 질화막을 사진공정에 의해 패터닝하고 식각한다. 상기 식각에 의해 개방된 부위의 상기 반도체 기판에 열산화막을 성장시키고, 상기 반도체 기판 전체에 폴리막을 증착하고 전면 식각하여 폴리측벽을 형성시키며, 상기 폴리측벽 하부에 위치하는 상기 열산화막 전체를 식각한다. 그리고, 상기 질화막과 상기 폴리측벽과의 선택비를 이용하여 상기 반도체 기판을 식각함으로써 소자분리가 이루어진다.

이로써, 게이트 옥사이드에서의 옥사이드 항복현상이 발생되지 않고, 전류밀도가 집중되지 않는 효과가 있으며, 트렌치 소자분리막의 상부구조가 라운드 형상을 이룸으로써 전계가 몰리는 현상이 방지되는 효과가 있다.

트렌지 소자분리, 라운드, 항복현상, 전류밀도, 반도체

Description

반도체 소자의 트렌치 소자분리막 형성 방법{Shallow trench isolation forming method}

도 1은 종래의 소자분리에 의한 전계몰림이 발생된 것을 보여주는 도면이다.

도 2a 내지 도 2h는 본 발명의 반도체 소자의 트렌치 소자분리막 형성 방법의 일 실시예를 보여주는 공정 단면도이다.

도 3a 및 도 3b는 본 발명의 다른 실시예를 보여주는 공정 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

20, 40 : 반도체 기판 22, 42 : 산화막

24, 44 : 질화막 26, 50 : 열산화막

28, 36 : 폴리막 30 : 폴리측벽

32 : 트렌치 소자분리 영역 34 : 산화막

46 : 포토레지스트 48 : 폴리머

본 발명은 반도체 소자의 트렌치 소자분리막 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 소자간의 분리를 위한 소자분리막 형성시 전계의 몰림현상을 방지하기 위한 반도체 소자의 트렌치 소자분리막 형성 방법에 관한 것이다.

트렌치 소자분리(Shallow Trench Isolation) 공정은 반도체 소자의 디자인 룰(Design Rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(Bird's Beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

특히, EEPROM 소자 상에서 트렌치 소자분리 공정을 사용하게 되면, 아이솔레이션(Isolation)부와 게이트(Gate) 사이에 형성되는 전계가 트렌치 소자분리 영역의 코너에 몰리게 되어 산화막 항복현상(Oxide Breakdown) 및 데이터 리텐션(Data Retention) 특성이 저하된다.

첨부된 도면 중 도 1은 종래의 트렌치 소자분리 공정에 따라 형성된 막질의 구조를 보여주는 단면도이다. 이하 이를 참조하여 종래의 트렌치 소자분리 공정을 설명한다.

실리콘 기판(10) 상에 산화막을 성장시키고, 질화막을 형성하여 트렌치 마스크를 형성한 다음, 사진공정과 식각공정을 수행하여 트렌치 영역을 형성한다. 이렇게 형성된 트렌치 영역에 산화막(12)으로 채우고 게이트 옥사이드(14)와 폴리실리콘막(16)을 증착한다.

그런데, 이와 같이 형성된 구조에서 실리콘이 'B' 부분에서 뾰족하게 형성됨으로 인해 폴리실리콘막(16)과 n+ 영역 사이에 전압차에 기인되는 전계가 몰리는 현상이 발생된다. 이는 게이트 산화막(14) 항복현상과 폴리실리콘막(16)에 차 있던 전자들이 움직이는 경로가 된다.

또한, 'A' 부분과 'B' 부분의 차이에 의해 불량율(Fail Rate)이 높아지게 된다.

이와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 트렌치 소자분리막의 구조적인 문제에 의해 발생되는 산화막 항복 및 전기적인 특성을 개선하기 위한 반도체 소자의 트렌치 소자분리막 형성 방법을 제공하는 것이다.

본 발명의 다른 목적은, 트렌치 소자분리막의 상부구조가 라운드 형상을 이루도록 하여 전계가 몰리는 현상을 방지하기 위한 반도체 소자의 트렌치 소자분리막 형성 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 트렌치 소자분리막 형성 방법은, 반도체 기판 위에 산화막을 성장시키고, 그 위에 질화막을 증착하는 단계와, 상기 산화막 및 질화막을 사진공정에 의해 패터닝하고 식각하는 단계와, 상기 식각에 의해 개방된 부위의 상기 반도체 기판에 열산화막을 성장시키는 단계와, 상기 반도체 기판 전체에 폴리막을 증착하고 전면 식각하여 폴리측벽을 형성시키는 단계와, 상기 폴리측벽 하부에 위치하는 상기 열산화막 전체를 식각하는 단계, 그리고, 상기 질화막과 상기 폴리측벽과의 선택비를 이용하여 상기 반도체 기판을 식각하는 단계를 포함한다.

이때 상기 폴리막은 350 내지 450Å 두께로 증착되는 것이 바람직하며, 상기 반도체 기판은 상기 폴리측벽의 프로파일과 동일한 모양을 갖는 트렌치 식각이 이루어지도록 하는 것이 바람직하다.

이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.

<제 1 실시예>

먼저, 도 2a를 참조하면, 반도체 기판(20) 위에 100Å 정도의 두께로 산화막(22)을 성장시키고, 그 위에 질화막(24)을 2300Å 정도의 두께로 증착한다.

그 후, 도 2b를 참조하면, 사진공정과 식각공정을 실시하여 소자분리 영역을 형성하기 위한 영역을 준비하게 된다.

이때 도 2c에서 보는 바와 같이, 상기 산화막(22) 보다 더 두꺼운 150Å 정도의 두께를 갖는 열산화막(26)을 성장시킨다.

도 2d를 참조하면, 반도체 기판(20) 전체에 걸쳐서 350 내지 450Å 정도의 두께로 폴리막(28)을 증착한다. 이는 도 2e에서 보는 바와 같이 에치백(Etch Back)을 통해 폴리측벽(30)을 형성하기 위한 것이다.

그리고, 도 2f를 참조하면, 상기 폴리측벽(30)이 형성된 하부의 열산화막(26)을 습식식각에 의해 식각을 하게 되며, 이때 식각되는 두께는 상기 열산화막(26)의 두께보다 더 큰 약 200Å 정도의 두께로 식각된다.

다음으로, 도 2g를 참조하면, 질화막(24)과 폴리와의 선택비를 이용하여 폴리실리콘 식각을 실시하게 되며, 이를 통해 폴리측벽(30)의 프로파일과 동일한 모양을 갖는 트렌치 식각이 이루어지게 된다. 즉, 트렌치 소자분리 영역(32)의 상부구조가 뾰족한 형상을 이루지 않고, 일정부분의 라운드를 갖는 구조를 얻게 되는 것이다.

그리고, 도 2h를 참조하면, 상기와 같이 라운드 형상의 구조를 갖는 트렌치 소자분리 영역(32)에 산화막(34)을 채운 후 게이트 옥사이드와 폴리막(36)을 증착하게 된다.

<제 2 실시예>

본 발명에 의한 다른 실시예는 상기한 제 1 실시예의 산화막(32) 및 질화막(44)을 식각한 것처럼, 도 3a 및 도 3b에 도시된 예와 같이, 산화막(42)과 질화막(44)을 식각처리한 후에 포토레지스트(46)를 제거하지 않고, 실리콘 식각시 질화막 측벽에 폴리머(48)가 쌓이게 한 다음에 실리콘을 식각처리함으로써 상술한 제 1 실시예의 결과와 동일한 결과를 얻을 수 있다.

이로써 상기의 제 1 및 제 2 실시예를 통해 게이트 옥사이드에서의 옥사이드 항복현상이 발생되지 않고, 전류밀도가 집중되지 않는 효과를 얻을 수 있다.

따라서, 본 발명에 의하면, 게이트 옥사이드에서의 옥사이드 항복현상이 발생되지 않고, 전류밀도가 집중되지 않는 효과가 있으며, 트렌치 소자분리막의 상부구조가 라운드 형상을 이룸으로써 전계가 몰리는 현상이 방지되는 효과가 있다.

이는 곧 트랜지스터의 신뢰성을 높이는 결과를 가져오게 되는 것이다.

Claims (3)

1. 반도체 기판 위에 산화막을 성장시키고, 그 위에 질화막을 증착하는 단계와;

   상기 산화막 및 질화막을 사진공정에 의해 패터닝하고 식각하는 단계와;

   상기 식각에 의해 개방된 부위의 상기 반도체 기판에 열산화막을 성장시키는 단계와;

   상기 반도체 기판 전체에 폴리막을 증착하고 전면 식각하여 폴리측벽을 형성시키는 단계와;

   상기 폴리측벽 하부에 위치하는 상기 열산화막 전체를 식각하는 단계; 그리고,

   상기 질화막과 상기 폴리측벽과의 선택비를 이용하여 상기 반도체 기판을 식각하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성 방법.
2. 제 1 항에 있어서,

   상기 폴리막은,

   350 내지 450Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성 방법.
3. 제 1 항에 있어서,

   상기 반도체 기판은,

   상기 폴리측벽의 프로파일과 동일한 모양을 갖는 트렌치 식각이 이루어지는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성 방법.

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