KR100598170B1 - 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 고집적화에 따른 디램 메모리 셀의 리프레쉬 특성을 개선하는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 리세스 게이트를 갖는 트랜지스터는 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과, 활성 영역의 기판 내에 형성되어 있는 복수의 듀얼 트렌치와, 듀얼 트렌치의 상부 트렌치 측벽에 형성되어 있는 도전 스페이서와, 듀얼 트렌치 위에 형성되어 있으며, 다중막으로 이루어진 게이트 패턴과, 게이트 패턴의 측벽에 형성되어 있는 절연 스페이서 및 게이트 패턴의 양측 기판 내에 형성되어 있는 소오스/드레인 접합부를 포함하고, 도전 스페이서는 소오스/드레인 접합부 내부에 위치한다.
리세스 게이트, 기생 커패시턴스, 전류량, 소오스/드레인
Description
도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 130 : 상부 트렌치
135 : 하부 트렌치 145 : 도전 스페이서
150 : 게이트 패턴 151 : 게이트 산화막
156 : 게이트 전극 157 : 하드 마스크
160 : 절연 스페이서 170 : 소오스/드레인
본 발명은 리세스 게이트 구조의 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 디램 메모리 셀의 리프레쉬 특성을 개선할 수 있는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.
그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다.
따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.
도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래의 리세스 게이트를 갖는 트랜지스터는 트렌치(Trench)를 가지는 반도체 기판(100)과, 상기 트렌치 위에 형성되어 있으며, 게이트 산화막(151), 게이트 전극(156) 및 하드 마스크(157)가 순차 적층되어 이루어진 게이트 패턴(150)과, 상기 게이트 패턴(150)의 측벽에 형성되어 있는 절연 스페이서(160) 및 상기 게이트 패턴(150)의 양측 하부에 위치하는 기판(100) 내에 형성되어 있는 소오스/드레인(170)을 포함한다.
즉, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 게이트 패턴 아래에 위치하는 트렌치의 프로파일을 따라 채널의 길이가 길게 형성됨으로써, 채널 도핑 농도를 증가시키는 것을 방지하여 소오스 접합부에서의 전계 집중 현상의 발생을 차단하고, GIDL(Gate Induced Drain Leakage) 등 누설 전류를 감소시키는 이점이 있다.
그러나, 이와 같은 종래의 리세스 게이트를 갖는 트랜지스터는 트렌치의 프로파일에 따라 채널의 길이가 길어지는 동시에 소오스/드레인 간의 전류 경로 또한 길어지게 되어 저항이 증가한다. 따라서, 전류량이 감소되며, 전류량의 감소는 트랜지스터의 구동 능력을 낮추고, 디램 메모리 셀의 리프레쉬 특성을 감소시키는 문제가 있다.
또한, 디램 메모리 셀의 고집적화에 따라 트랜지스터의 크기 또한 작아지게 되는 바, "A"와 같이, 게이트와 소오스/드레인 간의 중첩 넓이가 증가하며, 그로 인하여, 게이트와 소오스/드레인의 기생 커패시턴스가 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 간의 전류 경로의 저항을 줄여 전류량을 증가시키고, 게이트와 소오스/드레인 간의 기생 커패시턴스를 감소시켜, 우수한 디램 메모리 셀의 리프레쉬 특성을 가지도록 하는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과, 상기 활성 영역의 기판 내에 형성되어 있는 복수의 듀얼 트렌치와, 상기 듀얼 트렌치의 상부 트렌치 측벽에 형성되어 있는 도전 스페이서와, 상기 듀얼 트렌치 위에 형성되어 있으며, 다중막으로 이루어진 게이트 패턴과, 상기 게이트 패턴의 측벽에 형성되어 있는 절연 스페이서 및 상기 게이트 패턴의 양측 기판 내에 형성되어 있는 소오스/드레인 접합부를 포함하고, 상기 도전 스페이서는 상기 소오스/드레인 접합부 내부에 위치하는 리세스 게이트를 갖는 트랜지스터를 마련한다.
여기서, 상기 게이트 패턴은 게이트 산화막, 게이트 도전막 및 하드 마스크가 순차 적층되어 있는 구조를 가지고, 상기 게이트 산화막은 상기 도전 스페이서와 접하는 영역에서 그 외의 영역에 비해 두꺼운 가로 폭 두께를 가진다. 이에 따라, 소자의 고집적화로 인하여 게이트 및 소오스/드레인이 중첩되어 발생하는 게이트와 소오스/드레인 간의 기생 커패시턴스의 크기를 감소시킬 수 있다.
또한, 상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막이 순차 적층되어 있는 구조를 가지고, 상기 도전 스페이서는 폴리 실리콘으로 이루어진다.
상기한 다른 목적을 달성하기 위해 본 발명은 반도체 기판의 활성 영역에 복수의 상부 트렌치를 형성하는 단계와, 상기 상부 트렌치가 형성된 기판에 도전막을 형성하는 단계와, 상기 도전막을 선택적 식각하여 상부 트렌치의 측벽에 도전 스페이서를 형성하되, 과도 식각하여 상기 기판 내에 하부 트렌치를 형성하는 단계와, 상기 하부 트렌치가 형성된 기판에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 마련한다.
여기서, 상기 도전막은 1E19~1E21의 농도를 가지는 폴리 실리콘을 사용하여 50~500Å의 두께로 형성하고, 이는 소오스/드레인 간의 전류 경로의 저항을 감소시켜 전류량을 증가시킬 수 있다.,
또한, 상기 상부 트렌치는 100~1000Å의 깊이를 가지고, 상기 하부 트렌치는 상기 상부 트렌치의 바닥면으로부터 50~1000Å의 깊이를 가지게 형성한다.
또한, 상기 게이트 산화막을 형성하는 단계 이후에 상기 게이트 산화막 위에 게이트 도전막 및 하드 마스크를 순차 증착하는 단계와, 상기 하드 마스크, 게이트 도전막 및 게이트 산화막을 선택적 식각하여 상기 상부 트렌치 위에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 절연 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 상기 절연 스페이서를 마스크로 상기 기판 내에 정션 형성용 이온을 주입하여 소오스/드레인을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 설명한다.
도 2는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본 발명의 리세스 게이트를 갖는 트랜지스터는 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판 중 활성 영역의 기판 내에는 채널 길이를 확보할 수 있는 복수의 듀얼 트렌치(도시하지 않음)가 형성되어 있고, 그 듀얼 트렌치의 상부 트렌치의 측벽에는 트랜지스터의 소오스/드레인 간의 전류 경로를 결정하는 도전 스페이서(145)가 위치한다.
그리고, 상기 듀얼 트렌치 위에는 다중막 즉, 게이트 산화막(151), 게이트 도전막(156) 및 하드 마스크(157)가 순차 적층되어 있는 구조의 게이트 패턴(150) 이 위치한다. 이때, 상기 게이트 도전막(156)은 폴리막(153) 및 텅스텐실리사이드막(155)이 순차 적층되어 있는 구조를 가지고, 상기 게이트 산화막(151)은 도전 스페이서(145)와 접하는 영역에서 그 외의 영역에 비해 두꺼운 가로 폭 두께를 가진다.
그리, 상기 게이트 패턴(150)의 측벽에는 게이트 패턴(150)을 보호하기 위한 절연 스페이서(160)가 형성되어 있다.
상기 게이트 패턴(160)의 양측 기판 내에는 정션을 이루는 소오스/드레인(170)이 위치하고, 이는 듀얼 트렌치의 상부 트렌치 측벽에 형성되어 있는 도전 스페이서(145)를 감싸고 있다.
앞서 설명한 바와 같이, 본 발명에 따른 리세스 게이트를 갖는 트랜지스터는 고집적화에 따른 채널의 길이 확보로 인하여 증가하고 있는 전류 경로(도 1의 점선 참조)의 저항을 듀얼 트렌치의 상부 트렌치 측벽에 형성되어 있는 도전 스페이서를 이용하여 감소시키고 있다(도 2의 점선 참조).
또한, 상기 게이트 산화막은 도전 스페이서와 접하는 영역에서 그 외의 영역에 비해 두꺼운 가로 폭 두께를 가지고 있으므로, 이에 따라, 소자의 고집적화로 인하여 게이트 및 소오스/드레인이 중첩되어 발생하는 게이트와 소오스/드레인 간의 기생 커패시턴스의 크기를 감소시킬 수 있다.
그러면, 도 3a 내지 도 3f를 참고로 하여 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지 스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 3a에 도시한 바와 같이, 활성 영역의 반도체 기판(100) 위에 버퍼 산화막(110) 및 질화막(도시하지 않음)을 순차 적층한 다음 그 위에 게이트 형성 영역을 정의하는 감광막 패턴(125)을 형성한다.
그리고, 감광막 패턴(125)을 마스크로 질화막을 식각하여 하드 마스크(120)를 형성한다. 이때, 하드 마스크(120) 또한, 버퍼 산화막(110) 위에서 게이트 형성 영역을 정의한다.
이어, 도 3b에 도시한 바와 같이, 상기 하드 마스크(120)를 마스크로 버퍼 산화막(120) 및 기판(100)을 선택적 식각하여 기판 내에 소정 깊이, 예를 들어 100~1000Å의 깊이를 가지는 상부 트렌치(130)를 형성한다.
그리고, 상기 상부 트렌치(130)가 형성된 기판(100) 위에 존재하는 하드 마스크(120)를 제거한다.
다음, 도 3c에 도시한 바와 같이, 상기 상부 트렌치(130)가 형성되어 있는 기판(100) 전면에 도전막(140)을 형성한다. 도전막(140)은 1E19~1E21의 고농도를 가지는 폴리 실리콘을 사용하여 50~500Å의 두께로 형성한다.
이어, 도 3d에 도시한 바와 같이, 상기 도전막(140)을 선택적 식각하되, 기판의 일부분 또한 과도 식각하여 상부 트렌치(130)의 측벽에 도전 스페이서(145)를 형성하는 동시에, 상부 트렌치(130)의 바닥면으로부터 50~1000Å의 깊이를 가지는 하부 트렌치(135)를 형성한다. 이때, 상기 상부 트렌치(130)와 하부 트렌치(135)는 듀얼 트렌치의 모양을 가진다.
또한, 상기 도전 스페이서(145)는 1E19~1E21의 고농도를 가지는 폴리 실리콘으로 이루어져 있기 때문에, 추후 트랜지스터에 전압 인가 시, 소오스/드레인 간의 전류의 경로 역할을 한다.
그리고, 상기 기판(100)에 세정 공정을 진행하여 기판(100) 위에 존재하는 버퍼 산화막(110)을 제거한다.
다음, 도 3e에 도시한 바와 같이, 상기 도전 스페이서(145) 및 하부 트렌치(135)를 가지는 기판(100)에 산화 공정을 진행하여 게이트 산화막(150)을 형성한다. 이때, 상기 게이트 산화막(150)은 도전 스페이서와 접하는 영역에서 그 외의 영역에 비해 두꺼운 가로 폭 두께를 가지게 형성된다. 이는, 상기 도전 스페이서(145)의 일측벽을 드러내는 기판(100)에 산화 공정 진행 시, 도전 스페이서(145)가 형성되어 있는 영역에서 그 외의 영역 즉, 기판의 표면 실리콘이 드러난 영역에 비해 산화 속도가 빠르게 일어나기 때문이다. 이에 따라, 소자의 고집적화로 인하여 게이트 및 소오스/드레인이 중첩되어 발생하는 게이트와 소오스/드레인 간의 기생 커패시턴스의 크기를 감소시킬 수 있다.
그리고, 도 3f에 도시한 바와 같이, 상기 게이트 산화막(150) 위에 일반적인 게이트 형성 공정인 증착 공정 및 식각 공정 등을 진행하여 다중막 구조의 게이트 패턴(150)을 형성한다. 보다 상세하게, 본 발명은 게이트 패턴(150)을 게이트 산화막(151), 게이트 전극막(156) 및 하드 마스크(157)가 순차 적층되어 있는 구조를 가지게 형성한다. 또한, 상기 게이트 전극막(156)은 폴리막(153) 및 텅스텐실리사이드막(155)이 순차 적층하여 형성한다.
이어, 상기 게이트 패턴(150) 측벽에 게이트 패턴(150)을 식각 및 세정 등의 후속 공정으로부터 보호하기 위한 절연 스페이서(160)를 형성한 다음, 절연 스페이서(160) 및 게이트 패턴(150)을 마스크로 기판(100) 내에 정션 형성용 이온을 주입하여 소오스/드레인(170)을 형성한다.(도 2 참조).
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 채널의 길이는 길게 확보하는 동시에 소오스/드레인 간의 전류 경로의 저항은 감소시킴으로써, 고집적화에 따른 디램 메모리 셀의 단채널 효과는 최소화하고, 소오스/드레인 간의 전류량은 증가시킬 수 있다.
또한, 디램 메모리 셀의 고집적화로 인하여 게이트 및 소오스/드레인이 중첩되어 발생하는 게이트와 소오스/드레인 간의 기생 커패시턴스의 크기를 감소시킬 수 있다. 그 결과, 디램 메모리 셀의 리프레쉬 특성을 개선할 수 있다.
Claims (12)
- 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과,상기 활성 영역의 기판 내에 형성되어 있는 복수의 듀얼 트렌치와,상기 듀얼 트렌치의 상부 트렌치 측벽에 형성되어 있는 도전 스페이서와,상기 듀얼 트렌치 위에 형성되어 있으며, 다중막으로 이루어진 게이트 패턴과,상기 게이트 패턴의 측벽에 형성되어 있는 절연 스페이서 및상기 게이트 패턴의 양측 기판 내에 형성되어 있는 소오스/드레인 접합부를 포함하고,상기 도전 스페이서는 상기 소오스/드레인 접합부 내부에 위치하는 리세스 게이트를 갖는 트랜지스터.
- 제1항에 있어서,상기 게이트 패턴은 게이트 산화막, 게이트 도전막 및 하드 마스크가 순차 적층되어 있는 구조를 가지는 리세스 게이트를 갖는 트랜지스터.
- 제2항에 있어서,상기 게이트 산화막은 상기 도전 스페이서와 접하는 영역에서 그 외의 영역에 비해 두꺼운 가로 폭 두께를 가지는 리세스 게이트를 갖는 트랜지스터.
- 제2항에 있어서,상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막이 순차 적층되어 있는 구조를 가지는 리세스 게이트를 갖는 트랜지스터.
- 제1항에 있어서,상기 도전 스페이서는 폴리 실리콘으로 이루어진 리세스 게이트를 갖는 트랜지스터.
- 반도체 기판의 활성 영역에 복수의 상부 트렌치를 형성하는 단계와,상기 상부 트렌치가 형성된 기판에 도전막을 형성하는 단계와,상기 도전막을 선택적 식각하여 상부 트렌치의 측벽에 도전 스페이서를 형성하되, 과도 식각하여 상기 기판 내에 하부 트렌치를 형성하는 단계와,상기 하부 트렌치가 형성된 기판에 산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,상기 상부 트렌치 위에 게이트 패턴을 형성하는 단계와, 그리고상기 기판 내에 정션 형성용 이온을 주입하여 소오스/드레인을 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 도전막은 1E19~1E21의 농도를 가지는 폴리 실리콘을 사용하여 형성하는 리세스 게이트를 갖는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 도전막은 50~500Å의 두께로 형성하는 리세스 게이트를 갖는 트랜지스터의 제조 방법.
- 제6항에 있어서,상기 상부 트렌치는 100~1000Å의 깊이를 가지게 형성하는 리세스 게이트를 갖는 트랜지스터 제조 방법.
- 제6항에 있어서,상기 하부 트렌치는 상기 상부 트렌치의 바닥면으로부터 50~1000Å의 깊이를 가지게 형성하는 리세스 게이트를 갖는 트랜지스터 제조 방법.
- 삭제
- 제7항에 있어서,상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막을 순착 적층하여 형성하는 리세스 게이트를 갖는 트랜지스터의 제조 방법.
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