KR100596855B1 - Delay locked loop circuit - Google Patents

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Abstract

본 발명은 고속 동작용 메모리소자나 통신소자에서 클럭 및 데이타 복구를 위해 사용하는 딜레이 동기회로에 관한 것으로, 보다 상세하게는 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 실현함으로써, 락킹시간을 대폭 개선하여 전체적인 동작의 고속화를 실현한 딜레이 동기회로를 제공하기 위한 기술에 관한 것이다.The present invention relates to a delay synchronization circuit used for clock and data recovery in a high speed memory device or a communication device, and more specifically, bidirectional search is performed by comparing phases of two signals in different directions when comparing phases. The present invention relates to a technique for providing a delay synchronous circuit that greatly improves the locking time and thereby realizes high speed of the overall operation.

Description

딜레이 동기회로{Delay locked loop circuit}Delay locked loop circuit

도 1a 는 종래에 사용된 딜레이 동기회로의 블럭 구성도1A is a block diagram of a delay synchronization circuit used in the related art.

도 1b 는 도 1a 에 도시된 딜레이 동기회로의 각부 신호 파형도Fig. 1B is a signal waveform diagram of each part of the delay synchronization circuit shown in Fig. 1A.

도 2a 는 본 발명에 따른 딜레이 동기회로의 블럭 구성도2A is a block diagram of a delay synchronization circuit according to the present invention.

도 2b 는 도 2a 에 도시된 딜레이 동기회로의 각부 신호 파형도Fig. 2B is a signal waveform diagram of each part of the delay synchronization circuit shown in Fig. 2A.

도 3 은 도 2a 에 도시된 딜레이수단의 일 실시예를 도시한 블럭 구성도FIG. 3 is a block diagram showing an embodiment of the delay means shown in FIG. 2A.

도 4 는 도 3 에 도시된 딜레이양 조절부의 일 실시예를 도시한 회로 구성도4 is a circuit diagram illustrating an embodiment of the delay amount adjusting unit illustrated in FIG. 3.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10: 단위 딜레이쌍 20, 30: 쉬프팅 제어부10: unit delay pair 20, 30: shifting control unit

40: 딜레이양 조절부 100, 120: 펄스 발생수단40: delay amount adjusting unit 100, 120: pulse generating means

200, 220: 위상 비교수단 300, 320: 쉬프팅 제어수단200, 220: phase comparison means 300, 320: shifting control means

400, 420: 딜레이수단 500: 딜레이 모델링수단 400, 420: delay means 500: delay modeling means

본 발명은 고속 동작용 메모리소자나 통신소자에서 클럭 및 데이타 복구를 위해 사용하는 딜레이 동기회로(Delay Locked Loop: 이하, 'DLL' 이라 칭함)에 관 한 것으로, 보다 상세하게는 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 도모하여 락킹시간을 대폭 개선하고 전체적인 동작의 고속화를 실현하도록 한 딜레이 동기회로에 관한 것이다.The present invention relates to a delay lock circuit (Delay Locked Loop) used for clock and data recovery in a memory device or a communication device for high speed operation. The present invention relates to a delay synchronous circuit for achieving bidirectional search by comparing phases of two signals traveling in a direction so as to significantly improve the locking time and to speed up the overall operation.

일반적으로, 램버스 디램(Rambus DRAM)이나 싱크로너스 디램(Synchronous DRAM), 싱크링크 디램(Synchlink DRAM) 및 디.디.알.(Double Data Rate: DDR) 방식의 메모리소자에서 쓰이는 딜레이 동기회로(DLL)는 궁극적으로 고속의 디램 내부에서 사용되는 클럭이 실제 물리적인 측면에서의 소정의 딜레이시간을 갖고 전달되는 까닭에 외부클럭과 그 위상 차이가 발생하게 되는데, 이에 따른 데이타의 셋-업 타임과 홀드타임이 맞지 않게 되면서 발생하는 문제를 해결하기 위해 필수적으로 사용하는 회로로, 외부클럭과 내부클럭의 위상을 비교하여 일정신호를 발생시킨 후 그 신호의 상태에 따라 내부클럭의 딜레이를 제어하여 외부클럭과 상승에지를 일치시키는 회로가 된다. Generally, delay synchronization circuits (DLLs) used in memory devices of Rambus DRAM, Synchronous DRAM, Synchlink DRAM, and Double Data Rate (DDR) type memory devices. Ultimately, because the clock used inside the high speed DRAM is delivered with a predetermined delay time in actual physical aspect, an external clock and its phase difference occur, which results in data set-up time and hold time. This circuit is essentially used to solve the problem caused by mismatching. It compares the phase of external clock and internal clock to generate a certain signal, and then controls the delay of the internal clock according to the status of the external clock. It becomes a circuit to match the rising edge.

또한, 상기 내·외부 클럭신호간 상승에지가 일치하는 순간을 '락킹(locking)'되었다고 하며, 상기 락킹(locking) 이후에는 더 이상 내부클럭에 추가 딜레이는 주지 않게 된다.In addition, the moment when the rising edges of the internal and external clock signals coincide with each other is referred to as 'locking', and no additional delay is applied to the internal clock after the locking.

따라서, 상기 '락킹(locking)'에 요구되는 시간은 내부클럭과 외부클럭간의 스큐(skew)가 클수록 길어지게 되며, 통상의 클럭을 사용하는 반도체 메모리장치에서는 DLL 락킹을 위한 락킹시간을 스펙상에 별도로 규정하고 있는 것이 일반적이다.Therefore, the time required for the 'locking' becomes longer as the skew between the internal clock and the external clock increases, and in the semiconductor memory device using a conventional clock, the locking time for the DLL locking is specified. It is usually prescribed separately.

도 1a 는 종래에 사용된 딜레이 동기회로의 블럭 구성도를 도시한 것으로, 외부 클럭신호(ext_CLK)를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호(ref1) 및 그 반전신호(ref2)를 각각 발생시키는 펄스 발생수단(100)과, 상기 펄스 발생수단(100)으로부터 발생된 반전신호(ref2)를 기준신호로 하여 내부 클럭신호와 일치되는 위상을 갖고 입력되는 입력신호(in)의 위상을 비교하여 그 비교결과에 따라 각각 다른 조합의 제어신호들(pc0 내지 pc4)을 발생시키는 위상 비교수단(200)과, 상기 제어신호들(pc0 내지 pc4)을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호(sr, sl, lo)를 각각 발생시키는 쉬프팅 제어수단(300)과, 상기 펄스 발생수단(100)으로부터 발생되는 펄스신호(ref1)를 입력받아 매 위상비교 시점마다 상기 쉬프팅 제어수단(300)의 출력신호(sr, sl, lo)에 따라 딜레이를 조절하여 내부입력 클럭신호(DLL_clock)와 n클럭마다 한번씩 활성화되는 위상비교용 클럭신호(ref1_out)를 발생시키는 딜레이수단(400)을 구비한다.FIG. 1A illustrates a block diagram of a delay synchronization circuit used in the related art, in which a pulse signal ref1 and an inverted signal are input to receive an external clock signal ext_CLK and have a same phase and toggle once every n clocks. an input signal (in) input with a phase coinciding with an internal clock signal by using a pulse generating means (100) for generating each of ref2) and an inverted signal (ref2) generated from the pulse generating means (100) as a reference signal; Phase comparison means 200 for generating different control signals pc0 to pc4 according to the comparison result and receiving the control signals pc0 to pc4 according to the combination result. Shifting control means 300 for generating shifting control signals sr, sl, and lo for controlling the shifting of the internal clock signal, and a pulse signal ref1 generated from the pulse generating means 100, respectively, in phases. Every time of comparison Delay means for generating a phase comparison clock signal (ref1_out) that is activated once every n clocks by adjusting the delay according to the output signals (sr, sl, lo) of the shifting control means (300). 400.

여기서, 상기 위상 비교수단(200)으로부터 발생되는 제어신호 중 pc0신호는 위상 비교시마다 발생되는 펄스가 되며, 매 n클럭마다 한번씩 활성화된다.Here, the pc0 signal among the control signals generated from the phase comparison means 200 becomes a pulse generated every phase comparison, and is activated once every n clocks.

또한, 상기 딜레이수단(400)으로부터 발생되는 위상비교용 클럭신호(ref1_out)는 딜레이 모델링수단(500)으로 전달되어 내부 딜레이를 모델링한 후 상기 위상 비교수단(200)의 일측 입력단(in)으로 피드백되어 지는데, 상기 모델링수단(500)은 DLL회로 설계상의 정확도를 결정짓는 매우 중요한 구성요소가 된다. In addition, the phase comparison clock signal (ref1_out) generated from the delay means 400 is transmitted to the delay modeling means 500 to model the internal delay and feedback to one side of the input terminal (in) of the phase comparison means 200 The modeling means 500 is a very important component that determines the accuracy of the DLL circuit design.

도 1b 는 도 1a 에 도시된 딜레이 동기회로의 각부 신호 파형도를 도시한 것 으로, 동 도면을 참조하며 상기 위상 비교수단(200)에서의 위상 비교동작을 살펴보기로 한다.FIG. 1B is a signal waveform diagram of each part of the delay synchronization circuit shown in FIG. 1A. Referring to FIG.

우선, (a)와 같이 일정 주기를 갖고 발생되는 외부 클럭신호(ext_CLK)가 펄스 발생수단(100)을 거쳐 n클럭마다 토글링하는 펄스신호(ref1) 및 그 반전 펄스신호(ref2)를 각각 (e)와 (f)의 파형과 같이 발생시키게 된다. 결국, 상기 반전 펄스신호(ref2)는 상기 외부 클럭신호(ext_CLK)보다 1 클럭주기만큼 딜레이되어진다. First, as shown in (a), the external clock signal ext_CLK, which is generated at a predetermined period, is pulsed through the pulse generating means 100 and pulse signal ref1 and its inverted pulse signal ref2 that are toggled every n clocks, respectively. It is generated as the waveforms of e) and (f). As a result, the inverted pulse signal ref2 is delayed by one clock period than the external clock signal ext_CLK.

이와 같이 발생된 상기 반전 펄스신호(ref2)는 후단의 위상 비교수단(200)의 일측 입력단으로 전달되어 위상비교에 대비하게 된다.The inverted pulse signal ref2 generated as described above is transmitted to one input terminal of the phase comparison means 200 at the rear stage to prepare for phase comparison.

이후, 상기 딜레이수단(400)으로부터 위상비교를 위해 발생된 펄스신호(ref1_out)가 후단의 딜레이 모델링수단(500)을 거쳐 (c)의 파형과 같이 펄스신호(in)를 발생시키게 되며, 소정의 딜레이를 추가시킨 펄스신호(in+res)도 (d)의 파형과 같이 발생시키게 된다. Thereafter, the pulse signal (ref1_out) generated for the phase comparison from the delay means 400 generates a pulse signal in as shown in the waveform of (c) through the delay modeling means 500 at the next stage, The pulse signal in + res with the added delay is also generated like the waveform of (d).

동 도면의 (c)와 (d)에 도시된 바와 같은 파형을 갖고 발생되는 각각의 펄스신호(in, in+res)는 매 n클럭마다 한번씩 일정 딜레이를 추가시켜 상기 위상 비교수단(200)의 타측 입력단으로 전달하게 된다. Each pulse signal (in, in + res) generated with the waveform as shown in (c) and (d) of the figure is added once a predetermined delay every n clocks of the phase comparison means 200 It is delivered to the other input terminal.

이에 따라, 상기 두 펄스신호(in, in+res) 각각의 라이징 에지(rising edge)구간이 상기 반전 펄스신호(ref2)의 라이징 에지구간에 근접해 가도록 하는 것이다.Accordingly, the rising edge section of each of the two pulse signals in and in + res is closer to the rising edge section of the inverted pulse signal ref2.

상기한 동작의 반복에 의해 상기 (c)와 (d)에 도시된 두 펄스신호(in, in+res)의 라이징 에지구간 사이에 상기 (f)에 도시된 반전 펄스신호(ref2)의 라이 징 에지구간이 위치하게 되면 락킹(locking)상태가 된다.The repetition of the above operation results in the rising of the inverted pulse signal ref2 shown in (f) between the rising edge sections of the two pulse signals (in, in + res) shown in (c) and (d). When the edge section is located, it is locked.

그런데, 상기한 방식에 의해 락킹(locking)을 수행하여 내·외부 클럭신호간의 동기를 이루는 데에는 너무 많은 클럭주기가 소요되기 때문에, 메모리소자의 고속동작을 저해하게 되는 문제점이 발생한다.However, since the clocking takes too many clock cycles to achieve the synchronization between the internal and external clock signals by the above-described method, there is a problem of inhibiting the high speed operation of the memory device.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 위상 비교시 서로 다른 방향에서 진행되는 두 신호들의 위상을 비교하여 락킹을 제어함으로써 양방향 탐색에 의한 동기를 실현하여 락킹속도를 대폭 감소시키고 고속화를 실현하도록 한 딜레이 동기회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to compare the phases of two signals proceeding in different directions during phase comparison to control locking to substantially reduce the locking speed by realizing synchronization by bidirectional search. It is to provide a delay synchronous circuit for achieving high speed.

상기 목적을 달성하기 위하여, 본 발명에 의한 딜레이 동기회로는 외부 클럭신호를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호를 발생시키는 펄스 발생수단과, 외부 클럭신호의 1 클럭주기만큼 딜레이된 펄스신호가 매 n클럭마다 일정폭 레프트 쉬프팅되어 일측 입력신호로 전달되며, 내부 딜레이가 모델링된 내부 클럭신호가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들을 발생시키는 위상 비교수단과, 위상 비교수단으로부터 발생되는 제어신호들을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호를 각각 발생시키는 쉬프팅 제어수단과, 펄스 발생수단으로부터 발생되는 펄스신호를 입력받아 1 클럭주기 딜레이시켜 위상 비교수단의 입력신호로 전달하며, 매 위상 비교시점마다 1 클럭주기 딜레이된 펄스신호를 레프트 쉬프팅시켜 상기 위상 비교수단의 기준신호로 전달하는 딜레이수단을 구비하되; 딜레이수단은 내부 클럭신호의 락킹시 펄스신호가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하는 딜레이양 조절부를 구비하여 구성하는 것을 특징으로 한다.In order to achieve the above object, the delay synchronization circuit according to the present invention includes a pulse generating means for receiving an external clock signal and generating a pulse signal having the same phase and toggling once every n clocks, and one clock period of the external clock signal. The delayed pulse signal is shifted by a certain width every n clocks and transmitted to one input signal, and the internal clock signal modeled by the internal delay is transferred to the other input signal, and the phases of the two signals are compared, and according to the comparison result. Phase comparison means for generating different combinations of control signals, shifting control means for receiving control signals generated from the phase comparison means and for generating shifting control signals for controlling the shifting of the internal clock signal according to the combination result; Receives the pulse signal generated from the generating means and delays one clock cycle And delivered to the input signal of the means, by every phase comparison shifting left the first clock cycle delayed pulse signal each time a second device, a delay means for delivering a reference signal of the phase comparing means; The delay means may include a delay amount adjusting unit configured to add and output a delay by a period in which the pulse signal is left shifted when the internal clock signal is locked.

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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 는 본 발명에 따른 딜레이 동기회로의 블럭 구성도로, 외부 클럭신호(ext_CLK)를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호(ref1)를 발생시키는 펄스 발생수단(120)과, 상기 펄스 발생수단(120)으로부터 발생된 펄스신호(ref1)의 1 클럭주기 딜레이된 신호(ref1+CLK)가 매 n클럭마다 일정폭 레프트 쉬프팅(left-shifting)되어 일측 입력신호로 전달되며 내부 딜레이가 모델링된 내부 클럭신호(in)가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들(pc0 내지 pc4)을 발생시키는 위상 비교수단(220)과, 상기 위상 비교수단(220)으로부터 발생되는 제어신호들(pc0 내지 pc4)을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호(sr, sl, lo)를 각각 발생시키는 쉬프팅 제어수단(320)과, 상기 펄스 발생수단(120)으로부터 발생되는 펄스신호(ref1)를 입력받아 1 클럭주기 딜레이시켜 상기 위상 비교수단(220)의 입력신호로 전달하며 매 위상 비교시점(즉, n클럭주기가 됨)마다 상기 1 클럭주기 딜레이된 펄스신호(ref1+CLK)를 레프트 쉬프팅시켜 상기 위상 비교수단(220)의 기준신호로 전달하는 딜레이수단(420)을 구비하여 구성된다.2A is a block diagram of a delay synchronization circuit according to an embodiment of the present invention, in which pulse generating means 120 receives an external clock signal ext_CLK and generates a pulse signal ref1 that has the same phase and toggles once every n clocks. The clock signal delayed signal ref1 + CLK of the pulse signal ref1 generated from the pulse generator 120 is left-shifted a predetermined width every n clocks to be transmitted as one input signal. An internal clock signal in, in which an internal delay is modeled, is transmitted as the other input signal to compare phases between the two signals and generate different combinations of control signals pc0 to pc4 according to the comparison result 220. ) And the control signals pc0 to pc4 generated from the phase comparison means 220 and generate shifting control signals sr, sl and lo for controlling the shifting of the internal clock signal according to the combination result. Letting sh After receiving the printing control means 320 and the pulse signal (ref1) generated from the pulse generating means 120 is delayed by one clock period and transferred to the input signal of the phase comparison means 220 and every phase comparison time (ie and a delay means 420 for left shifting the pulse signal ref1 + CLK delayed by one clock period every n clock periods and transferring the resultant signal as a reference signal of the phase comparison means 220.

상기 딜레이수단(420)은 내부 클럭신호(in)의 락킹시 상기 1 클럭주기만큼 딜레이된 펄스신호(ref1+CLK)가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하도록 제어하는 딜레이양 조절부(40)를 구비하게 된다.The delay means 420 controls the delay amount adjusting unit 40 to add and output a delay as long as the pulse shifted signal ref1 + CLK is delayed by one clock period when the internal clock signal in is locked. ) Will be provided.

도 2b 는 도 2a 에 도시된 딜레이 동기회로의 각부 신호 파형도를 도시한 것으로, 동 도면을 참조하며 상기 위상 비교수단(220)에서의 위상 비교동작을 살펴보면 다음과 같다.FIG. 2B is a signal waveform diagram of each part of the delay synchronization circuit shown in FIG.

우선, (a)와 같이 일정주기를 갖고 발생되는 외부 클럭신호(ext_CLK)가 펄스 발생수단(110)을 거쳐 n클럭마다 펄스신호(ref1)를 (e)의 파형과 같이 발생시키게 된다.First, the external clock signal ext_CLK, which is generated at a constant period as shown in (a), generates the pulse signal ref1 like the waveform of (e) every n clocks through the pulse generating means 110.

이와 같이 발생된 상기 펄스신호(ref1)는 후단의 딜레이수단(420)으로 전달되어진 후 1 클럭주기만큼 딜레이되어 (f)에 도시된 바와 같이 ref1+CLK 신호를 발생시키게 된다. 이렇게 발생된 ref1+CLK 신호는 후단의 위상 비교수단(220)의 일측 입력신호로 전달되어져 위상 비교동작에 대비하게 된다.The pulse signal ref1 generated as described above is transmitted to the delay means 420 at a later stage and then delayed by one clock period to generate a ref1 + CLK signal as shown in (f). The generated ref1 + CLK signal is transmitted to an input signal of one side of the phase comparison means 220 at the rear stage to prepare for the phase comparison operation.

이후, 상기 딜레이수단(400)으로부터 위상비교를 위해 발생된 펄스신호(ref1_out)가 후단의 딜레이 모델링수단(500)을 거쳐 (c)의 파형과 같이 펄스신호(in)를 발생시키게 되며, 소정의 딜레이를 추가시킨 펄스신호(in+res)도 (d)의 파형과 같이 발생시키게 된다. Thereafter, the pulse signal (ref1_out) generated for the phase comparison from the delay means 400 generates a pulse signal in as shown in the waveform of (c) through the delay modeling means 500 at the next stage, The pulse signal in + res with the added delay is also generated like the waveform of (d).

동 도면의 (c)와 (d)에 도시된 바와 같은 파형을 갖고 발생되는 각각의 펄스신호(in, in+res)는 매 n클럭마다 한번씩 일정 딜레이를 추가시켜 상기 위상 비교수단(200)의 타측 입력단으로 전달되어 진다.Each pulse signal (in, in + res) generated with the waveform as shown in (c) and (d) of the figure is added once a predetermined delay every n clocks of the phase comparison means 200 It is delivered to the other input.

상기 (f)에 도시된 ref1+CLK 신호의 라이징에지가 상기 (c)와 (d)에 각각 도시된 in신호 및 in+res신호의 라이징에지 사이에 위치하게 되는 경우, 이때 락킹을 제어하게 되며, 이 경우 상기 (f)에 도시된 ref1+CLK신호의 레프트 쉬프팅된 주기만큼 ref1신호에 딜레이를 추가시켜 DLL_clock신호를 (b)의 파형과 같이 발생시키게 되는 것이다.If the rising edge of the ref1 + CLK signal shown in (f) is located between the rising edges of the in signal and the in + res signal shown in (c) and (d), the locking is controlled at this time. In this case, a delay is added to the ref1 signal by the left shifted period of the ref1 + CLK signal shown in (f) to generate the DLL_clock signal as shown in the waveform of (b).

이에 따라, 내부 클럭신호(DLL_clock)의 락킹을 상기 서로 다른 방향으로 진행하는 두 펄스신호(in, ref1+CLK)의 양방향 검색에 의해 수행할 수 있게 되어, 락킹동작 제어범위를 고속으로 제한하게 됨으로써, 락킹속도를 크게 감소시켜 고속의 위상동기를 실행할 수 있게 된다. Accordingly, the locking of the internal clock signal DLL_clock can be performed by bidirectional searching of the two pulse signals in and ref1 + CLK proceeding in the different directions, thereby limiting the locking operation control range at high speed. As a result, the locking speed can be greatly reduced, enabling fast phase synchronization.

이하, 상기 동작과정을 본 발명의 핵심구성이 되는 딜레이수단(420)을 중심으로 자세히 살펴보기로 한다.Hereinafter, the operation process will be described in detail with reference to the delay means 420, which is the core configuration of the present invention.

도 3 은 도 2a 에 도시된 딜레이수단의 일 실시예를 도시한 블럭 구성도로,일정시간의 기본 딜레이를 수행하며 각각 미러형으로 연결되어 상호 연쇄적으로 접속된 다수개의 단위 딜레이쌍(10)과, 상기 단위 딜레이쌍(10)마다 접속되어 상기 쉬프팅 제어신호(sr, sl, lo)에 따라 접속된 단위 딜레이쌍까지 딜레이를 실현하도 록 제어하는 제1 쉬프팅 제어부(SC1:20)와, 상기 위상 비교수단(220)으로부터 매 n클럭마다 발생되는 제어신호의 일부(pc0)를 전달받아 접속된 단위 딜레이쌍의 레프트 쉬프팅(left-shifting)을 제어하는 제2 쉬프팅 제어부(30)와, 상기 쉬프팅 제어수단(320)으로부터 발생되는 제어신호 중 락킹상태를 나타내는 제어신호(lo)가 활성화상태로 인가시 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이에 상기 제2 쉬프팅 제어부(30)에 의해 실현된 딜레이를 추가시켜 딜레이양이 조절된 내부 클럭신호를 발생하는 딜레이양 조절부(40)를 구비하여 구성한다.FIG. 3 is a block diagram illustrating an embodiment of the delay unit illustrated in FIG. 2A, which includes a plurality of unit delay pairs 10 that perform a basic delay of a predetermined time and are connected in a mirror form, and are connected in series. A first shifting control unit (SC1: 20) connected to each unit delay pair (10) and controlling to realize a delay up to a unit delay pair connected according to the shifting control signals (sr, sl, lo), and the phase; A second shifting controller 30 which receives a portion pc0 of the control signal generated every n clocks from the comparison unit 220 and controls left-shifting of the connected unit delay pairs, and the shifting control Among the control signals generated from the means 320, when the control signal lo indicating the locked state is applied to the activated state, the delay is realized by the first shifting control unit SC1: 20 to the second shifting control unit 30. Dilated by It is configured to include a delay amount adjusting unit 40 for generating an internal clock signal with a delay amount adjusted by adding this.

도 4 는 도 3 에 도시된 딜레이양 조절부(40)의 일 실시예를 도시한 회로 구성도로, 상기 락킹상태를 나타내는 제어신호(lo)가 비활성화상태(여기서는, '로직로우'상태가 됨)로 인가시 턴-온되어 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이만을 갖고 내부 클럭신호를 발생시키는 제1 스위칭소자(MT1)와, 상기 락킹상태를 나타내는 제어신호(lo)가 활성화상태(여기서는, '로직하이'가 됨)로 인가시 턴-온되어 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이를 갖고 발생된 내부 클럭신호를 상기 제2 쉬프팅 제어부(30)에 의해 활성화되는 딜레이쌍으로 재전달하여 레프트 쉬프팅된 만큼의 딜레이를 추가시켜 내부 클럭신호를 발생시키는 제2 스위칭소자(MT2)를 구비하여 구성한다.4 is a circuit diagram illustrating an embodiment of the delay amount adjusting unit 40 shown in FIG. 3, in which the control signal lo indicating the locking state is in an inactive state (here, the logic low state). The first switching element MT1, which is turned on at the time of application and generates an internal clock signal only with a delay realized by the first shifting control unit SC1: 20, and a control signal lo indicating the locked state The second shifting controller 30 converts the internal clock signal generated with a delay realized by the first shifting controller SC1: 20 when applied to an active state (here, 'logic high'). And a second switching element MT2 for generating an internal clock signal by adding the delay shifted amount of the delayed signal by re-delivering the delay pair activated by the delayed pair.

동 도면의 경우, 상기 제1 및 제2 스위칭소자는 각각 전달 게이트소자(MT1, MT2)로 구성한다.In the case of the same figure, the first and second switching elements are composed of transfer gate elements MT1 and MT2, respectively.

상기 구성에 의해, 딜레이수단(420)에서는 상기 클럭 발생수단(120)으로부터 전달받은 펄스신호(ref1)를 1클럭주기만큼 딜레이시켜 ref1+CLK신호를 출력하게 되 며, DLL의 위상을 비교할 때마다 발생되는 pc0신호에 의해 상기 제2 쉬프팅 제어부(SC1:20)가 동작하여 상기 ref1+CLK신호를 매 n클럭마다 레프트 쉬프팅시킨 후 상기 위상 비교수단(220)의 일측 입력단의 기준신호로 전달해 주게 된다.With the above configuration, the delay means 420 delays the pulse signal ref1 received from the clock generation means 120 by one clock cycle to output a ref1 + CLK signal, and compares the phases of the DLLs every time. The second shifting control unit SC1: 20 operates according to the generated pc0 signal to left shift the ref1 + CLK signal every n clocks, and then transfers the signal as a reference signal of one input terminal of the phase comparison unit 220. .

한편, 락킹상태가 되어 이러한 상태를 나타내는 제어신호(lo)가 상기 쉬프팅 제어수단(320)으로부터 활성화상태로 발생되어지면, 상기 딜레이수단(420)은 DLL_clock신호의 딜레이를 추가하기 위해 상기 딜레이양 조절부(40)를 거치도록 제어하게 된다.On the other hand, when the control signal lo indicating the state of being locked is generated from the shifting control means 320, the delay means 420 adjusts the delay amount to add a delay of the DLL clock signal. It is controlled to pass through the portion 40.

이러한 기능의 딜레이수단(420)에는 별도의 쉬프팅 제어부(20, 30)를 구비하고 있으며, 레프트 쉬프팅을 제어하는 쉬프팅 제어부(30)에서는 ref1+CLK 신호와 DLL_clock 신호를 동시에 생성해 내게 된다.The delay means 420 having such a function is provided with separate shifting controllers 20 and 30, and the shifting controller 30 for controlling the left shifting generates the ref1 + CLK signal and the DLL_clock signal at the same time.

또한, 미러형으로 접속되어 있는 다수의 단위 딜레이쌍(10)들은 활성화된 상기 쉬프팅 제어부(20, 30)에 접속된 단위 딜레이쌍까지 라이징 에지(rising edge)가 진행하다가 다시 돌아오게 되면서 그에 해당하는 딜레이를 구현하도록 구성되어 있으며, ref1신호가 단위 딜레이쌍을 거쳐 상기 위상 비교수단(220)의 비교신호로 인가되어지는 한편, ref1+CLK신호는 위상 비교시점(즉, pc0신호가 활성화되는 순간을 의미함)마다 레프트 쉬프팅되어 상기 위상 비교수단(220)의 기준신호로 인가되어 진다.In addition, the plurality of unit delay pairs 10 connected in a mirror type are corresponding to the rising edges of the unit delay pairs connected to the activated shifting controllers 20 and 30 and then returning. It is configured to implement a delay, the ref1 signal is applied as a comparison signal of the phase comparison means 220 via a unit delay pair, while the ref1 + CLK signal is the phase comparison time (i.e., the moment at which the pc0 signal is activated). The left shift is applied as a reference signal of the phase comparison means 220.

이러한 상태에서 양방향 탐색을 진행하다가 락킹상태가 되면- 즉, lo신호가 활성화되어지면 상기 딜레이수단(420)내 딜레이양 조절부(40)에서는 상기 ref1+CLK신호가 레프팅 쉬프팅된 만큼 딜레이를 추가하는 경로로 DLL_clock신호의 출력을 유도하게 되면서, 결국 고속의 락킹동작을 가능하게 한다.In this state, when the bidirectional search is performed and the lock state is activated, that is, when the lo signal is activated, the delay amount adjuster 40 in the delay means 420 adds a delay as much as the ref1 + CLK signal is shifted shifted. By inducing the output of the DLL_clock signal to the path, it enables a fast locking operation.

이때, 상기 제1 쉬프팅 제어부(SC1:20)는 상기 쉬프팅 제어수단(320)의 출력신호(sr, sl, lo)를 입력받아 동작하기 때문에, 초기에는 가장 앞단의 제1 쉬프팅 제어부만이 활성화되어 있다가 상기 pc0신호가 활성화될 때마다 라이트 쉬프팅 또는 레프트 쉬프팅되게 되며, 제2 쉬프팅 제어부(SC2:30)는 상기 pc0신호가 활성화될 때마다 레프트 쉬프팅하게 된다. 따라서, 상기 제2 쉬프팅 제어부(SC2:30)는 초기에 1 클럭주기 만큼의 딜레이를 갖는 가장 먼쪽에 위치한 블럭이 활성화되어 있다가 상기 pc0신호가 인가되는 위상 비교시마다 왼쪽에 인접한 블럭을 활성화시켜 주게 되는 것이다. In this case, since the first shifting control unit SC1: 20 receives and outputs the output signals sr, sl and lo of the shifting control unit 320, initially only the first shifting control unit is activated. Then, whenever the pc0 signal is activated, the light shifting or left shifting is performed, and the second shifting control unit SC2: 30 performs the left shifting whenever the pc0 signal is activated. Accordingly, the second shifting control unit SC2: 30 activates the block located farthest with the delay of one clock period at the beginning and then activates the block adjacent to the left at every phase comparison to which the pc0 signal is applied. Will be.

상기한 동작에 의해 pc0신호가 활성화될 때마다 위상비교와 레프트 쉬프팅을 반복하게 되며, DLL이 락킹되는 순간 lo신호를 활성화시켜 상기 딜레이양 조절부(40)에서 상기 제2 쉬프팅 제어부(SC2:30)의 제어를 받는 딜레이쌍을 동작시켜 상기 레프트 쉬프팅에 해당하는 딜레이를 추가시키게 된다. 이러한 과정을 거쳐 고속으로 락킹이 완료되는 것이다.When the pc0 signal is activated by the above operation, phase comparison and left shifting are repeated, and the second shifting control unit SC2: 30 is activated by the delay amount adjusting unit 40 by activating the lo signal when the DLL is locked. The delay pair under control of) is added to add a delay corresponding to the left shifting. Through this process, the locking is completed at high speed.

이상에서 설명한 바와같이 본 발명에 따른 딜레이 동기회로에 의하면, 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 실현하게 됨으로써, 락킹시간을 대폭 감소시켜 전체적인 동작의 고속화를 실현할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the delay synchronization circuit according to the present invention, the bidirectional search is realized by the phase comparison of two signals proceeding in different directions during phase comparison, thereby greatly reducing the locking time and speeding up the overall operation. It has a very excellent effect.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (4)

외부 클럭신호를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호를 발생시키는 펄스 발생수단과,Pulse generation means for receiving an external clock signal and generating a pulse signal having the same phase and toggling once every n clocks; 상기 외부 클럭신호의 1 클럭주기만큼 딜레이된 상기 펄스신호가 매 n클럭마다 일정폭 레프트 쉬프팅되어 일측 입력신호로 전달되며, 내부 딜레이가 모델링된 내부 클럭신호가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들을 발생시키는 위상 비교수단과,The pulse signal delayed by one clock period of the external clock signal is shifted a predetermined width every n clocks to be transmitted to one input signal, and an internal clock signal in which an internal delay is modeled is transferred to the other input signal to phase between the two signals. Phase comparison means for comparing and generating different combinations of control signals according to the comparison result; 상기 위상 비교수단으로부터 발생되는 제어신호들을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호를 각각 발생시키는 쉬프팅 제어수단과,Shifting control means for receiving the control signals generated from the phase comparing means and generating shifting control signals for controlling shifting of the internal clock signal according to the combination result; 상기 펄스 발생수단으로부터 발생되는 펄스신호를 입력받아 1 클럭주기 딜레이시켜 상기 위상 비교수단의 입력신호로 전달하며, 매 위상 비교시점마다 상기 1 클럭주기 딜레이된 펄스신호를 레프트 쉬프팅시켜 상기 위상 비교수단의 기준신호로 전달하는 딜레이수단을 구비하되;Receives the pulse signal generated from the pulse generating means and delays one clock cycle to the input signal of the phase comparison means, and shifts the pulse signal delayed by one clock cycle every phase comparison time to shift the phase of the phase comparison means. Delay means for transmitting as a reference signal; 상기 딜레이수단은 내부 클럭신호의 락킹시 상기 펄스신호가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하는 딜레이양 조절부를 구비하여 구성하는 것을 특징으로 하는 딜레이 동기회로.And the delay means comprises a delay amount adjusting unit which adds and outputs a delay as long as the pulse signal is left shifted when the internal clock signal is locked. 제 1 항에 있어서,The method of claim 1, 상기 딜레이수단은 일정시간의 기본 딜레이를 수행하며 각각 미러형으로 연결되어 상호 연쇄적으로 접속된 다수개의 단위 딜레이쌍과,The delay means includes a plurality of unit delay pairs which perform a basic delay of a predetermined time and are connected in a mirror form and are connected to each other in series. 상기 단위 딜레이쌍마다 접속되어 상기 쉬프팅 제어신호에 따라 접속된 단위 딜레이쌍까지 딜레이를 실현하도록 제어하는 제1 쉬프팅 제어부와,A first shifting control unit connected to each unit delay pair and controlling to realize a delay up to a unit delay pair connected according to the shifting control signal; 상기 위상 비교수단으로부터 매 n클럭마다 발생되는 제어신호의 일부를 전달받아 접속된 단위 딜레이쌍의 레프트 쉬프팅을 제어하는 제2 쉬프팅 제어부와, A second shifting controller which receives a part of a control signal generated every n clocks from the phase comparison means and controls left shifting of a connected unit delay pair; 상기 쉬프팅 제어수단으로부터 발생되는 제어신호 중 락킹상태를 나타내는 제어신호가 활성화상태로 인가시 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이에 상기 제2 쉬프팅 제어부에 의해 실현된 딜레이를 추가시켜 딜레이양이 조절된 내부 클럭신호를 발생하는 딜레이양 조절부를 구비하는 것을 특징으로 하는 딜레이 동기회로.The delay amount is adjusted by adding the delay realized by the second shifting control unit to the delay realized by the first shifting control unit when the control signal indicating the locking state is activated in the control signal generated from the shifting control unit. And a delay amount adjusting unit for generating an internal clock signal. 제 2 항에 있어서,The method of claim 2, 상기 딜레이양 조절부는 상기 락킹상태를 나타내는 제어신호가 비활성화상태로 인가시 턴-온되어 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이만을 갖고 내부 클럭신호를 발생시키는 제1 스위칭소자와,The delay amount adjusting unit is turned on when the control signal indicating the locking state is applied in an inactive state, the first switching element generating an internal clock signal only with a delay realized by the first shifting control unit; 상기 락킹상태를 나타내는 제어신호가 활성화상태로 인가시 턴-온되어 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이를 갖고 발생된 내부 클럭신호를 상기 제2 쉬프팅 제어부에 의해 활성화되는 딜레이쌍으로 재전달하여 레프트 쉬프팅된 만큼의 딜레이를 추가시켜 내부 클럭신호를 발생시키는 제2 스위칭소자를 구비하는 것 을 특징으로 하는 딜레이 동기회로.When the control signal indicative of the locking state is applied to the active state, the internal clock signal generated with the delay realized by the first shifting control unit is turned on to be re-delivered to a delay pair activated by the second shifting control unit. And a second switching element generating an internal clock signal by adding left shifted delays. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 스위칭소자는 각각 전달 게이트소자로 구성하는 것을 특징으로 하는 딜레이 동기회로.And the first and second switching elements are configured as transfer gate elements, respectively.
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