KR100596763B1 - Sense amplifier for moving high speed of read only memory - Google Patents

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Abstract

본 발명은 롬의 고속동작을 위한 센스앰프에 관한 것으로, 종래의 기술에 있어서는 노드1의 천이속도가 플로팅 입력이 들어오는 경우 매우 완만하게 동작하여 동작속도 감소 및 전류가 증가하며, 센싱이 이루어진 후에도 입력 레벨이 리니어(Linear) 지역에 존재함으로써 전류소모가 증가하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안한 것으로, 피-모스 트랜지스터를 추가하여 센스앰프를 인에이블 시켜주는 신호를 이용센스앰프의 노드를 안정화 시켜주는 장치를 제공함으로써, 추가적인 신호를 사용하지 않으므로 면적의 증가가 없으며, 센스앰프가 디스에이블되면 노드1이 하이전압으로 안정화가 되고, 이 상태에서 다시 상기 센스앰프가 인에이블되어 로우신호가 입력되면 추가되는 안정화시간 없이 현재의 출력이 가능하게 되어 외부로 출력되는 동작속도가 빠르게 되며, 상기 센스앰프가 인에이블되어 하이신호가 입력되면 노드1의 전압이 완만하게 상승하지 않고 천이속도가 빨라지게 되어 동작속도의 증가를 가져오는 효과가 있다.The present invention relates to a sense amplifier for high-speed operation of the ROM, in the prior art, the transition speed of the node 1 is very gentle when the floating input is input, the operation speed decreases and the current increases, even after sensing is input Since the level is in the linear region, the current consumption increases. Accordingly, the present invention has been made to solve the above problems of the prior art, by providing a device for stabilizing the node of the sense amplifier using a signal to enable the sense amplifier by adding a P-MOS transistor, Since no additional signal is used, there is no increase in area, and when the sense amplifier is disabled, node 1 is stabilized to a high voltage, and in this state, when the sense amplifier is enabled again and the low signal is input, there is no additional stabilization time. The output speed of the sensor is enabled and the output speed to the outside is increased, and when the sense amplifier is enabled and a high signal is input, the voltage of node 1 does not increase slowly but the transition speed is increased to increase the operation speed. There is a coming effect.

Description

롬의 고속동작을 위한 센스앰프{SENSE AMPLIFIER FOR MOVING HIGH SPEED OF READ ONLY MEMORY}Sense amplifier for high speed operation of ROM {SENSE AMPLIFIER FOR MOVING HIGH SPEED OF READ ONLY MEMORY}

도 1은 종래 롬의 구성을 보인 예시도.1 is an exemplary view showing a configuration of a conventional ROM.

도 2는 도 1에서 센스앰프의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of a sense amplifier in FIG.

도 3은 도 2의 각 입출력신호의 파형도.3 is a waveform diagram of each input and output signal of FIG.

도 4는 본 발명 롬의 고속동작을 위한 센스앰프의 구성을 보인 예시도.4 is an exemplary view showing a configuration of a sense amplifier for high speed operation of the ROM of the present invention.

도 5는 도 4의 각 입출력신호의 파형도.5 is a waveform diagram of each input and output signal of FIG.

*** 도면의 주요 부분에 대한 부호의 설명 *** *** Explanation of symbols for the main parts of the drawing ***

10a∼10b : 셀 11 : 컬럼 셀렉트10a-10b: Cell 11: Column Select

12 : 센스앰프 13 : 데이터 래치부12 sense amplifier 13 data latch

14 : 버퍼 PM1∼PM5 : 피-모스 트랜지스터14 buffers PM1 to PM5 P-MOS transistors

NM1∼NM6 : 엔-모스 트랜지스터 I1∼I4 : 인버터NM1-NM6: N-MOS transistors I1-I4: Inverter

본 발명은 롬의 고속동작을 위한 센스앰프에 관한 것으로, 특히 단일 비트라인을 입력으로 받아 센싱하여 출력하는 롬에 있어서, 센스앰프를 인에이블 시켜주는 신호를 이용하여 센스앰프의 노드를 안정화 시켜줌으로써, 센스앰프의 안정적인 동작과 고속동작을 동시에 구현하도록 하는 롬의 고속동작을 위한 센스앰프에 관한 것이다.The present invention relates to a sense amplifier for the high-speed operation of the ROM, in particular, in the ROM that receives a single bit line as input and senses and outputs, by stabilizing the node of the sense amplifier by using a signal that enables the sense amplifier In addition, the present invention relates to a sense amplifier for high-speed operation of a ROM to simultaneously realize stable operation and high-speed operation of the sense amplifier.

도 1은 종래 롬의 구성을 보인 예시도로서, 이에 도시된 바와 같이 각 셀(10a,10b)은 1개의 트랜지스터로 구성되어 있는데, 게이트에는 워드라인이 연결되어 있고, 드레인은 비트라인과 연결되며, 소오스에 접지를 연결하거나 아니면 트랜지스터 자체를 없애줌으로써 코딩(coding)을 한다.1 is a diagram illustrating a conventional ROM, and as illustrated therein, each cell 10a and 10b includes one transistor, a word line is connected to a gate, and a drain is connected to a bit line. This can be done by connecting ground to the source or by eliminating the transistor itself.

또한, 각각의 비트라인은 컬럼 셀렉트(column select, 11)에 연결되어 있으며, 이의 출력은 데이터라인을 통해 센스앰프(12)의 입력이 되고, 상기 센스앰프(12)의 출력은 데이터 래치부(13)와 연결되며, 상기 데이터 래치부(13)는 다음 클럭까지 상기 센스앰프(12)의 출력을 유지시켜주고, 상기 데이터 래치부(13)의 출력은 버퍼(14)에서 충분하게 구동할 수 있는 힘(driving strength)으로 키워져 외부와 연결된다.In addition, each bit line is connected to a column select 11, and its output is an input of the sense amplifier 12 through a data line, and the output of the sense amplifier 12 is a data latch unit ( 13, the data latch unit 13 maintains the output of the sense amplifier 12 until the next clock, and the output of the data latch unit 13 can be sufficiently driven in the buffer 14. It is developed with a driving strength and connected to the outside.

이와 같이 구성된 종래 장치의 동작 과정을 첨부한 도 2를 참조하여 설명하면 다음과 같다.Referring to Figure 2 attached to the operation of the conventional device configured as described above are as follows.

도 2는 도 1에서 센스앰프의 구성을 보인 회로도이고, 도 3은 도 2의 각 입출력신호의 파형도로서, 이에 도시된 바와 같이 드레인을 공통으로 노드1에 연결한 제1 피-모스 및 엔-모스 트랜지스터 (PM1)(NM1)의 게이트를 공통으로 데이터라인(DATALINE) 및 제3 엔-모스 트랜지스터(NM3)의 소오스에 연결하고, 소오스를 접지에 연결한 제2 엔-모스 트랜지스터(NM2)의 드레인을 상기 제1 엔-모스 트랜지스터(NM1)의 소오스에 연결하며, 소오스를 전원전압(VDD)에 연결한 제2 피-모스 트랜지스터(PM2)의 게이트를 입력단을 상기 제2 엔-모스 트랜지스터(NM2)의 게이트를 통해 센스앰프 인에이블단(이하 "SAE"라 함)에 연결한 제1 인버터(I1)의 출력단에 연결하고, 드레인을 전원전압(VDD)에 연결한 상기 제3 엔-모스 트랜지스터(NM3)의 게이트를 노드1을 통해 출력단(SAOUT)을 데이터 래치부(13)에 연결한 제2 인버터(I2)의 입력단에 연결하여 구성한 것으로, 센스앰프 인에이블신호가 인가되면 센스앰프(12)는 동작상태로 들어가며, 데이터라인으로 입력되는 값에 따라 접지 경로가 존재할 때는 노드1의 전압이 높아지면서 제2 인버터(I2)를 통해 로우가 출력되고, 플로팅(floating) 입력이 들어오면 상기 노드1의 전압이 서서히 감소하면서 제2 인버터(I2)를 통해 하이가 출력된다. FIG. 2 is a circuit diagram illustrating a sense amplifier in FIG. 1, and FIG. 3 is a waveform diagram of each input / output signal of FIG. 2. The first P-MOS and the N in which the drain is commonly connected to the node 1 as shown in FIG. 2. The second N-MOS transistor NM2 having the gate of the MOS transistor PM1 NM1 connected to the source of the data line DATALINE and the third N-MOS transistor NM3 in common, and the source connected to ground. A drain of the second N-MOS transistor NM1 is connected to a source of the first N-MOS transistor NM1 and a source of the second P-MOS transistor PM2 having a source voltage VDD connected to the second N-MOS transistor. The third en- connected to the output terminal of the first inverter I1 connected to the sense amplifier enable terminal (hereinafter referred to as "SAE") through the gate of (NM2), and the drain is connected to the power supply voltage (VDD). Data latch of the output terminal SAOUT through the node 1 of the gate of the MOS transistor NM3 It is configured by connecting to the input terminal of the second inverter (I2) connected to the (13), when the sense amplifier enable signal is applied, the sense amplifier 12 enters the operating state, the ground path according to the value input to the data line When present, a low voltage is output through the second inverter I2 as the voltage of the node 1 increases, and a high voltage is output through the second inverter I2 while the voltage of the node 1 gradually decreases when a floating input is input. do.

상기에서와 같이 종래의 기술에 있어서는 노드1의 천이속도가 플로팅 입력이 들어오는 경우 매우 완만하게 동작하여 동작속도 감소 및 전류가 증가하며, 센싱이 이루어진 후에도 입력 레벨이 리니어(Linear) 지역에 존재함으로써 전류소모가 증가하는 문제점이 있었다.As described above, in the conventional technology, the transition speed of the node 1 is very gentle when the floating input is input, and thus the operation speed decreases and the current increases, and even after sensing, the input level is present in the linear region so that the current There was a problem that the consumption increases.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안한 것으로, 피-모스 트랜지스터를 추가하여 센스앰프를 인에이블 시켜주는 신호를 이용센스앰프의 노드를 안정화 시켜주는 장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and provides an apparatus for stabilizing a node of a sense amplifier using a signal for enabling a sense amplifier by adding a P-MOS transistor. There is a purpose.

이와 같은 목적을 달성하기 위한 본 발명 롬의 고속동작을 위한 센스앰프의 구성은, 드레인을 공통으로 노드1에 연결한 제1 피-모스 및 제1 엔-모스 트랜지스터(PM3)(NM4)의 게이트를 공통으로 데이터라인(DATALINE) 및 제3 엔-모스 트랜지스터(NM6)의 소오스에 연결하고, 소오스를 접지에 연결한 제2 엔-모스 트랜지스터(NM5)의 드레인을 상기 제1 엔-모스 트랜지스터(NM4)의 소오스에 연결하며, 소오스를 전원전압(VDD)에 연결한 제2 피-모스 트랜지스터(PM4)의 게이트를 제1 인버터의 출력단에 연결하고, 소오스를 상기 노드1에 연결한 제3 피-모스 트랜지스터(PM5)의 드레인을 노드2에 연결하며, 상기 제2 엔-모스 트랜지스터(NM5)의 게이트를 센스앰프 인에이블단(SAE)에 연결하고, 상기 제1 인버터(I3)의 입력단과 상기 제3 피-모스 트랜지스터(PM5)의 게이트를 상기 제2 엔-모스 트랜지스터(NM5)의 게이트에 연결하며, 드레인을 전원전압(VDD)에 연결한 상기 제3 엔-모스 트랜지스터(NM6)의 게이트를 상기 노드1에 연결하고, 출력단(SAOUT)을 데이터 래치부(13)에 연결한 제2 인버터(I4)의 입력단을 상기 제3 엔-모스 트랜지스터(NM6)의 게이트에 연결하여 구성한 것을 특징으로 한다.In order to achieve the above object, a sense amplifier for high-speed operation of the ROM of the present invention includes a gate of a first P-MOS and a first N-MOS transistor PM3 (NM4) having a drain connected to node 1 in common. Is commonly connected to the source of the data line DATALINE and the third N-MOS transistor NM6, and the drain of the second N-MOS transistor NM5 having the source connected to ground is connected to the first N-MOS transistor. A third P, which is connected to a source of NM4, a gate of a second P-MOS transistor PM4 having a source connected to a power supply voltage VDD, connected to an output terminal of the first inverter, and a source connected to the node 1; A drain of the MOS transistor PM5 is connected to a node 2, a gate of the second N-MOS transistor NM5 is connected to a sense amplifier enable terminal SAE, and an input terminal of the first inverter I3. A gate of the third P-MOS transistor PM5 to the second N-mo A gate of the third N-MOS transistor NM6 having a drain connected to a gate of the transistor NM5, a drain connected to a power supply voltage VDD, to the node 1, and an output terminal SAOUT of the output latch SAOUT. The input terminal of the second inverter I4 connected to 13) is connected to the gate of the third N-MOS transistor NM6.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명 롬의 고속동작을 위한 센스앰프의 구성을 보인 예시도로서, 이에 도시한 바와 같이 드레인을 공통으로 노드1에 연결한 제1 피-모스 및 제1 엔-모스 트랜지스터(PM3)(NM4)의 게이트를 공통으로 데이터라인(DATALINE) 및 제3 엔-모스 트랜지스터(NM6)의 소오스에 연결하고, 소오스를 접지에 연결한 제2 엔-모스 트랜지스터(NM5)의 드레인을 상기 제1 엔-모스 트랜지스터(NM4)의 소오스에 연결하며, 소오스를 전원전압(VDD)에 연결한 제2 피-모스 트랜지스터(PM4)의 게이트를 제1 인버터(I3)의 출력단에 연결하고, 소오스를 상기 노드1에 연결한 제3 피-모스 트랜지스터(PM5)의 드레인을 상기 노드2에 연결하며, 상기 제2 엔-모스 트랜지스터(NM5)의 게이트를 센스앰프 인에이블단(SAE)에 연결하고, 상기 제1 인버터(I3)의 입력단과 상기 제3 피-모스 트랜지스터(PM5)의 게이트를 상기 제2 엔-모스 트랜지스터(NM5)의 게이트에 연결하며, 드레인을 전원전압(VDD)에 연결한 상기 제3 엔-모스 트랜지스터(NM6)의 게이트를 상기 노드1에 연결하고, 출력단(SAOUT)을 데이터 래치부(13)에 연결한 제2 인버터(I4)의 입력단을 상기 제3 엔-모스 트랜지스터(NM6)의 게이트에 연결하여 구성한다.FIG. 4 is a diagram illustrating a configuration of a sense amplifier for high-speed operation of the ROM of the present invention. As shown in FIG. 4, a first P-MOS and a first N-MOS transistor PM3 having a drain connected to a node 1 in common. The drain of the second N-MOS transistor NM5 having the gate of NM4 connected to the source of the data line DATALINE and the third N-MOS transistor NM6 in common, and the source connected to ground is connected to the first line. A gate of the second P-MOS transistor PM4 having a source connected to the source of the N-MOS transistor NM4 and a source voltage connected to the power supply voltage VDD, connected to an output terminal of the first inverter I3, and the source being connected to the source of the N-MOS transistor NM4. A drain of the third P-MOS transistor PM5 connected to node 1 is connected to the node 2, a gate of the second N-MOS transistor NM5 is connected to a sense amplifier enable terminal SAE, and The input terminal of the first inverter I3 and the third P-MOS transistor PM5 2 is connected to the gate of the second N-MOS transistor NM5, a gate of the third N-MOS transistor NM6 having a drain connected to a power supply voltage VDD is connected to the node 1, and an output terminal ( The input terminal of the second inverter I4 having SAOUT connected to the data latch unit 13 is connected to the gate of the third N-MOS transistor NM6.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정 및 작용 효과를 설명하면 다음과 같다.Referring to the operation process and effect of the embodiment according to the present invention configured as described above are as follows.

도 5는 도 4의 각 입출력신호의 파형도로서, 이에 도시된 바와 같이 기본 동작은 도 2에 도시된 종래와 같으나, SAE가 디스에이블(disable)되면 제3 피-모스 트랜지스터(PM5)에는 게이트에 로우전압이 걸리게 되고, 제1 인버터(I3)의 출력이 제2 피-모스 트랜지스터(PM4)의 드레인과 연결되어 있으므로, 하이전압이 걸리게 되며, 따라서 노드1은 하이전압으로 안정화되게 된다.FIG. 5 is a waveform diagram of each input / output signal of FIG. 4. As shown in FIG. 4, the basic operation is the same as the conventional method shown in FIG. 2, but when SAE is disabled, the third P-MOS transistor PM5 is gated. Since a low voltage is applied to the output terminal and the output of the first inverter I3 is connected to the drain of the second P-MOS transistor PM4, the high voltage is applied, and thus, the node 1 is stabilized to the high voltage.

이 상태에서 다시 상기 SAE가 인에이블되어 로우신호가 입력되면 추가되는 안정화시간 없이 현재의 출력이 가능하게 되며, 따라서 외부로 출력되는 동작속도가 빠르 게 된다.In this state, when the SAE is enabled again and the low signal is input, the present output is possible without additional stabilization time, and thus the operation speed output to the outside becomes high.

또한, 상기 SAE가 인에이블되어 하이신호가 입력되면 상기 노드1의 전압이 완만하게 상승하지 않고 천이속도가 빨라지게 되어 동작속도의 증가를 가져온다.In addition, when the SAE is enabled and a high signal is input, the voltage of the node 1 does not increase slowly but the transition speed is increased, resulting in an increase in the operating speed.

이상에서 설명한 바와 같이 본 발명 롬의 고속동작을 위한 센스앰프는 추가적인 신호를 사용하지 않고 기존의 신호를 이용함으로써, 면적의 증가가 없으며, 센스앰프가 디스에이블되면 노드1이 하이전압으로 안정화가 되고, 이 상태에서 다시 상기 센스앰프가 인에이블되어 로우신호가 입력되면 추가되는 안정화시간 없이 현재의 출력이 가능하게 되어 외부로 출력되는 동작속도가 빠르게 되며, 상기 센스앰프가 인에이블되어 하이신호가 입력되면 노드1의 전압이 완만하게 상승하지 않고 천이속도가 빨라지게 되어 동작속도의 증가를 가져오는 효과가 있다.As described above, the sense amplifier for high-speed operation of the ROM of the present invention does not increase the area by using an existing signal without using an additional signal, and when the sense amplifier is disabled, the node 1 is stabilized to a high voltage. In this state, when the sense amplifier is enabled again and a low signal is input, the current output is enabled without an additional stabilization time, and the operation speed output to the outside is increased, and the sense amplifier is enabled and the high signal is input. If the voltage of node 1 does not increase slowly, the transition speed is increased, resulting in an increase in operation speed.

Claims (1)

드레인을 노드1에 연결한 제1 피-모스 및 제1 엔-모스 트랜지스터(PM3)(NM4)의 게이트를 공통으로 데이터라인(DATALINE) 및 제3 엔-모스 트랜지스터(NM6)의 소오스에 연결하고, 소오스를 접지에 연결한 제2 엔-모스 트랜지스터(NM5)의 드레인을 상기 제1 엔-모스 트랜지스터(NM4)의 소오스에 연결하며, 소오스를 전원전압(VDD)에 연결한 제2 피-모스 트랜지스터(PM4)의 게이트를 제1 인버터(I3)의 출력단에 연결하고, 소오스를 상기 노드1에 연결한 제3 피-모스 트랜지스터(PM5)의 드레인을 노드2에 연결하며, 상기 제2 엔-모스 트랜지스터(NM5)의 게이트를 센스앰프 인에이블단(SAE)에 연결하고, 상기 제1 인버터(I3)의 입력단과 상기 제3 피-모스 트랜지스터(PM5)의 게이트를 상기 제2 엔-모스 트랜지스터(NM5)의 게이트에 연결하며, 드레인을 전원전압(VDD)에 연결한 상기 제3 엔-모스 트랜지스터(NM6)의 게이트를 상기 노드1에 연결하고, 출력단(SAOUT)을 데이터 래치부에 연결한 제2 인버터(I4)의 입력단을 상기 제3 엔-모스 트랜지스터(NM6)의 게이트에 연결하여 구성한 것을 특징으로 하는 롬의 고속동작을 위한 센스앰프.The gates of the first P-MOS and the first N-MOS transistors PM3 and NM4 having their drains connected to node 1 are connected to the sources of the data line DATALINE and the third N-MOS transistor NM6 in common. And a second P-MOS connected to a source of the first N-MOS transistor NM4 having a source connected to ground and a source of the first N-MOS transistor NM4 connected to a source voltage VDD. The gate of the transistor PM4 is connected to the output terminal of the first inverter I3, the drain of the third P-MOS transistor PM5 having the source connected to the node 1 is connected to the node 2, and the second en- The gate of the MOS transistor NM5 is connected to the sense amplifier enable terminal SAE, and the input terminal of the first inverter I3 and the gate of the third P-MOS transistor PM5 are connected to the second N-MOS transistor. The third N-MOS connected to the gate of NM5 and connected to a power supply voltage VDD The input terminal of the second inverter I4 having the gate of the transistor NM6 connected to the node 1 and the output terminal SAOUT connected to the data latch unit is connected to the gate of the third N-MOS transistor NM6. A sense amplifier for high speed operation of the ROM, characterized in that.
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JPH025277A (en) * 1988-06-20 1990-01-10 Nec Ic Microcomput Syst Ltd Current sense amplifying circuit
US4989184A (en) * 1988-12-06 1991-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having current type sense amplifier improved for high speed operation and operating method therefor
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