KR100594298B1

KR100594298B1 - 이종의 금속층을 구비하는 멀티패스 인쇄회로 기판과 이를구비한 전원 공급 시스템

Info

Publication number: KR100594298B1
Application number: KR1020040081407A
Authority: KR
Inventors: 이희석; 강운병; 임윤혁
Original assignee: 삼성전자주식회사
Priority date: 2004-10-12
Filing date: 2004-10-12
Publication date: 2006-06-30
Also published as: KR20060032455A; US20060157826A1

Abstract

DC 경로와 AC 경로가 분리되어 있는 멀티패스 PCB 및 이를 구비하는 전원 공급 시스템을 제공한다. 본 발명에 따른 멀티패스 PCB는 각각 금속 배선층이 형성되어 있는 복수의 플레인층과, 상기 복수의 플레인층 사이에 개재되어 있는 복수의 절연층을 포함한다. 상기 복수의 플레인층은 제1 전기 전도도를 가지는 제1 금속 배선층으로 구성되어 있는 제1 플레인층과, 상기 제1 전기 전도도 보다 낮은 제2 전기 전도도를 가지는 제2 금속 배선층으로 구성되는 제2 플레인층을 포함한다. 본 발명에 따른 전원 공급 시스템은 전원과, 반도체 IC와, 상기 전원으로부터 상기 반도체 IC에 전원을 공급하기 위한 전원 공급 경로를 구성하고 DC 경로 및 AC 경로가 상호 분리되어 있는 멀티패스 PCB로 이루어진다.

전원 공급, 멀티패스 PCB, DC 경로, AC 경로, 저전도성 금속

Description

이종의 금속층을 구비하는 멀티패스 인쇄회로 기판과 이를 구비한 전원 공급 시스템{Multi-path PCB having heterogeneous metal layers and power delivery system including the same}

도 1은 본 발명의 바람직한 실시예에 따른 전원 공급 시스템의 개략적인 구성을 보여주는 블록 다이어그램이다.

도 2는 본 발명의 제1 실시예에 따른 멀티패스 PCB의 구성을 개략적으로 도시한 단면도이다.

도 3은 본 발명의 제2 실시예에 따른 멀티패스 PCB의 구성을 개략적으로 도시한 단면도이다.

도 4는 본 발명의 제3 실시예에 따른 멀티패스 PCB의 구성을 개략적으로 도시한 단면도이다.

도 5는 본 발명의 제4 실시예에 따른 멀티패스 PCB의 구성을 개략적으로 도시한 단면도이다.

도 6은 본 발명에 따른 멀티패스 PCB를 사용하여 BGA 패키지에 전원을 공급하였을 때의 공진 특성을 나타낸 그래프이다.

도 7a는 본 발명에 따른 멀티패스 PCB를 사용하여 BGA 패키지에 전원을 공급하였을 때 단위 길이당 커패시턴스를 평가한 그래프이다.

도 7b는 본 발명에 따른 멀티패스 PCB를 사용하여 BGA 패키지에 전원을 공급하였을 때 단위 길이당 인덕턴스를 평가한 그래프이다.

도 7c는 본 발명에 따른 멀티패스 PCB를 사용하여 BGA 패키지에 전원을 공급하였을 때 단위 길이당 저항을 평가한 그래프이다.

도 7d는 본 발명에 따른 멀티패스 PCB를 사용하여 BGA 패키지에 전원을 공급하였을 때 특성 임피던스를 평가한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 전원 공급 시스템, 200: 반도체 IC, 300: 멀티패스 PCB, 302, 304, 306: 절연층, 310: DC 경로, 320: AC 경로, 330: 멀티패스 PCB, 332: 제1 고전도성 금속층, 334: 제2 고전도성 금속층, 336: 제1 저전도성 금속층, 338: 제2 저전도성 금속층, 340: 멀티패스 PCB, 342: 저전도성 금속층, 344: 고전도성 금속층, 350: 멀티패스 PCB, 352: 비아 콘택 플러그, 360: 멀티패스 PCB, 362: 고전도성 금속층, 364: 저전도성 금속층.

본 발명은 다층 구조의 인쇄회로 기판 (printed circuit board: PCB) 및 이를 구비하는 반도체 소자에 관한 것으로, 특히 전기 전도도 특성이 서로 다른 이종의 금속층을 구비하는 다층 구조의 멀티패스 PCB와 이를 구비한 전원 공급 시스템에 관한 것이다.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술 및 배선 설계 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다. 예를 들면, 다양한 반도체 패키지 타입 중 하나인 BGA (Ball Grid Array) 패키지에 주로 적용되는 PCB는 그 내부에 하나 이상의 플레인층 (plane layer)을 구비하며, 각 플레인층은 다른 전자 부품들에 대한 기계적 지지 구조 및 전기적 접속 구조를 제공하는 금속 회로층을 구성한다.

지금까지 사용되어 온 PCB의 금속층은 대부분 동일한 금속 재료로 구성되어 있으며, 특히 Cu를 주로 사용하고 있다. 예를 들면, 4층 배선 구조의 PCB를 이용하는 BGA 패키지 또는 시스템 보드 (system-board) 설계에서는 금속층이 모두 Cu로 이루어진 PCB를 이용하고 있다. 통상적으로, 4층 배선 구조의 PCB에서는 그 내측의 2개 플레인층은 각각 접지 플레인 (ground plane) 및 전원 플레인 (power plane)으로 설계하고 있다.

그러나, 이와 같이 각 플레인층에서의 금속 배선층을 동일한 금속 재료로 구성하여 설계된 PCB에서는 전원 플레인 및 접지 플레인 공진이 발생하는 주파수에서 극심한 전원 잡음 문제에 직면하여 SSN (simultaneous switching noise)이 크게 발생하여 시스템의 오동작을 야기하고, 시스템 레벨 퍼포먼스 (performance)가 열화되며, EMI (electro-magnetic interference) 문제를 발생시킨다.

본 발명은 상기한 종래 기술에서의 문제점을 해결하기 위한 것으로, 직류전압(DC) 경로 및 신호 라인에 미치는 영향은 최소화하면서, 접지 플레인 또는 전원 플레인에 의해 발생되는 고주파 공진 문제를 원천적으로 제거하여 고주파 전원 잡음을 효과적으로 억제할 수 있는 멀티패스 PCB를 제공하는 것이다.

본 발명의 다른 목적은 접지 플레인 또는 전원 플레인에 의해 발생되는 고주파 공진 문제를 원천적으로 제거하여 고주파 전원 잡음을 효과적으로 억제할 수 있는 인쇄회로 기판을 구비함으로써 최적의 전원 공급 퍼포먼스를 얻을 수 있는 전원 공급 시스템을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 멀티패스 인쇄회로 기판은 각각 금속 배선층이 형성되어 있는 복수의 플레인층과, 상기 복수의 플레인층 사이에 개재되어 있는 복수의 절연층을 포함한다. 상기 복수의 플레인층은 제1 전기 전도도를 가지는 제1 금속 배선층으로 구성되어 있는 제1 플레인층과, 상기 제1 전기 전도도 보다 낮은 제2 전기 전도도를 가지는 제2 금속 배선층으로 구성되는 제2 플레인층을 포함한다.

바람직하게는, 상기 제2 금속 배선층은 상기 제1 금속 배선층 보더 더 큰 폭을 가진다. 예를 들면, 상기 제1 플레인층은 DC 신호를 전달하기 위한 신호 라인을 구성하고, 상기 제2 플레인층은 고주파 성분을 전달하기 위한 접지 플레인 또는 고주파 성분을 전달하기 위한 전원 플레인을 구성할 수 있다.

또한 바람직하게는, 상기 제1 플레인층은 상기 제2 플레인층과의 사이에 하나의 절연층을 사이에 두고 상기 제2 플레인층에 인접하게 위치된다.

상기 다른 목적을 달성하기 위하여, 본 발명에 따른 전원 공급 시스템은 전 원과, 반도체 IC (integrated circuit)와, 상기 전원으로부터 상기 반도체 IC에 전원을 공급하기 위한 전원 공급 경로를 구성하고 DC 경로 및 AC 경로가 상호 분리되어 있는 멀티패스 인쇄회로 기판으로 이루어진다.

상기 반도체 IC는 패키징된 반도체 칩 또는 반도체 다이(die)를 구성할 수 있다.

상기 멀티패스 인쇄회로 기판은 각각 금속 배선층이 형성되어 있는 복수의 플레인층과, 상기 복수의 플레인층 사이에 개재되어 있는 복수의 절연층을 포함하고, 상기 복수의 플레인층은 상기 DC 경로를 구성하는 제1 플레인층과, 상기 AC 경로를 구성하는 제2 플레인층을 포함한다. 여기서, 상기 제1 플레인층은 제1 전기 전도도를 가지는 제1 금속 배선층으로 구성되고, 상기 제2 플레인층은 상기 제1 전기 전도도 보다 낮은 제2 전기 전도도를 가지는 제2 금속 배선층으로 구성된다.

본 발명에서는 DC 전류 전원 공급시의 전기적 특성에 미치는 영향을 최소화하면서 고주파 전원 잡음을 효과적으로 억제하고 고주파 공진을 효과적으로 억제하기 위하여 DC 경로와 AC 경로가 분리되어 있는 멀티패스 PCB 및 이를 구비하는 전원 공급 시스템을 제공한다. 본 발명에 의하면, AC 경로에서는 고주파 전원 공급 네트워크에서 요구되는 낮은 값의 Q(quality factor) 특성을 얻게 되고, DC 경로에서는 IR-드롭(drop)을 효과적으로 감소시킬 수 있다. 따라서, 본 발명에 따른 멀티패스 PCB에서는, 하나의 PCB를 구성하는 각각의 플레인층의 역할에 따라 서로 다른 전기 전도도를 가지는 금속층으로 구성함으로써 최적의 전원 공급 효과를 얻을 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 전원 공급 시스템(100)의 개략적인 구성을 보여주는 블록 다이어그램이다.

도 1을 참조하면, 본 발명에 따른 전원 공급 시스템(100)은 반도체 IC (integrated circuit)(200)와, 상기 반도체 IC(200)에 전원을 공급하기 위한 전원 공급 경로를 구성하는 멀티패스 PCB(300)를 구비한다.

상기 반도체 IC(200)는 예를 들면 패키징된 반도체 칩, 또는 반도체 다이(die)로 이루어질 수 있다.

상기 멀티패스 PCB(300)에서는 상기 반도체 IC(100)에 전달되는 전류의 DC (direct current) 성분은 DC 경로(310)를 통하여 전달되고, AC (alternating current) 성분 즉 고주파 성분은 AC 경로(320)를 통하여 전달된다. 즉, 상기 멀티패스 PCB(300)에서는 상기 반도체 IC(100)에 공급되는 전류 중 DC 성분 및 AC 성분이 각각 별도의 경로에 따라 전달된다. 여기서, 상기 DC 경로(310)는 상기 AC 경로(320)에 비하여 전기 전도도가 높은 고전도성 금속층으로 구성되고, 상기 AC 경로(320)는 상기 DC 경로(320)에 비하여 전기 전도도가 낮은 저전도성 금속으로 구성된다. 예를 들면, 상기 DC 경로(310)를 Cu로 구성하고, 상기 AC 경로(320)는 Ni로 구성할 수 있다. 이 경우, Cu의 전기 전도도는 약 5.8E7 mho/m이고, Ni의 전기 전도도는 약 1.45 mho/m 로 Cu에 비해 전기 전도도가 약 5배 낮다.

상기 DC 경로(310)를 고전도성 금속으로 구성함으로써 DC 전원 공급 레벨은 그대로 유지하면서 반도체 IC(200)에서의 CMOS (complementary metal oxide semconductor) 스위칭에 의해 발생하는 고주파 전류 흐름은 저전도성 금속으로 구성된 AC 경로(320)로 유도하여 신호 라인에서 고주파 잡음이 줄어들게 된다.

상기 멀티패스 PCB(300)에서, 상기 DC 경로(310)는 비교족 좁은 폭을 가지는 배선 패턴으로 구성되도록 설계한다. 또한, 상기 DC 경로(310)와 동일 플레인층상에 전원 네트워크 및 접지 네트워크가 형성되는 경우에는 상기 DC 경로와 동일 플레인 상에 있는 전원 네트워크 및 접지 네트워크가 해당 플레인 상에서 가능한 한 상호 멀리 이격되어 위치하도록 설계하는 것이 바람직하다. 반대로, 상기 AC 경로(320)는 비교적 큰 폭을 가지며 낮은 인덕턴스 (inductance) 특성을 갖는 전원 플레인 또는 접지 플레인 형태로 설계한다. 즉, 상기 AC 경로(320)는 상기 DC 경로(310) 보다 더 큰 폭을 가지도록 설계하며, 상기 AC 경로(320)를 구성하는 저전도성 금속의 고저항 특성으로 인하여 낮은 인덕턴스 특성을 가지도록 한다. 결과적으로, 고주파 전원 공급 네트워크에서 요구되는 낮은 값의 Q(quality factor) 특성을 얻게 되고, 상기 DC 경로(310)에서는 IR-드롭(drop)을 효과적으로 감소시킬 수 있다.

상기와 같이 전원 공급 시스템(100)에서 DC 경로(310) 및 AC 경로(320)가상호 분리되도록 설계함으로써, DC-IR 드롭(drop)을 방지하면서 DC 경로(310)에서의 신호 전달 특성 저하를 방지할 수 있다.

도 2는 도 1의 전원 공급 시스템(100)의 멀티패스 PCB(300)로서 채용 가능한 구성을 예시한 것으로, 본 발명의 제1 실시예에 따른 멀티패스 PCB(330)의 구성을 개략적으로 도시한 단면도이다. 도 2는 4층 플레인을 가지는 PCB에서 본 발명에 따른 멀티패스 PCB를 구현한 경우를 예시한 것이다.

도 2의 멀티패스 PCB(330)에 있어서, 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334)은 DC 경로를 구성한다. 그리고, 제1 저전도성 금속층(336) 및 제2 저전도성 금속층(338)은 AC 경로를 구성한다. 상기 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334)은 전기 전도도가 비교적 높은 물질, 예를 들면 Cu로 이루어지고, 상기 제1 저전도성 금속층(336) 및 제2 저전도성 금속층(338)은 전기 전도도가 비교적 낮은 물질, 예를 들면 Ni로 이루어진다. 즉, 도 2의 구성에서는 내층 플레인을 구성하는 금속층을 모두 저전도성 금속층(336, 338)으로 구성하였다.

도 2의 구성에 있어서, 예를 들면 상기 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334)은 전원 공급 시스템의 신호 라인을 구성할 수 있고, 상기 제1 저전도성 금속층(336)은 상기 신호 라인의 접지 플레인을 구성할 수 있고, 상기 제2 저전도성 금속층(338)은 전원 플레인을 구성할 수 있다. 신호 라인을 구성하는 상기 제1 고전도성 금속층(332)은 도 2에 도시한 바와 같이 저전도성 금속층의 바로 위에서 하나의 절연층을 사이에 두고 인접하게 위치하도록 설계하는 것이 바람직하다.

도 2에서, 도면 참조 부호 "302", "304" 및 "306"은 각각 절연층을 나타낸다. 상기 절연층(302, 304, 306)은 예를 들면 FR-4로 이루어질 수 있다.

도 3은 본 발명의 제2 실시예에 따른 멀티패스 PCB(340)의 구성을 개략적으로 도시한 단면도이다. 도 3은 도 2의 구성과 유사하나, 2개의 내층 중 하나의 층 만이 저전도성 금속층으로 구성된다. 도 3에서, 도 2의 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.

도 3의 멀티패스 PCB(340)에 있어서, 4층 플레인을 가지는 PCB의 내층을 구성하는 2개의 플레인 중 하나 만을 저전도성 금속층(342)으로 구성하고, 다른 하나는 고전도성 금속층(344)으로 구성하였다. 여기서, 고전도성 금속층(332, 334, 344)은 DC 경로를 구성하고, 저전도성 금속층(342)은 AC 경로를 구성한다. 예를 들면, 상기 고전도성 금속층(332, 334, 344)은 Cu로 이루어지고, 상기 저전도성 금속층(342)은 Ni로 이루어질 수 있다.

도 4는 본 발명의 제3 실시예에 따른 멀티패스 PCB(350)의 구성을 개략적으로 도시한 단면도이다. 도 3은 도 2의 구성과 유사하나, 2개의 내층을 관통하여 제1 고전도성 금속층(332) 및 상기 제2 고전도성 금속층을 연결시키는 비아 콘택 플러그(352)가 형성되어 있다. 도 4에서, 도 2의 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.

도 4의 멀티패스 PCB(350)에 있어서, 상기 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334)이 Cu로 이루어지고, 상기 제1 저전도성 금속층(336) 및 제2 저전도성 금속층(338)이 Ni로 이루어진 경우에는, Cu와 Ni 사이의 접착 특성이 우수하여 이들 사이에 인터메탈 커넥션을 형성하는 데 아무런 문제가 없으므로, 상기 비아 콘택 플러그(352)는 Cu 및 Ni 중 어느 것으로도 형성이 가능하다. 도 4에서는 상기 비아 콘택 플러그(352)를 상기 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334) 구성 물질과 동일한 고전도성 금속 물질로 구성한 경우를 예시하였다.

도 5는 본 발명의 제4 실시예에 따른 멀티패스 PCB(360)의 구성을 개략적으로 도시한 단면도이다. 도 5은 도 2의 구성과 유사하나, 2개의 내층이 고전도성 금속층(362) 및 저전도성 금속층(364)으로 구성되는 이종의 금속 복합층 (heterogeneous metal complex layer)으로 구성되어 있다. 도 5에서, 도 2의 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.

도 5의 멀티패스 PCB(360)에 있어서, 예를 들면 상기 고전도성 금속층(362)은 Cu로 이루어질 수 있고, 상기 저전도성 금속층(364)은 Ni로 이루어질 수 있다. 도 4의 멀티패스 PCB(360)에 있어서, 전원 공급 네트워크 역할을 수행하는 내층에서 고주파 SSN은 스킨 효과(skin effect)에 의하여 상기 저전도성 금속층(364)의 영향 만을 받아서 도 5에서 화살표 "A"로 나타낸 바와 같은 경로에 따라 전원 공급이 이루어진다. 즉, 도 5의 구성에 있어서, 2개의 저전도성 금속층(364) 및 이들 상에 개재되어 있는 절연층(304)은 AC 경로를 구성한다. 또한, 도 5에서 화살표 "B"는 신호 전달 경로를 나타낸다. 즉, 도 5의 구성에 있어서, 2개의 고전도성 금속층(332, 362) 및 이들 사이에 개재된 절연층(302), 그리고 2개의 고전도성 금속층(334, 364) 및 이들 사이에 개재된 절연층(306)은 각각 DC 경로를 구성한다.

상기 예시된 실시예들에서와 같이 이종의 금속층을 이용하여 멀티패스 PCB를 구현하는 데 있어서, 접지 플레인 또는 전원 플레인에는 저전도성 금속으로 이루어지는 배선층을 형성하고, 신호 라인은 고전도성 금속으로 이루어지는 배선층을 형성함으로써 신호 라인에서의 손실을 최소화할 수 있다.

도 2 내지 도 5의 실시예에 있어서, 고전도성 금속으로서 Cu를 사용하고, 저 전도성 금속으로서 Ni를 사용하는 조합의 경우 만을 예시하였으나, 본 발명은 이에 한정되지 않으며 전기 전도도 특성이 서로 다른 다양한 금속 조합을 적용하는 것이 가능하다. 예를 들면, 본 발명에 따른 멀티패스 PCB에 있어서, 도 1의 DC 경로(310)를 구성하는 고전도성 금속으로서 Cu를 사용하는 경우, 도 1의 AC 경로(320)를 구성하는 저전도성 금속으로서 Ni 외에 Ti 또는 Pb를 사용하는 것도 가능하다.

또한, 도 2 내지 도 5의 실시예에서는 4층 플레인을 가지는 PCB에 적용하는 경우 만을 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 6층, 8층, 10층, 또는 그 이상의 다중층 플레인을 가지는 PCB에도 본 발명에 따른 멀티패스 PCB를 적용할 수 있음은 당업자이면 잘 알 수 있을 것이다.

도 6은 BGA 패키지에 전원을 공급하기 위하여 본 발명에 따른 멀티패스 PCB를 사용한 경우의 공진 특성을 나타낸 그래프이다. 여기서, 상기 멀티패스 PCB로서 도 2에 도시한 바와 같은 구조를 가지는 4층 플레인 구조의 PCB를 사용하였으며, 상기 제1 고전도성 금속층(332) 및 제2 고전도성 금속층(334)은 Cu로 구성하고, 상기 제1 저전도성 금속층(336) 및 제2 저전도성 금속층(338)은 Ni로 구성하였다. 도 6에는 대조예로서 종래 기술에 따른 PCB를 사용한 경우도 함께 나타나 있다. 대조예의 경우에는 4개 플레인층의 각 금속층을 모두 Cu로 형성하였다.

도 6에서 알 수 있는 바와 같이, 종래 기술에 따른 PCB를 사용한 대조예의 경우에는 전원 공급 시스템의 공진 주파수에서 전원 네트워크 임피던스가 피크(peak) 값을 갖게 되어 전원 잡음 및 EMI (electro-magnetic interference) 측면에서 매우 취약하다. 반면, 본 발명에 따른 멀티패스 PCB를 적용한 경우에는 전원 공 급 시스템의 공진 주파수에서 임피던스가 감소되었으며, 그 결과로서 SSN (simultaneous switching noise)이 감소될 수 있다.

도 7a 내지 도 7d는 각각 본 발명에 따른 멀티패스 PCB를 채용하는 전원 공급 시스템에서 신호 라인의 전기적 특성에 미치는 영향을 평가한 그래프들이다. 도 7a 내지 도 7d에 있어서, 본 발명에 따른 전원 공급 시스템으로서 도 6의 평가에 사용된 것과 동일한 구조를 사용하였다. 또한, 도 7a 내지 도 7d에 표시된 대조예는 각각 도 6의 평가에 사용된 구조와 동일하다.

더욱 상세하게는, 도 7a는 신호 라인의 전달 방향에서 단위 길이당 커패시턴스를 측정한 결과이고, 도 7b는 단위 길이당 인덕턴스를 측정한 결과이고, 도 7c는 단위 길이당 저항을 측정한 결과이고, 도 7d는 특성 임피던스를 측정한 결과이다.

도 7a 내지 도 7d에서 알 수 있는 바와 같이, 본 발명의 구조에서는 대조예의 경우에 비하여 신호 라인에서의 전기적 손실이 5% 이하이다. 이는 반도체 소자의 전기적 특성을 유지하는 데 있어서 허용 가능한 수준이다.

도 7a 내지 도 7d의 결과로부터 알 수 있는 바와 같이, 본 발명에 따른 멀티패스 PCB에서와 같이 전원 플레인층 및 전압 플레인층을 저전도성 금속으로 구성하는 경우에도 소자 특성에 특별한 영향을 미치지 않을 정도로 신호 라인의 전기적 특성에 미치는 영향을 최소화할 수 있으며, 전원 플레인층 및 전압 플레인층을 저전도성 금속으로 구성함으로써 전원 공급 시스템에서 DC 경로와 AC 경로를 분리시켜 임피던스를 억제함으로써 전원 공급 시스템에서의 공진을 줄이는 것이 가능하다.

본원 발명에서는 DC 전류 전원 공급시의 전기적 특성에 미치는 영향을 최소화하면서 고주파 전원 잡음을 효과적으로 억제하고 고주파 공진을 효과적으로 억제하기 위하여 DC 경로와 AC 경로가 분리되어 있는 멀티패스 PCB 및 이를 구비하는 전원 공급 시스템을 제공한다. DC 경로 및 AC 경로는 각각의 특성에 따른 최적 설계를 위하여 서로 다른 전기전도도를 가지는 이종의 금속층으로 구성한다. 즉, DC 경로는 고전도성 금속으로 구성하고, AC 경로는 저전도성 금속으로 구성한다. 그 결과, AC 경로에서는 고주파 전원 공급 네트워크에서 요구되는 낮은 값의 Q(quality factor) 특성을 얻게 되고, DC 경로에서는 IR-드롭(drop)을 효과적으로 감소시킬 수 있다. 따라서, 본 발명에 따른 멀티패스 PCB에서는, 하나의 PCB를 구성하는 각각의 플레인층의 역할에 따라 서로 다른 전기 전도도를 가지는 금속층으로 구성함으로써 최적의 전원 공급 효과를 얻을 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims

각각 금속 배선층이 형성되어 있는 복수의 플레인층과,

상기 복수의 플레인층 사이에 개재되어 있는 복수의 절연층을 포함하고,

상기 복수의 플레인층은 제1 전기 전도도를 가지는 제1 금속 배선층으로 구 성되어 있는 제1 플레인층과, 상기 제1 전기 전도도 보다 낮은 제2 전기 전도도를 가지는 제2 금속 배선층으로 구성되는 제2 플레인층을 포함하는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제1항에 있어서,

상기 제1 금속 배선층은 Cu로 이루어지는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제1항에 있어서,

상기 제2 금속 배선층은 Ni, Ti 또는 Pb로 이루어지는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제1항에 있어서,

상기 제2 금속 배선층은 상기 제1 금속 배선층 보더 더 큰 폭을 가지는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제1항에 있어서,

상기 제1 플레인층은 DC 신호를 전달하기 위한 신호 라인을 구성하는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제5항에 있어서,

상기 제2 플레인층은 고주파 성분을 전달하기 위한 접지 플레인을 구성하는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제5항에 있어서,

상기 제2 플레인층은 고주파 성분을 전달하기 위한 전원 플레인을 구성하는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제5항에 있어서,

상기 제1 플레인층은 상기 제2 플레인층과의 사이에 하나의 절연층을 사이에 두고 상기 제2 플레인층에 인접하게 위치되어 있는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
제1항에 있어서,

상기 제2 플레인층은 상기 복수의 플레인층 중에서 내층 (inner layer)을 구성하는 것을 특징으로 하는 멀티패스 인쇄회로 기판.
전원과,

반도체 IC (integrated circuit)와,

상기 전원으로부터 상기 반도체 IC에 전원을 공급하기 위한 전원 공급 경로 를 구성하고 DC 경로 및 AC 경로가 상호 분리되어 있는 멀티패스 인쇄회로 기판으로 이루어지는 것을 특징으로 하는 전원 공급 시스템.
제10항에 있어서,

상기 반도체 IC는 패키징된 반도체 칩 또는 반도체 다이(die)인 것을 특징으로 하는 전원 공급 시스템.
제10항에 있어서,

상기 멀티패스 인쇄회로 기판은

각각 금속 배선층이 형성되어 있는 복수의 플레인층과, 상기 복수의 플레인층 사이에 개재되어 있는 복수의 절연층을 포함하고,

상기 복수의 플레인층은 상기 DC 경로를 구성하는 제1 플레인층과, 상기 AC 경로를 구성하는 제2 플레인층을 포함하는 것을 특징으로 하는 전원 공급 시스템.
제12항에 있어서,

상기 제1 플레인층은 제1 전기 전도도를 가지는 제1 금속 배선층으로 구성되고, 상기 제2 플레인층은 상기 제1 전기 전도도 보다 낮은 제2 전기 전도도를 가지는 제2 금속 배선층으로 구성되는 것을 특징으로 하는 전원 공급 시스템.
제13항에 있어서,

상기 제1 금속 배선층은 Cu로 이루어지는 것을 특징으로 하는 전원 공급 시스템.
제13항에 있어서,

상기 제2 금속 배선층은 Ni, Ti 또는 Pb로 이루어지는 것을 특징으로 하는 전원 공급 시스템.
제13항에 있어서,

상기 제2 금속 배선층은 상기 제1 금속 배선층 보더 더 큰 폭을 가지는 것을 특징으로 하는 전원 공급 시스템.
제13항에 있어서,

상기 제1 플레인층은 신호 라인을 구성하는 것을 특징으로 하는 전원 공급 시스템.
제17항에 있어서,

상기 제2 플레인층은 접지 플레인을 구성하는 것을 특징으로 하는 전원 공급 시스템.
제17항에 있어서,

상기 제2 플레인층은 전원 플레인을 구성하는 것을 특징으로 하는 전원 공급 시스템.
제17항에 있어서,

상기 제1 플레인층은 상기 제2 플레인층과의 사이에 하나의 절연층을 사이에 두고 상기 제2 플레인층에 인접하게 위치되어 있는 것을 특징으로 하는 전원 공급 시스템.
제13항에 있어서,

상기 제2 플레인층은 상기 복수의 플레인층 중에서 내층을 구성하는 것을 특징으로 하는 전원 공급 시스템.