KR100590061B1 - 계조 전류 생성 회로와 이를 이용한 표시 장치 및 그 표시패널과 구동 방법 - Google Patents

계조 전류 생성 회로와 이를 이용한 표시 장치 및 그 표시패널과 구동 방법 Download PDF

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Abstract

본 발명은 계조 전류 생성 회로와 이를 이용한 표시 장치 및 그 표시 패널과 구동 방법에 관한 것이다. 본 발명에 따른 표시 장치는 데이터 전류를 전달하는 복수의 데이터선, 선택 신호를 전달하는 복수의 주사선, 및 데이터선과 주사선에 의해 각각 정의되는 복수의 화소 영역을 포함하는 표시부, 복수의 계조 데이터를 데이터 전류로 변환하여 데이터선에 인가하는 데이터 구동부, 및 선택 신호를 복수의 주사선에 순차적으로 인가하는 주사 구동부를 포함하며, 데이터 구동부는 복수의 서로 다른 제1 전류를 입력하여 계조 데이터에 대응되는 데이터 전류를 출력하는 복수의 디지털/아날로그 컨버터 그룹을 포함하고, 디지털/아날로그 컨버터 그룹은 제1 전류를 입력하여 계조 데이터에 대응되는 데이터 전류를 출력하는 제1 디지털/아날로그 컨버터와, 제1 전류에 대응되는 제1 전압을 입력하여 계조 데이터에 대응되는 데이터 전류를 출력하는 제2 디지털/아날로그 컨버터를 포함한다.
계조 전류 생성 회로, 전류 샘플/홀드 회로, 바이어스 전류, 디지털/아날로그 컨버터, 데이터 구동부

Description

계조 전류 생성 회로와 이를 이용한 표시 장치 및 그 표시 패널과 구동 방법{GRAY-SCALE CURRENT GENERATING CIRCUIT, DISPLAY DEVICE USING THE SAME, AND DISPLAY PANEL AND DRIVING METHOD THEREOF}
도 1은 본 발명의 일실시예에 따른 유기 EL 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일실시예에 따른 데이터 구동부를 도시한 블록도이다.
도 3은 본 발명의 제1 실시예에 따른 계조 전류 생성부를 도시한 블록도이다.
도 4는 도 3의 디지털/아날로그 컨버터(DAC1)에 사용되는 전류 샘플/홀드 회로를 예시적으로 도시한 것이다.
도 5는 본 발명의 제1 실시예에 따른 디지털/아날로그 컨버터를 보다 구체적으로 도시한 것이다.
도 6은 본 발명의 제2 실시예에 따른 계조 전류 생성부를 도시한 블록도이다.
도 7은 도 6의 디지털/아날로그 컨버터(DAC2)에 사용되는 전류 샘플/홀드 회로를 예시적으로 도시한 것이다.
도 8은 본 발명의 제2 실시예에 따른 디지털/아날로그 컨버터 그룹을 도시한 회로도이다.
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 계조 전류 생성 회로 및 이를 이용한 유기 전계발광(electroluminescent, 이하 EL이라 함) 표시 장치 및 그 표시 패널과 구동 방법에 관한 것이다.
일반적으로 유기 EL 표시 장치는 형광성 유기 화합물을 전기적으로 여기시켜 발광시키는 표시 장치로서, N×M 개의 유기 발광셀들을 전압 기입 혹은 전류 기입하여 영상을 표현할 수 있도록 되어 있다. 이러한 유기 발광셀은 애노드(ITO), 유기 박막, 캐소드 레이어(metal)의 구조를 가지고 있다. 유기 박막은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emitting layer, EML), 전자 수송층(electron transport layer, ETL) 및 정공 수송층(hole transport layer, HTL)을 포함한 다층 구조로 이루어지고, 또한 별도의 전자 주입층(electron injecting layer, EIL)과 정공 주입층(hole injecting layer, HIL)을 포함하고 있다.
이와 같이 이루어지는 유기 발광셀을 구동하는 방식에는 단순 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor, TFT) 또는 MOSFET를 이용한 능동 구동(active matrix) 방식이 있다. 단순 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 구동 방식은 박막 트랜지스터와 커패시터를 각 ITO(indium tin oxide) 화소 전극에 접속하여 커패시터 용량에 의해 전압을 유지하도록 하는 구동 방식이다. 이때, 커패시터에 전압을 유지시키기 위해 인가되는 신호의 형태에 따라 능동 구동 방식은 전압 기입(voltage programming) 방식과 전류 기입(current programming) 방식으로 나누어진다.
그런데 종래의 전압 기입 방식의 화소 회로에서는 제조 공정의 불균일성에 의해 생기는 박막 트랜지스터의 문턱 전압(VTH) 및 캐리어(carrier)의 이동도(mobility)의 편차로 인해 고계조를 얻기 어렵다는 문제점이 있다. 이에 반해 전류 기입 방식의 화소 회로는 화소 회로에 전류를 공급하는 전류원이 패널 전체를 통해 균일하다고 하면 각 화소내의 구동 트랜지스터가 불균일한 전압-전류 특성을 갖는다 하더라도 균일한 디스플레이 특성을 얻을 수 있다.
이와 같은 전류 기입형 화소를 이용하여 표시 장치를 구현하는 경우, 계조 데이터를 계조 전류로 변환하여 화소에 인가하는 계조 전류 생성 회로가 필요하게 된다.
본 발명이 이루고자 하는 기술적 과제는 계조 데이터에 대응되는 계조 전류를 출력할 수 있는 계조 전류 생성 회로 및 이를 이용한 표시 장치와 그 표시 패널 및 구동 방법을 제공하기 위한 것이다.
상기 과제를 달성하기 위하여 본 발명의 하나의 특징에 따른 표시 장치는 데이터 전류를 전달하는 복수의 데이터선, 선택 신호를 전달하는 복수의 주사선, 및 상기 데이터선과 상기 주사선에 의해 각각 정의되는 복수의 화소 영역을 포함하는 표시부; 복수의 계조 데이터를 상기 데이터 전류로 변환하여 상기 데이터선에 인가하는 데이터 구동부; 및 상기 선택 신호를 상기 복수의 주사선에 순차적으로 인가하는 주사 구동부를 포함하며, 상기 데이터 구동부는 복수의 서로 다른 제1 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 복수의 디지털/아날로그 컨버터 그룹을 포함하고, 상기 디지털/아날로그 컨버터 그룹은 상기 제1 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제1 디지털/아날로그 컨버터와, 상기 제1 전류에 대응되는 제1 전압을 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제2 디지털/아날로그 컨버터를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는 데이터 전류를 전달하는 복수의 데이터선, 선택 신호를 전달하는 복수의 주사선, 및 상기 데이터선과 상기 주사선에 의해 각각 정의되는 복수의 화소 영역을 포함하는 표시부; 제1 신호를 제1 기간만큼 순차적으로 지연시켜 복수의 제2 신호를 생성하는 제1 시프트 레지스터; 상기 제2 신호에 동기하여 복수의 계조 데이터를 래치하여 출력하는 제1 래치; 상기 복수의 계조 데이터를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 계조 전류 생성부; 및 상기 계조 전류 생성부로부터 출력된 상기 데이터 전류를 상기 복수의 데이터선에 인가하는 출력부를 포함하며, 상기 계조 전류 생성부 는 복수의 서로 다른 바이어스 전류를 생성하는 바이어스 전류 생성부 및 상기 복수의 바이어스 전류를 순차적으로 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 복수의 디지털/아날로그 컨버터 그룹을 포함하며, 상기 디지털/아날로그 컨버터 그룹은 상기 바이어스 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제1 디지털/아날로그 컨버터와, 상기 바이어스 전류에 대응되는 제1 전압을 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제2 디지털/아날로그 컨버터를 포함한다.
본 발명의 하나의 특징에 따른 표시 패널은 인가되는 데이터 전류에 대응하여 화상을 표시하는 복수의 화소를 포함하는 표시부; 복수의 서로 다른 제1 전류를 생성하는 제1 전류 생성부; 상기 제1 전류에 대응되는 제1 전압을 저장하고, 제1 계조 데이터에 응답하여 상기 제1 전압에 대응되는 제2 전류를 각각 출력하는 복수의 제1 샘플/홀드 회로; 및 상기 제1 전류를 복사하여 상기 제1 전류에 대응되는 제2 전압을 저장하고, 제2 계조 데이터에 응답하여 상기 제2 전압에 대응되는 제3 전류를 각각 출력하는 복수의 제2 샘플/홀드 회로를 포함한다.
본 발명의 하나의 특징에 따른 계조 전류 생성 회로는 제1 및 제2 계조 데이터를 포함하는 복수의 디지털 계조 데이터를 각각 제1 및 제2 계조 전류로 변환하여 출력하는 계조 전류 생성 회로로서, 복수의 서로 다른 제1 전류를 출력하는 제1 전류 생성부; 상기 제1 전류를 각각 샘플링하고 상기 제1 계조 데이터의 각 비트 데이터에 응답하여 상기 샘플링한 데이터에 대응되는 제2 전류를 출력하는 복수의 제1 샘플/홀드 회로; 상기 제1 전류를 복사하고, 상기 제2 계조 데이터의 각 비트 데이터에 응답하여 상기 복사한 제1 전류에 대응되는 제3 전류를 출력하는 복수의 제2 샘플/홀드 회로를 포함한다.
본 발명의 하나의 특징에 따른 구동 방법은 인가되는 데이터 전류에 대응하여 화상을 표시하는 복수의 화소가 형성된 표시 패널을 구동하기 위한 구동 방법으로서, 복수의 서로 다른 제1 전류를 샘플링하여 상기 제1 전류에 각각 대응되는 복수의 제1 전압을 저장하는 제1 단계; 상기 제1 전류를 복사하여 상기 제1 전류에 각각 대응되는 복수의 제2 전압을 저장하는 제2 단계; 상기 복수의 화소 중 제1 화소의 계조를 나타내는 제1 계조 데이터에 응답하여 상기 제1 전압에 각각 대응되는 복수의 제2 전류를 출력하는 제3 단계; 상기 복수의 화소 중 제2 화소의 계조를 나타내는 제2 계조 데이터에 응답하여 상기 제2 전압에 각각 대응되는 복수의 제3 전류를 출력하는 제4 단계; 및 상기 제2 및 제3 전류를 각각 상기 제1 및 제2 화소에 인가하는 제5 단계를 포함한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. 그리고 본 발명의 실시예에서는 표시 장치로서 유기 물질의 전계발광을 이용하는 유기 전계발광(이하, "유기 EL"이라 함) 표시 장치를 예로 들어 설명한다.
도 1은 본 발명의 일실시예에 따른 유기 EL 표시 장치를 개략적으로 도시한 평면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 유기 EL 표시 장치는 표시 패널을 형성하기 위한 기판(1000)을 포함하며, 기판(1000)은 실제 화상이 표시되는 표시부(100)와 화상이 표시되지 않는 주변부를 포함한다. 주변부에는 데이터 구동부(200), 주사 구동부(300, 400)가 형성되어 있다.
표시부(100)는 복수의 데이터선(D1∼Dm), 복수의 선택 주사선(S1∼Sn), 복수의 발광 주사선(E1∼En), 및 복수의 화소(110)를 포함한다. 데이터선(D1∼Dm)은 열 방향으로 뻗어 있으며, 화상을 나타내는 데이터 전류를 화소로 전달한다. 선택 주사선(S1∼Sm) 및 발광 주사선(E1∼En)은 행 방향으로 뻗어 있으며 각각 선택 신호와 발광 신호를 화소로 전달한다. 그리고 하나의 데이터선과 하나의 선택 주사선에 의하여 화소 영역이 정의된다.
데이터 구동부(200)는 데이터 전류를 데이터선(D1∼Dm)에 인가한다. 주사 구동부(300)는 복수의 선택 주사선(S1∼Sn)에 선택 신호를 순차적으로 인가하고, 주사 구동부(400)는 복수의 발광 주사선(E1∼En)에 발광 신호를 순차적으로 인가한다.
데이터 구동부 및/또는 주사 구동부(300, 400)는 기판(1000) 위에 집적 회로 형태로 직접 장착될 수 있다. 또는 이들 구동부(200, 300, 및/또는 400)를 기판 (1000) 위에서 데이터선(D1∼Dm), 주사선(S1∼Sn, E1∼En) 및 화소 회로의 트랜지스터를 형성하는 층과 동일한 층들로 형성할 수도 있다. 또는 이들 구동부(200, 300, 및/또는 400)를 기판(1000)과 별도의 기판에 형성하여 이들 기판을 기판(1000)에 전기적으로 연결할 수도 있으며, 또한 기판(1000)에 접착되어 전기적으로 연결된 TCP(tape carrier package), FPC(flexible printed circuit) 또는 TAB(tape automatic bonding)에 칩 등의 형태로 장착할 수도 있다.
도 2는 본 발명의 일실시예에 따른 데이터 구동부(200)를 도시한 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 데이터 구동부(200)는 시프트 레지스터(210), 래치(220), 계조 전류 생성부(230), 및 출력부(240)를 포함한다.
시프트 레지스터(210)는 클록 신호(Clk)에 동기하여 시작 신호(SP)를 순차적으로 시프트시켜 출력한다. 래치(220)는 시프트 레지스터(210)의 출력 신호에 동기하여 화상 신호를 래치하여 출력한다.
계조 전류 생성부(230)는 래치(220)로부터 출력된 화상 신호를 입력하여 화상 신호에 대응되는 계조 전류(ID1∼IDm)를 생성한다.
출력부(240)는 계조 전류 생성부(230)로부터 출력된 계조 전류(ID1∼IDm)를 데이터선(D1∼Dm)에 인가한다. 출력부(240)는 계조 전류 생성부(230)의 출력단과 데이터선(D1∼Dm) 간에 각각 연결된 버퍼 회로로 형성될 수 있다.
이하에서는 도 3 내지 도 5을 참조하여 본 발명의 제1 실시예에 따른 계조 전류 생성부에 대하여 설명한다. 다만, 이하에서는 설명의 편의를 위하여 화상 신호가 6비트의 계조 데이터인 것으로 가정하여 설명한다.
도 3은 본 발명의 제1 실시예에 따른 계조 전류 생성부(230)를 도시한 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 계조 전류 생성부(230)는 시프트 레지스터(231), 바이어스 전류 생성부(232) 및 디지털/아날로그 컨버터(DAC1∼DACm)를 포함한다.
시프트 레지스터(231)는 각 디지털/아날로그 컨버터(DAC1∼DACm)가 순차적으로 바이어스 전류(IB1∼IB6)를 입력하도록 시작 신호(도시되지 않음)를 클록 신호(도시되지 않음)에 동기하여 순차적으로 시프트시킨다.
바이어스 전류 생성부(232)는 계조 데이터의 비트 수에 해당하는 바이어스 전류(IB1∼IB6)를 생성하여 디지털/아날로그 컨버터(DAC1∼DACm)로 출력한다. 본 발명의 일실시예에 따르면, 바이어스 전류(IB2)는 바이어스 전류(IB1)의 실질적으로 2배가 되도록 설정되고, 바이어스 전류(IB3∼IB6)는 각각 바이어스 전류(IB1)의 실질적으로 4배, 8배, 16배, 32배가 되도록 설정된다.
디지털/아날로그 컨버터(DAC1∼DACm)는 시프트 레지스터(231)의 출력 신호(SR1∼SRm)에 동기하여 계조 데이터를 아날로그 전류(Iout1∼Ioutm)로 변환시킨다. 그리고 각각의 디지털/아날로그 컨버터(DAC1∼DACm)는 계조 데이터의 비트 수에 해 당하는 개수의 전류 샘플/홀드 회로를 포함한다. 하나의 디지털/아날로그 컨버터에 포함된 6개의 전류 샘플/홀드 회로는 바이어스 전류(IB1∼IB6)를 각각 샘플링/홀딩하고 계조 데이터의 각 비트에 응답하여 샘플링/홀딩한 전류를 출력한다.
도 4는 본 발명의 제1 실시예에 따른 전류 샘플/홀드 회로를 도시한 것으로서, 계조 데이터의 첫 번째 비트에 대응하는 전류를 샘플링/홀딩하는 전류 샘플/홀드 회로를 도시한 것이다.
도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전류 샘플/홀드 회로는 트랜지스터(M11), 커패시터(C11), 및 스위칭 소자(SW11∼SW13)를 포함한다.
트랜지스터(M11)는 P 타입의 채널을 갖는 MOS 트랜지스터로 형성되고, 소스가 전원 전압(VDD)에 연결되어 있다. 그리고 트랜지스터(M11)의 게이트 및 소스 간에는 커패시터(C11)가 연결되어 있다.
스위칭 소자(SW11)는 트랜지스터(M11)의 드레인과 게이트 간에 연결되며, 시프트 레지스터(231)의 출력 신호(SR1)에 응답하여 턴온된다.
스위칭 소자(SW12)는 바이어스 전류 생성부(232)의 출력단과 트랜지스터(M11)의 드레인 간에 접속되고, 시프트 레지스터(231)의 출력 신호(SR1)에 응답하여 턴온된다.
그리고, 스위칭 소자(SW13)는 트랜지스터(M11)의 드레인과 디지털/아날로그 컨버터(DAC1)의 출력단 간에 연결되고, 계조 데이터의 첫 번째 비트에 응답하여 턴온된다.
이로써, 시프트 레지스터(321)로부터 출력 신호(SR1)가 입력되면 스위칭 소자(SW11)가 턴온되어, 트랜지스터(M11)가 다이오드 연결되고, 스위칭 소자(SW12)가 턴온되어 바이어스 전류(IB1)가 트랜지스터(M11)로 전달된다. 따라서, 바이어스 전류(IB1)에 대응되는 전압이 커패시터(C11)에 저장된다.
이 후, 계조 데이터가 스위칭 소자(SW13)에 인가되고, 계조 데이터의 첫 번째 비트가 1인 경우 스위칭 소자(SW13)가 턴온된다. 그러면, 커패시터(C11)에 저장된 전압에 대응되는 전류가 트랜지스터(M11)를 통하여 디지털/아날로그 컨버터(DAC1)의 출력단으로 흐르게 된다. 계조 데이터의 첫 번째 비트가 0인 경우에는 스위칭 소자(SW13)가 턴오프되며, 트랜지스터(M11)로부터의 전류가 차단된다.
이와 같은 전류 샘플/홀드 회로를 계조 데이터의 비트 수만큼 형성하고, 각 전류 샘플/홀드 회로의 스위칭 소자(SW13)에 계조 데이터의 첫 번째 내지 여섯 번째 비트를 인가함으로써, 6비트 계조 데이터에 대응되는 계조 전류(ID1∼IDm)를 출력할 수 있게 된다.
도 5는 본 발명의 제1 실시예에 따른 디지털/아날로그 컨버터를 도시한 것으로서, 복수의 디지털/아날로그 컨버터(DAC1∼DACm) 중 디지털/아날로그 컨버터(DAC1)를 대표적으로 도시하였다.
본 발명의 일실시예에 따른 디지털/아날로그 컨버터(DAC1)는 6개의 전류 샘플/홀드 회로를 포함하며, 각각의 전류 샘플/홀드 회로는 바이어스 전류(IB1∼IB6)를 샘플링/홀딩하고 계조 데이터의 각 비트에 응답하여 바이어스 전류(IB1∼IB6)를 출력단으로 출력한다.
구체적으로는, 시프트 레지스터(321)로부터 출력 신호(SR1)가 인가되면 6개의 전류 샘플/홀드 회로의 스위칭 소자(SW11∼SW16)가 턴온되어 트랜지스터(M11∼M61)가 다이오드 연결되고, 스위칭 소자(SW12∼SW62)가 턴온되어 바이어스 전류(IB1∼IB6)가 트랜지스터(M11∼M61)를 통하여 흐르게 된다. 따라서, 바이어스 전류(IB1∼IB6)에 대응되는 전압이 커패시터(C11∼C61)에 각각 저장된다.
그리고 계조 데이터의 각 비트가 6개의 전류 샘플/홀드 회로의 스위칭 소자(SW13∼SW63)에 인가되면, 전류 샘플/홀드 회로가 계조 데이터에 응답하여 커패시터(C11∼C61)에 저장된 전압에 대응되는 전류를 출력단으로 출력한다.
예컨대, 계조 데이터가 (001010)인 경우 도 5의 좌측에서 두 번째 및 네 번째 전류 샘플/홀드 회로의 스위칭 소자(SW23, SW43)가 턴온되어, 커패시터(C21, C41)에 저장된 전압에 대응되는 전류(Iout1[1], Iout1[4])가 출력된다.
그리고, 시프트 레지스터(231)로부터 출력 신호(SR1∼SRm)가 복수의 디지털/아날로그 컨버터(DAC1∼DACm)에 순차적으로 인가되는 동안, 디지털/아날로그 컨버터(DAC1∼DACm)에 해당 계조 데이터가 인가하며, 디지털/아날로그 컨버터(DAC1∼DACm)는 시프트 레지스터(231)의 출력 신호(SR1∼SRm)에 동기하여 계조 데이터에 대응되는 전류(Iout1∼Ioutm)를 순차적으로 출력한다.
또한 본 발명의 일실시예에 따른 디지털/아날로그 컨버터는 상술한 바와 같 이 바이어스 전류 생성부(232)에서 계조 데이터의 각 비트에 대응되는 6개의 바이어스 전류(IB1∼IB6)를 생성하여 6개의 전류 샘플/홀드 회로로 출력한다. 따라서, 하나의 바이어스 전압 또는 전류를 입력하여 서로 다른 복수의 전류를 홀딩하는 경우에 비하여 트랜지스터(M11∼M61)의 특성에 의한 홀딩 전류의 편차를 방지할 수 있게 된다.
즉, 하나의 바이어스 전압 또는 전류를 사용하고 각 전류 샘플/홀드 회로에 포함된 트랜지스터(M11∼M61)의 채널의 폭과 길이를 제어하여, 각 전류 샘플/홀드 회로가 서로 다른 전류를 샘플링/홀딩하도록 할 수 있으나, 이 경우 트랜지스터(M11∼M61)의 편차에 의하여 원하는 전류가 홀딩되지 않는 문제가 발생될 수 있다.
따라서, 본 발명의 일실시예에서는 각 전류 샘플/홀드 회로에 포함된 트랜지스터(M11∼M61)의 특성이 실질적으로 동일하도록 설정하고, 바이어스 전류 생성부(232)에서 복수의 바이어스 전류를 생성하여 전류 샘플/홀드 회로로 각각 전달함으로써, 트랜지스터(M11∼M61)에 의한 전류의 편차를 방지할 수 있다.
그러나 본 발명의 제1 실시예에 따른 계조 전류 생성부(230)는 바이어스 전류 생성부(232)에서 바이어스 전류(IB1∼IB6)를 생성하여 각 디지털/아날로그 컨버터(DAC1∼DACm)에 순차적으로 인가해야 하므로, 각 디지털/아날로그 컨버터(DAC1∼DACm)에 할당되는 샘플링 기간이 매우 짧다는 단점이 있었다. 즉, 주사선(S1∼Sn)에 순차적으로 선택 신호가 인가되는 동안, 출력부(233)가 m 개의 데이터선(D1∼Dm)에 데이터 전류를 인가하여야 하므로, 수평 주기 내에서 모든 디지털/아날로그 컨버터(DAC1∼DACm)가 바이어스 전류(IB1∼IB6)를 샘플링/홀딩하고 계조 데이터에 대응되는 계조 전류를 출력부(233)로 출력하여야 하는 부담이 있었다.
따라서, 디지털/아날로그 컨버터(DAC1∼DACm)에 포함된 전류 샘플/홀드 회로가 할당된 시간 내에 바이어스 전류(IB1∼IB6)에 대응되는 전압을 충분히 충전하지 못한 상태에서 전류를 홀딩하게 되는 문제가 발생되었다.
이러한 문제를 극복하기 위하여, 본 발명의 제2 실시예에 따른 계조 전류 생성부(230)는 디지털/아날로그 컨버터(DAC1∼DACm)를 복수개의 그룹으로 나누고, 하나의 그룹에 포함된 디지털/아날로그 컨버터는 실질적으로 동시에 샘플링 동작을 수행하도록 함으로써, 샘플링 시간을 확보한다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 제2 실시예에 따른 계조 전류 생성부(230)에 대하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 계조 전류 생성부(230)를 도시한 블록도이다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 계조 전류 생성부(230)는 복수의 디지털/아날로그 컨버터(DAC1∼DACm)를 적어도 두 개의 그룹으로 나누어 바이어스 전류를 전달한다는 점에서 본 발명의 제1 실시예에 따른 계조 전류 생성부와 차이점을 갖는다.
그리고, 시프트 레지스터(231)의 출력 신호(SR1∼SRi)는 각 그룹에 포함된 복수의 디지털/아날로그 컨버터 중 어느 하나에 인가되며, 바이어스 전류(IB1∼IB6) 는 시프트 레지스터(231)의 출력 신호가 인가되는 디지털/아날로그 컨버터에 공급된다.
즉, 도 6과 같이 두 개의 디지털/아날로그 컨버터를 하나의 그룹(234)으로 설정한 경우, 시프트 레지스터(231)의 출력 신호(SR1∼SRi)는 각 그룹에 포함된 첫번째 디지털/아날로그 컨버터(DAC2i∼1)에 인가되도록 할 수 있으며, 디지털/아날로그 컨버터(DAC2i-1)는 바이어스 전류(IB1∼IB6)를 입력하고, 디지털/아날로그 컨버터(DAC2i)는 바이어스 전류(IB1∼IB6)에 대응되는 전압을 입력한다.
이로써, 시프트 레지스터(231)의 출력 신호(SR1∼SRi)의 인에이블 기간이 본 발명의 제1 실시예에 따른 시프트 레지스터의 출력 신호(SR1∼SRm)에 비하여 실질적으로 두 배가 되며, 디지털/아날로그 컨버터(DAC1∼DACm)의 바이어스 전류(IB1∼IB6) 샘플링 기간이 두 배로 늘어나게 된다.
이하에서는 본 발명의 제2 실시예에 따른 계조 전류 생성부(230)의 디지털/아날로그 컨버터의 구성 및 동작에 대하여 보다 구체적으로 설명한다. 다만, 설명의 편의를 위하여 하나의 디지털/아날로그 그룹은 두 개의 디지털/아날로그 컨버터를 포함하는 것으로 하고, 복수개의 디지털/아날로그 그룹 중 첫 번째 그룹에 포함된 디지털/아날로그 컨버터(DAC1∼DAC2)를 중심으로 설명하기로 한다.
본 발명의 제2 실시예에 따르면, 디지털/아날로그 컨버터(DAC1)는 6개의 전류 샘플/홀드 회로를 포함하고, 하나의 전류 샘플/홀드 회로는 도 4와 실질적으로 동일하게 형성된다.
즉, 디지털/아날로그 컨버터(DAC1)의 전류 샘플/홀드 회로는 트랜지스터(M11), 커패시터(C11), 및 스위칭 소자(SW11∼SW13)를 포함한다. 스위칭 소자(SW11, SW12)는 시프트 레지스터(231)의 출력 신호(SR1)에 의하여 턴온되고, 커패시터(C11)는 트랜지스터(M11)에 흐르는 바이어스 전류에 대응되는 전압을 저장한다. 스위칭 소자(SW13)는 계조 데이터에 응답하여 턴온되고, 스위칭 소자(SW13)가 턴온되면 커패시터(C11)에 저장된 전압에 대응되는 전류가 디지털/아날로그 컨버터(DAC1)의 출력단으로 출력된다.
디지털/아날로그 컨버터(DAC2)도 6개의 전류 샘플/홀드 회로를 포함하며, 각 전류 샘플/홀드 회로는 디지털/아날로그 컨버터(DAC1)의 전류 샘플/홀드 회로에 흐르는 바이어스 전류를 복사하여, 바이어스 전류에 대응되는 전압을 저장한다.
도 7은 본 발명의 제2 실시예에 따른 디지털/아날로그 컨버터(DAC2)의 전류 샘플/홀드 회로를 도시한 것으로서, 계조 데이터의 첫 번째 비트에 대응하는 전류를 홀딩하는 전류 샘플/홀드 회로를 도시한 것이다.
도 7에 도시된 바와 같이, 디지털/아날로그 컨버터(DAC2)의 전류 샘플/홀드 회로는 트랜지스터(M12), 커패시터(C12), 및 스위칭 소자(SW14)를 포함한다.
트랜지스터(M11)는 게이트가 트랜지스터(M11)의 게이트에 연결되어 있으며(도시되지 않음), 소스가 전원(VDD)에 연결되어 있다. 트랜지스터(M11)의 게이트 및 소스 간에는 커패시터(C12)가 연결되어 있으며, 커패시터(C12)는 트랜지스터(M11)에 흐르는 전류에 대응되는 전압을 저장한다.
스위칭 소자(SW14)는 트랜지스터(M12)의 드레인에 연결되어 있으며, 계조 데이터의 첫 번째 비트에 응답하여 턴온된다.
이와 같은 구성을 취함으로써, 트랜지스터(M12)의 게이트에는 트랜지스터(M11)의 게이트에 인가되는 전압과 실질적으로 동일한 전압이 인가되고, 따라서 트랜지스터(M11)에 흐르는 바이어스 전류(IB1)와 실질적으로 동일한 전류가 트랜지스터(M12)에 흐르게 된다.
따라서, 트랜지스터(M12)에 흐르는 전류에 대응되는 전압이 커패시터(C12)에 충전된다. 그리고, 계조 데이터의 첫 번째 비트에 응답하여 스위칭 소자(SW14)가 턴온되면, 커패시터(C14)에 저장된 전압에 대응되는 전류가 스위칭 소자(SW14)를 통하여 출력된다.
이와 같이 디지털/아날로그 컨버터(DAC2)에 포함된 전류 샘플/홀드 회로를 디지털/아날로그 컨버터(DAC1)에 포함된 전류 샘플/홀드 회로와 연결시키면, 디지털/아날로그 컨버터(DAC1, DAC2)가 실질적으로 동시에 바이어스 전류의 샘플링/홀딩 동작을 수행하게 된다.
이로써, 하나의 그룹에 포함된 복수의 전류 샘플/홀드 회로가 실질적으로 동시에 샘플링/홀딩 동작을 수행하게 되고, 인가되는 계조 데이터에 응답하여 샘플링한 전류를 출력하게 된다. 이 때, 계조 데이터는 두 개의 디지털/아날로그 컨버터(DAC1, DAC2)에 순차적으로 인가되거나 또는 동시에 인가될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 하나의 그룹에 포함되는 디지털/아날로그 컨버터(DAC1, DAC2)를 도시한 회로도이다.
도 8에 도시된 바와 같이, 디지털/아날로그 컨버터(DAC1)의 각 전류 샘플/홀드 회로에 바이어스 전류(IB1∼IB6)가 인가되고, 디지털/아날로그 컨버터(DAC2)의 트랜지스터(M12∼M62)가 디지털/아날로그 컨버터(DAC1)의 각 트랜지스터(M11∼M61)의 게이트에 연결되어 있다.
따라서, 하나의 그룹에 포함된 복수의 디지털/아날로그 컨버터(DAC2i-1, DAC2i)가 실질적으로 동시에 바이어스 전류(IB1∼IB6)를 샘플링하게 되어 전류 샘플/홀드 회로의 샘플링 기간이 늘어나게 된다. 또한, 바이어스 전류 생성부(232)는 순차적으로 각 그룹에 바이어스 전류를 전달함으로써, 디지털/아날로그 컨버터(DAC1∼DACm)에 공급되는 바이어스 전류 간의 편차를 감소시킬 수 있다.
즉, 하나의 디지털/아날로그 컨버터(DAC1∼DACm)에만 바이어스 전류를 공급하고 나머지 디지털/아날로그 컨버터(DAC2∼DACm)에 바이어스 전류에 대응되는 전압을 공급하는 경우, 전류 샘플/홀드 회로에 포함된 트랜지스터의 특성 편차 등으로 인하여 디지털/아날로그 컨버터(DAC1∼DACm)에 공급되는 바이어스 전류 간에 편차가 커지게 된다.
따라서, 하나의 그룹에 포함되는 디지털/아날로그 컨버터의 개수를 적절하게 조절하면, 전류 샘플/홀드 회로의 샘플링 기간을 확보하면서도 각 디지털/아날로그 컨버터에 공급되는 바이어스 전류 간의 편차를 감소시킬 수 있다.
이상으로 본 발명의 실시예에 따른 계조 전류 생성을 위한 계조 전류 생성 회로와 이를 이용한 표시 장치 및 그 표시 패널과 구동 방법에 대하여 설명하였다. 상기 설명된 실시예는 본 발명의 개념이 적용된 일실시예로서 본 발명의 범위가 상기 실시예에 한정되는 것은 아니며, 본 발명의 개념을 그대로 이용하여 여러 가지 변형된 실시예를 형성할 수 있다.
예컨대, 디지털/아날로그 컨버터에 포함되는 전류 샘플/홀드 회로로서 도 4 및 도 7에 도시된 회로를 사용하였으나, 본 발명의 범위가 특정 전류 샘플/홀드 회로에 한정되는 것은 아니며, 시프트 레지스터의 출력 신호에 동기하여 바이어스 전류를 샘플링하고 계조 데이터에 응답하여 샘플링한 전류를 출력할 수 있는 다양한 형태의 전류 샘플/홀드 회로와, 다른 전류 샘플/홀드 회로에 흐르는 전류를 복사하고 계조 데이터에 응답하여 복사한 전류를 출력할 수 있는 여러 형태의 전류 샘플/홀드 회로를 이용할 수 있다.
또한, 그리고 도 4 내지 도 8에서는 전류 샘플/홀드 회로의 트랜지스터가 P 타입의 채널을 갖는 MOS 트랜지스터로 형성된 것으로 도시하였으나, 실시예에 따라서 트랜지스터를 N 타입의 채널을 갖는 MOS 트랜지스터로 형성할 수 있으며, 세 개의 전극을 구비하고 두 개의 전극 간에 인가되는 전압에 대응되는 전류를 다른 하나의 전극으로 출력하는 다른 능동 소자를 이용하여 형성할 수 있다.
본 발명에 따르면 계조 데이터에 대응되는 계조 전류를 출력할 수 있는 계조 전류 생성 회로 및 이를 이용한 표시 장치와 그 표시 패널 및 구동 방법을 제공할 수 있다.
그리고, 서로 다른 복수의 바이어스 전류를 생성하여 복수의 전류 샘플/홀드 회로로 각각 인가함으로써, 전류 샘플/홀드 회로에 사용되는 트랜지스터의 편차로 인한 홀딩 전류의 편차를 감소시킬 수 있다.
나아가, 복수의 디지털/아날로그 컨버터를 복수 개의 그룹으로 나누고 하나의 그룹 내에 포함되는 디지털/아날로그 컨버터는 실질적으로 동시에 바이어스 전류를 샘플링하도록 함으로써, 디지털/아날로그 컨버터에 포함되는 전류 샘플/홀드 회로의 샘플링 기간을 확보할 수 있다.

Claims (20)

  1. 데이터 전류를 전달하는 복수의 데이터선, 선택 신호를 전달하는 복수의 주사선, 및 상기 데이터선과 상기 주사선에 의해 각각 정의되는 복수의 화소 영역을 포함하는 표시부;
    복수의 계조 데이터를 상기 데이터 전류로 변환하여 상기 데이터선에 인가하는 데이터 구동부; 및
    상기 선택 신호를 상기 복수의 주사선에 순차적으로 인가하는 주사 구동부를 포함하며,
    상기 데이터 구동부는 복수의 서로 다른 제1 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 복수의 디지털/아날로그 컨버터 그룹을 포함하고,
    상기 디지털/아날로그 컨버터 그룹은 상기 제1 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제1 디지털/아날로그 컨버터와, 상기 제1 전류에 대응되는 제1 전압을 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제2 디지털/아날로그 컨버터를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 데이터 구동부는 제1 신호를 제1 기간만큼 순차적으로 지연시켜 복수의 제2 신호를 생성하는 시프트 레지스터를 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 제1 디지털/아날로그 컨버터는 상기 제1 전류를 샘플링/홀딩하여 상기 제1 전류에 대응되는 제2 전압을 저장하고, 상기 계조 데이터에 응답하여 상기 제2 전압에 대응되는 제2 전류를 출력하는 복수의 제1 샘플/홀드 회로를 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 샘플/홀드 회로는,
    제1 내지 제3 전극을 구비하고, 상기 제1 및 제2 전극 간에 인가되는 전압에 대응하는 전류를 상기 제3 전극으로 출력하는 제1 트랜지스터,
    상기 제2 신호에 응답하여 상기 제1 트랜지스터를 다이오드 연결시키는 제1 스위칭 소자,
    상기 제2 신호에 응답하여 상기 제1 전류를 상기 제1 트랜지스터로 전달하는 제2 스위칭 소자,
    상기 제1 전류에 대응되는 상기 제2 전압을 저장하는 제1 커패시터, 및
    상기 계조 데이터에 응답하여 상기 제2 전압에 대응되는 상기 제2 전류를 출력하는 제3 스위칭 소자를 포함하는 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 디지털/아날로그 컨버터는 상기 제1 전류에 대응되는 제3 전압을 저장하고, 상기 계조 데이터에 응답하여 상기 제3 전압에 대응되는 제3 전류를 출력하는 복수의 제2 샘플/홀드 회로를 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제2 샘플/홀드 회로는,
    상기 제1 트랜지스터의 상기 제1 전극에 연결되는 제1 전극, 제2 전극, 및 제3 전극을 구비하고, 상기 제1 및 제2 전극 간에 인가되는 전압에 대응하는 전류를 상기 제3 전극으로 출력하는 제2 트랜지스터,
    상기 제2 트랜지스터의 상기 제1 및 제2 전극 간에 연결되고, 상기 제1 전류에 대응되는 상기 제3 전압을 저장하는 커패시터, 및
    상기 계조 데이터에 응답하여 상기 커패시터에 저장된 전압에 대응되는 상기 제3 전류를 출력하는 제4 스위칭 소자를 포함하는 표시 장치.
  7. 제5항에 있어서,
    상기 제1 및 제2 샘플/홀드 회로의 개수는 상기 계조 데이터의 비트 수와 실질적으로 동일하고,
    상기 제1 및 제2 샘플/홀드 회로는 각각 상기 계조 데이터의 각 비트의 데이터에 응답하여 상기 제2 및 제3 전류를 출력하는 표시 장치.
  8. 데이터 전류를 전달하는 복수의 데이터선, 선택 신호를 전달하는 복수의 주사선, 및 상기 데이터선과 상기 주사선에 의해 각각 정의되는 복수의 화소 영역을 포함하는 표시부;
    제1 신호를 제1 기간만큼 순차적으로 지연시켜 복수의 제2 신호를 생성하는 제1 시프트 레지스터;
    상기 제2 신호에 동기하여 복수의 계조 데이터를 래치하여 출력하는 제1 래치;
    상기 복수의 계조 데이터를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 계조 전류 생성부; 및
    상기 계조 전류 생성부로부터 출력된 상기 데이터 전류를 상기 복수의 데이터선에 인가하는 출력부를 포함하며,
    상기 계조 전류 생성부는 복수의 서로 다른 바이어스 전류를 생성하는 바이어스 전류 생성부 및 상기 복수의 바이어스 전류를 순차적으로 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 복수의 디지털/아날로그 컨버터 그룹을 포함하며,
    상기 디지털/아날로그 컨버터 그룹은 상기 바이어스 전류를 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제1 디지털/아날로그 컨버터와, 상기 바이어스 전류에 대응되는 제1 전압을 입력하여 상기 계조 데이터에 대응되는 상기 데이터 전류를 출력하는 제2 디지털/아날로그 컨버터를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 계조 전류 생성부는 제3 신호를 제2 기간만큼 순차적으로 지연시켜 복수의 제4 신호를 생성하는 제2 시프트 레지스터를 더 포함하고,
    상기 제1 디지털/아날로그 컨버터는 상기 제4 신호에 응답하여 상기 바이어스 전류를 입력하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 디지털/아날로그 컨버터는 상기 제4 신호에 응답하여 바이어스 전류를 샘플링하고, 상기 계조 데이터에 응답하여 상기 샘플링한 전류를 출력하는 복수의 제1 샘플/홀드 회로를 포함하고,
    상기 제2 디지털/아날로그 컨버터는 상기 바이어스 전류에 대응되는 상기 제1 전압을 입력하고, 상기 계조 데이터에 응답하여 상기 제1 전압에 대응되는 전류를 출력하는 복수의 제2 샘플/홀드 회로를 포함하는 표시 장치.
  11. 인가되는 데이터 전류에 대응하여 화상을 표시하는 복수의 화소를 포함하는 표시부;
    복수의 서로 다른 제1 전류를 생성하는 제1 전류 생성부;
    상기 제1 전류에 대응되는 제1 전압을 저장하고, 제1 계조 데이터에 응답하여 상기 제1 전압에 대응되는 제2 전류를 각각 출력하는 복수의 제1 샘플/홀드 회 로; 및
    상기 제1 전류를 복사하여 상기 제1 전류에 대응되는 제2 전압을 저장하고, 제2 계조 데이터에 응답하여 상기 제2 전압에 대응되는 제3 전류를 각각 출력하는 복수의 제2 샘플/홀드 회로
    를 포함하는 표시 패널.
  12. 제11항에 있어서,
    제1 신호를 제1 기간만큼 순차적으로 지연시켜 복수의 제2 신호를 생성하는 시프트 레지스터를 더 포함하는 표시 패널.
  13. 제12항에 있어서,
    상기 제1 샘플/홀드 회로는 상기 제2 신호에 응답하여 상기 제1 전류에 대응되는 상기 제1 전압을 저장하는 표시 패널.
  14. 제1 및 제2 계조 데이터를 포함하는 복수의 디지털 계조 데이터를 각각 제1 및 제2 계조 전류로 변환하여 출력하는 계조 전류 생성 회로에 있어서,
    복수의 서로 다른 제1 전류를 출력하는 제1 전류 생성부;
    상기 제1 전류를 각각 샘플링/홀딩하고 상기 제1 계조 데이터의 각 비트 데이터에 응답하여 상기 샘플링/홀딩한 데이터에 대응되는 제2 전류를 출력하는 복수의 제1 샘플/홀드 회로; 및
    상기 제1 전류를 복사하고, 상기 제2 계조 데이터의 각 비트 데이터에 응답하여 상기 복사한 제1 전류에 대응되는 제3 전류를 출력하는 복수의 제2 샘플/홀드 회로
    를 포함하는 계조 전류 생성 회로.
  15. 제14항에 있어서,
    상기 제1 및 제2 샘플/홀드 회로의 개수는 각각 상기 제1 및 제2 계조 데이터의 비트 수와 실질적으로 동일한 계조 전류 생성 회로.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 샘플/홀드 회로는,
    제1 내지 제3 전극을 구비하고, 상기 제1 및 제2 전극 간에 인가되는 전압에 대응하는 전류를 상기 제3 전극으로 출력하는 제1 트랜지스터,
    상기 제2 신호에 응답하여 상기 제1 트랜지스터를 다이오드 연결시키는 제1 스위칭 소자,
    상기 제2 신호에 응답하여 상기 제1 전류를 상기 제1 트랜지스터로 전달하는 제2 스위칭 소자,
    상기 제1 전류에 대응되는 제1 전압을 저장하는 제1 커패시터, 및
    상기 계조 데이터에 응답하여 상기 제1 전압에 대응되는 상기 제2 전류를 출력하는 제3 스위칭 소자를 포함하는 계조 전류 생성 회로.
  17. 제16항에 있어서,
    상기 제2 샘플/홀드 회로는,
    상기 제1 트랜지스터의 상기 제1 전극에 연결되는 제1 전극, 제2 전극, 및 제3 전극을 구비하고, 상기 제1 및 제2 전극 간에 인가되는 전압에 대응하는 전류를 상기 제3 전극으로 출력하는 제2 트랜지스터,
    상기 제2 트랜지스터의 상기 제1 및 제2 전극 간에 연결되고, 상기 제1 전류에 대응되는 제2 전압을 저장하는 커패시터, 및
    상기 계조 데이터에 응답하여 상기 커패시터에 저장된 전압에 대응되는 상기 제3 전류를 출력하는 제4 스위칭 소자를 포함하는 계조 전류 생성 회로.
  18. 인가되는 데이터 전류에 대응하여 화상을 표시하는 복수의 화소가 형성된 표시 패널을 구동하기 위한 구동 방법에 있어서,
    복수의 서로 다른 제1 전류를 샘플링하여 상기 제1 전류에 각각 대응되는 복수의 제1 전압을 저장하는 제1 단계;
    상기 제1 전류를 복사하여 상기 제1 전류에 각각 대응되는 복수의 제2 전압을 저장하는 제2 단계;
    상기 복수의 화소 중 제1 화소의 계조를 나타내는 제1 계조 데이터에 응답하여 상기 제1 전압에 각각 대응되는 복수의 제2 전류를 출력하는 제3 단계;
    상기 복수의 화소 중 제2 화소의 계조를 나타내는 제2 계조 데이터에 응답하 여 상기 제2 전압에 각각 대응되는 복수의 제3 전류를 출력하는 제4 단계; 및
    상기 제2 및 제3 전류를 각각 상기 제1 및 제2 화소에 인가하는 제5 단계를 포함하는 표시 패널의 구동 방법.
  19. 제18항에 있어서,
    상기 제3 단계는 상기 제1 계조 데이터의 각 비트 데이터에 응답하여 상기 제1 전압에 대응되는 상기 제2 전류를 출력하고,
    상기 제4 단계는 상기 제2 계조 데이터의 각 비트 데이터에 응답하여 상기 제2 전압에 대응되는 상기 제3 전류를 출력하는 표시 패널의 구동 방법.
  20. 제19항에 있어서,
    서로 다른 상기 제1 전류의 개수는 상기 제1 계조 데이터의 비트 수와 실질적으로 동일하고, 상기 제1 전류는 상기 계조 데이터의 각 비트에 대응되는 전류인 표시 패널의 구동 방법.
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