KR100588636B1 - Method for manufacturing inter-metal dielectric layer of the semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 제조 방법에 관한 것으로, 특히 반도체 기판에 반도체 소자 및 하부의 층간 절연막을 형성하고 그 위에 금속 배선을 형성하는 단계와, 금속 배선이 있는 구조물 전면에 SOG막을 도포하여 제 1층간 절연막을 형성하는 단계와, 제 1층간 절연막 상부 전면에 실리콘리치 산화막을 얇게 형성하는 단계와, 실리콘리치 산화막 상부 전면에 TEOS를 증착하여 제 2층간 절연막을 형성하는 단계를 포함한다. 그러므로 본 발명은 SOG와 TEOS 층간 절연막 사이에 치밀한 결합 구조를 갖는 실리콘리치 산화막을 추가 형성함으로써 반도체 소자의 층간 절연막 제조 공정시 SOG로부터 수분 또는 불순물 확산에 의해 TEOS 표면에 발생하는 TEOS 도츠 생성을 미연에 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an interlayer insulating film of a semiconductor device, and in particular, forming a semiconductor device and a lower interlayer insulating film on a semiconductor substrate, and forming metal wiring thereon, and applying an SOG film to the entire surface of the structure including the metal wiring. Forming a first interlayer insulating film, forming a thin silicon rich oxide film on the entire upper surface of the first interlayer insulating film, and depositing TEOS on the entire upper surface of the silicon rich oxide film to form a second interlayer insulating film. Therefore, the present invention further forms a silicon rich oxide film having a dense bonding structure between the SOG and the TEOS interlayer insulating film, thereby preventing the generation of TEOS dots generated on the TEOS surface by the diffusion of moisture or impurities from the SOG during the interlayer insulating film manufacturing process of the semiconductor device. You can prevent it.

층간 절연막, SOG, TEOS, 실리콘리치 산화막Interlayer insulating film, SOG, TEOS, silicon rich oxide film

Description

반도체 소자의 층간 절연막 제조 방법{METHOD FOR MANUFACTURING INTER-METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING INTER-METAL DIELECTRIC LAYER OF THE SEMICONDUCTOR DEVICE

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도,1A to 1C are process flowcharts illustrating a method for manufacturing an interlayer insulating film of a semiconductor device according to the prior art;

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도.2A to 2C are process flowcharts illustrating a method for manufacturing an interlayer insulating film of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 SOG(Silicon On Glass) 및 TEOS(Tetraethylorthosilicate)를 사용한 반도체 소자의 층간 절연막 제조 공정시 TEOS 표면의 도츠(dots) 발생을 최소화할 수 있는 반도체 소자의 층간 절연막 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device capable of minimizing dots on a TEOS surface during an interlayer insulating film manufacturing process of a semiconductor device using silicon on glass (SOG) and tetraethylorthosilicate (TEOS). A method for producing an interlayer insulating film.

반도체 제조 기술의 발달에 따른 소자의 고집적화로, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며 그 배선 간의 간격 또한 미세화되는 추세이다. 그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택한다. 이러한 다층 금속 배선은 배선 사이를 층간 절연시키기 위하여 층간 절연막을 반드시 필요로 한다.Due to the high integration of devices according to the development of semiconductor manufacturing technology, metal wirings on a circuit are gradually formed with a fine line width, and the spacing between the wirings is also miniaturized. In addition, the multilayer wiring structure is adopted to reduce the size of the device. Such a multilayer metal wiring necessarily requires an interlayer insulating film in order to insulate between the wirings.

금속 배선 사이를 전기적 분리를 위한 층간 절연막은 USG(Undoped Silicate Glass), SOG을 이용한 산화막, 플라즈마인핸스드 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition: 이하 PE CVD라함)에 의한 TEOS 또는 실리콘질화막(SiH4)을 증착하거나, HDP CVD로 산화막을 증착한 후에 화학적기계적연마(Chemical Mechanical Polishing : 이하 CMP라 함) 공정을 이용하여 평탄화시킨다.The interlayer insulating film for the electrical separation between the metal wires is USG (Undoped Silicate Glass), oxide film using SOG, TEOS or silicon nitride (SiH4) by plasma enhanced chemical vapor deposition (PE CVD). After the deposition or the deposition of the oxide film by HDP CVD planarization using a chemical mechanical polishing (hereinafter referred to as CMP) process.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.1A to 1C are process flowcharts for explaining a method for manufacturing an interlayer insulating film of a semiconductor device according to the prior art.

이들 도면을 참조하면, 종래 SOG 및 TEOS를 사용한 층간 절연막의 제조 공정은 다음과 같이 진행된다.Referring to these drawings, the manufacturing process of the interlayer insulating film using the conventional SOG and TEOS proceeds as follows.

우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 소정의 반도체 소자(미도시함)를 형성하고, 그 위에 하부의 층간 절연막(10)을 형성한다. 그리고 하부의 층간 절연막(10) 전면에 금속으로서 알루미늄을 증착하고 이를 패터닝하여 금속 배선(12)을 형성한다. 이때 금속 배선(12) 하부 또는 상부에는 티타늄(Ti)/티타늄 질화막(TiN) 등으로 장벽 금속(barrier metal)(미도시함)을 추가 형성할 수 있다.First, as shown in FIG. 1A, a semiconductor device (not shown) is formed on a silicon substrate as a semiconductor substrate, and a lower interlayer insulating film 10 is formed thereon. Then, aluminum is deposited as a metal on the entire surface of the lower interlayer insulating film 10 and patterned to form a metal wiring 12. In this case, a barrier metal (not shown) may be additionally formed under or on the metal wire 12 using titanium (Ti) / titanium nitride layer (TiN) or the like.

계속해서 금속 배선(12)이 있는 층간 절연막(10) 전면에 라이너막(linear layer)(14)으로서 실리콘 질화막(SiN)을 얇게 증착하고 그 위에 상압 화학기상증착법(AP CVD : Atmospheric Pressure Chemical Vapor Deposition)을 이용하여 SOG를 5000Å∼6000Å 두께로 도포하여 금속 배선(12) 사이를 층간 절연하기 위한 제 1층간 절연막(16)을 형성한다.Subsequently, a thin silicon nitride film (SiN) is deposited as a linear layer 14 on the entire surface of the interlayer insulating film 10 having the metal wiring 12 thereon, and an Atmospheric Pressure Chemical Vapor Deposition (AP CVD) is deposited thereon. SOG is applied to a thickness of 5000 kV to 6000 kV to form a first interlayer insulating film 16 for interlayer insulation between the metal wires 12.

도 1b 및 도 1c에 도시된 바와 같이, 제 1층간 절연막(16) 상부에 PE CVD를 이용하여 TEOS를 17000Å∼19000Å 두께로 증착하여 평탄화하기 위한 제 2층간 절연막(20)을 형성한다.As shown in FIGS. 1B and 1C, a second interlayer insulating film 20 is formed on the first interlayer insulating film 16 to planarize by depositing TEOS at a thickness of 17000 1 to 19000 Å using PE CVD.

그리고 도면에 도시되지 않았지만, CMP 공정으로 TEOS의 제 2층간 절연막(20)을 일정 두께로 연마하여 그 표면을 평탄화한다.Although not shown in the figure, the surface of the second interlayer insulating film 20 of TEOS is polished to a predetermined thickness by a CMP process.

그런데 상술한 종래 반도체 소자의 층간 절연막 제조 공정시, SOG의 제 1층 간 절연막(16) 상부에 TEOS를 증착할 때 SOG로부터 발생된 수분(H2O) 또는 기타 불순물의 확산에 의하여 SOG 표면과 TEOS 물질이 반응하게 되고 이로 인해 도 1b와 같은 TEOS 도츠 시드(dots seed)(18)가 형성된다.However, in the above-described interlayer insulating film manufacturing process of the semiconductor device, when the TEOS is deposited on the first interlayer insulating film 16 of the SOG, the SOG surface and the other impurities caused by diffusion of moisture (H 2 O) or other impurities generated from the SOG are deposited. The TEOS material reacts, thereby forming a TEOS dots seed 18 as shown in FIG. 1B.

이러한 TEOS 도츠 시드(18)는 이후 제 2층간 절연막(20)을 위한 TEOS 증착 공정시 증착 표면에 TEOS 도츠(22)를 형성하게 된다. TEOS 도츠(22) 생성이 많을 경우 반도체 제조 공정중의 층간 절연막의 결함 검출이 불가능하기 때문에 전체 제조 수율이 저하되는 문제점이 있었다.The TEOS dot seed 18 then forms the TEOS dot 22 on the deposition surface during the TEOS deposition process for the second interlayer insulating film 20. When the TEOS dots 22 are generated a lot, there is a problem in that the overall manufacturing yield is lowered because defect detection of the interlayer insulating film during the semiconductor manufacturing process is impossible.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 SOG와 TEOS 층간 절연막 사이에 치밀한 결합 구조를 갖는 실리콘리치 산화막(silicon rich oxide)을 추가 형성함으로써 반도체 소자의 층간 절연막 제조 공정시 TEOS 표면에 발생하는 TEOS 도츠 생성을 미연에 방지할 수 있는 반도체 소자의 층간 절연막 제조 방법을 제공하는데 있다. An object of the present invention is to form a silicon rich oxide (silicon rich oxide) having a dense coupling structure between the SOG and TEOS interlayer insulating film in order to solve the problems of the prior art as described above TEO surface in the interlayer insulating film manufacturing process of the semiconductor device The present invention provides a method for manufacturing an interlayer insulating film of a semiconductor device that can prevent generation of TEOS dots generated in advance.                         

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 금속 배선을 절연하는 층간 절연막을 제조하는 방법에 있어서, 반도체 기판에 반도체 소자 및 하부의 층간 절연막을 형성하고 그 위에 금속 배선을 형성하는 단계와, 금속 배선이 있는 구조물 전면에 SOG막을 도포하여 제 1층간 절연막을 형성하는 단계와, 제 1층간 절연막 상부 전면에 실리콘리치 산화막을 얇게 형성하는 단계와, 실리콘리치 산화막 상부 전면에 TEOS를 증착하여 제 2층간 절연막을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing an interlayer insulating film for insulating a metal wiring of a semiconductor device, comprising the steps of: forming a semiconductor device and a lower interlayer insulating film on a semiconductor substrate and forming a metal wiring thereon; Forming a first interlayer insulating film by applying a SOG film on the entire structure of the wiring; forming a thin silicon rich oxide film on the entire upper surface of the first interlayer insulating film; and depositing TEOS on the entire upper surface of the silicon rich oxide film, Forming an insulating film.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.2A to 2C are flowcharts illustrating a method of manufacturing an interlayer insulating film of a semiconductor device according to the present invention.

이들 도면을 참조하면, 본 발명에 따라 SOG 및 TEOS를 사용한 반도체 소자의 층간 절연막의 제조 공정은 다음과 같이 진행된다.Referring to these drawings, according to the present invention, the manufacturing process of the interlayer insulating film of a semiconductor device using SOG and TEOS proceeds as follows.

우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 소정의 반도체 소자(미도시함)를 형성하고, 그 위에 하부의 층간 절연막(100)을 형성한다.First, as shown in FIG. 2A, a semiconductor device (not shown) is formed on a silicon substrate as a semiconductor substrate, and a lower interlayer insulating film 100 is formed thereon.

그리고 하부의 층간 절연막(100) 전면에 금속으로서 알루미늄을 증착하고 이를 패터닝하여 금속 배선(102)을 형성한다. 이때 금속 배선(102) 하부 또는 상부에는 티타늄(Ti)/티타늄 질화막(TiN) 등으로 장벽 금속(미도시함)을 추가 형성할 수 있다.Then, aluminum is deposited as a metal on the entire surface of the lower interlayer insulating film 100 and patterned to form a metal wiring 102. In this case, a barrier metal (not shown) may be additionally formed under or on the metal wire 102 using titanium (Ti) / titanium nitride layer (TiN).

계속해서 동 도면에 도시된 바와 같이, 금속 배선(102)이 있는 층간 절연막 (100) 전면에 라이너막(104)으로서 실리콘 질화막(SiN)을 얇게 증착하고 그 위에 SOG를 5000Å∼6000Å 두께로 도포하여 금속 배선(102) 사이를 층간 절연하기 위한 제 1층간 절연막(106)을 형성한다. 이때 제 1층간 절연막(106)은 상압 화학기상증착법(AP CVD)을 이용하여 증착하며 그 증착 온도는 예를 들어 390℃∼400℃로 한다.Subsequently, as shown in the figure, a thin silicon nitride film (SiN) was deposited as a liner film 104 on the entire surface of the interlayer insulating film 100 with the metal wiring 102 thereon, and SOG was applied thereon at a thickness of 5000 kV to 6000 kPa. A first interlayer insulating film 106 for interlayer insulation between the metal wires 102 is formed. At this time, the first interlayer insulating film 106 is deposited using atmospheric chemical vapor deposition (AP CVD), and the deposition temperature is, for example, 390 ° C to 400 ° C.

그리고 도 2b에 도시된 바와 같이, 제 1층간 절연막(106) 상부 전면에 치밀한 결합 구조를 갖는 실리콘리치 산화막(SiH4+O2)(108)을 얇게, 예를 들어 400Å∼600Å 두께로 증착한다. 이때 실리콘리치 산화막(108)은 PE CVD룰 이용하여 증착하며 그 증착 온도는 예를 들어 390℃∼410℃로 한다.As shown in FIG. 2B, a silicon rich oxide film (SiH 4 + O 2 ) 108 having a dense bonding structure is deposited on the entire upper surface of the first interlayer insulating film 106 in a thin thickness, for example, 400 to 600 Å thick. . At this time, the silicon rich oxide film 108 is deposited using PE CVD, and the deposition temperature is, for example, 390 ° C to 410 ° C.

본 발명의 실리콘리치 산화막(108)은 SOG의 제 1층간 절연막(106) 상부에 TEOS를 증착할 때 SOG로부터 발생된 수분(H2O) 또는 기타 불순물의 확산에 의해 TEOS 표면에 발생하는 TEOS 도츠 시드의 생성을 방지하는 역할을 한다. 즉, 실리콘리치 산화막(108)은 실리콘입자가 일반 실리콘 산화막보다 많기 때문에 그 결합 구조가 치밀하므로 제 1층간 절연막(106)인 SOG에서 발생된 수분 또는 불순물이 TEOS로 확산되는 것을 막는 역할을 한다.The silicon rich oxide film 108 of the present invention is a TEOS dot formed on the surface of the TEOS by diffusion of moisture (H 2 O) or other impurities generated from the SOG when the TEOS is deposited on the first interlayer insulating film 106 of the SOG. Prevents the generation of seeds. That is, since the silicon rich oxide film 108 has more silicon particles than the normal silicon oxide film, the bonding structure is dense, thereby preventing the diffusion of moisture or impurities generated from the SOG, which is the first interlayer insulating film 106, into the TEOS.

이어서 도 2c에 도시된 바와 같이, 실리콘리치 산화막(108) 상부 전면에 PE CVD를 이용하여 TEOS를 17000Å∼19000Å 두께로 증착하여 평탄화하기 위한 제 2층간 절연막(110)을 형성한다. 이때 제 2층간 절연막(110)은 PE CVD룰 이용하여 증착하며 그 증착 온도는 예를 들어 390℃∼410℃로 한다.Subsequently, as shown in FIG. 2C, a second interlayer insulating layer 110 is formed on the entire upper portion of the silicon rich oxide film 108 by PE CVD to deposit and planarize the TEOS to a thickness of 17000 1 to 19000 Å. At this time, the second interlayer insulating film 110 is deposited using PE CVD, and the deposition temperature is, for example, 390 ° C to 410 ° C.

본 발명의 TEOS의 제 2층간 절연막(110)은 바로 하부에 실리콘리치 산화막(108)이 증착되어 있기 때문에 SOG의 제 1층간 절연막(106)으로부터 발생된 수분(H2O) 또는 기타 불순물이 확산되지 않기 때문에 TEOS 도츠 시드 생성이 방지되어 균일한 증착 표면을 갖게 된다.Since the silicon rich oxide film 108 is deposited directly under the second interlayer insulating film 110 of the TEOS of the present invention, moisture (H 2 O) or other impurities generated from the first interlayer insulating film 106 of SOG are diffused. This prevents TEOS dot seed generation, resulting in a uniform deposition surface.

이후 도면에 도시되지 않았지만, CMP 공정으로 TEOS의 제 2층간 절연막(110)을 일정 두께로 연마하여 그 표면을 평탄화한다. Although not shown in the drawings, the surface of the second interlayer insulating film 110 of TEOS is polished to a predetermined thickness by a CMP process.

한편 본 발명의 층간 절연막에서 실리콘리치 산화막(108)은 TEOS의 제 2층간 절연막(110)보다 굴절률이 크도록 하는 것이 바람직한데, 예를 들어, 실리콘리치 산화막(108)의 굴절률을 1.46 이상으로 하며 제 2층간 절연막(110)의 굴절률을 1.45 이상으로 형성한다. 이러한 굴절률의 차이에 의해 Si 함량을 간접 측정할 수 있는데, 굴절률이 높을수록 Si 함량이 많은 것을 의미한다.In the interlayer insulating film of the present invention, the silicon rich oxide film 108 is preferably larger in refractive index than the second interlayer insulating film 110 of TEOS. For example, the silicon rich oxide film 108 has a refractive index of 1.46 or more. The refractive index of the second interlayer insulating film 110 is formed to be 1.45 or more. Si content may be indirectly measured by the difference in refractive index, and the higher the refractive index, the higher the Si content.

이상 설명한 바와 같이, 본 발명은 SOG 및 TEOS 층간 절연막 사이에 치밀한 결합 구조를 갖는 실리콘리치 산화막을 추가해서 형성한다.As described above, the present invention is formed by adding a silicon rich oxide film having a dense bonding structure between the SOG and TEOS interlayer insulating films.

그러므로 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법은 SOG 및 TEOS 사이에 추가된 실리콘리치 산화막이 SOG로부터 발생된 수분(H2O) 또는 기타 불순물이 TEOS로 확산되는 것을 방지하기 때문에 TEOS 표면에 발생하는 TEOS 도츠 시드의 생성을 미연에 방지하여 균일한 TEOS 표면을 형성할 수 있으며 이에 따라 반도체 제조 수율을 향상시킬 수 있다. Therefore, the method of manufacturing the interlayer insulating film of the semiconductor device according to the present invention is generated on the surface of TEOS because the silicon rich oxide film added between SOG and TEOS prevents the diffusion of moisture (H 2 O) or other impurities generated from SOG into TEOS. It is possible to form a uniform TEOS surface by preventing the generation of TEOS dot seeds in advance, thereby improving the semiconductor manufacturing yield.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (6)

반도체 소자의 층간 절연막을 제조하는 방법에 있어서,In the method of manufacturing the interlayer insulating film of a semiconductor element, 반도체 기판에 상기 반도체 소자 및 하부의 층간 절연막을 형성하고 그 위에 금속 배선을 형성하는 단계와,Forming a semiconductor layer and a lower interlayer insulating film on a semiconductor substrate and forming metal wiring thereon; 상기 금속 배선이 있는 구조물 전면에 SOG막을 도포하여 제 1층간 절연막을 형성하는 단계와,Forming a first interlayer insulating film by coating an SOG film on the entire structure of the metal wiring; 상기 제 1층간 절연막 상부 전면에 실리콘리치 산화막을 얇게 형성하는 단계와,Forming a thin silicon rich oxide film on the entire upper surface of the first interlayer insulating film; 상기 실리콘리치 산화막 상부 전면에 TEOS를 증착하여 제 2층간 절연막을 형성하는 단계Depositing TEOS on the entire upper portion of the silicon rich oxide layer to form a second interlayer insulating layer 를 포함하는 반도체 소자의 층간 절연막 제조 방법.Method for manufacturing an interlayer insulating film of a semiconductor device comprising a. 제 1항에 있어서, 상기 제 1층간 절연막은 5000Å∼6000Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.The method of manufacturing an interlayer insulating film of a semiconductor device according to claim 1, wherein said first interlayer insulating film has a thickness of 5000 kV to 6000 kPa. 제 1항에 있어서, 상기 실리콘리치 산화막은 400Å∼600Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.The method of manufacturing an interlayer insulating film of a semiconductor device according to claim 1, wherein the silicon rich oxide film has a thickness of 400 kPa to 600 kPa. 제 1항에 있어서, 상기 제 2층간 절연막은 17000Å∼19000Å 두께를 갖는 것 을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.2. The method of claim 1, wherein the second interlayer insulating film has a thickness of 17000 kPa to 19000 kPa. 제 1항에 있어서, 상기 제 1층간 절연막은 AP CVD로 형성하며 상기 실리콘리치 산화막 및 상기 제 2층간 절연막은 PE CVD로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.2. The method of claim 1, wherein the first interlayer insulating film is formed by AP CVD and the silicon rich oxide film and the second interlayer insulating film are formed by PE CVD. 제 1항에 있어서, 상기 실리콘리치 산화막은 굴절률이 1.46 이상이며 상기 제 2층간 절연막은 굴절률이 1.45 이상인 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.The method of claim 1, wherein the silicon rich oxide film has a refractive index of 1.46 or more and the second interlayer insulating film has a refractive index of 1.45 or more.
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