KR100580049B1 - Method for fabricating the semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판 상에 게이트 산화막과 폴리 실리콘막을 순차적으로 형성한 후, 제1 스페이서를 형성하는 단계; 소스/드레인 이온을 주입하는 단계; RTP 어닐링하는 단계; 상기 제1 스페이서를 제거하는 단계; 게르마늄으로 이온을 주입하고 확장 이온을 주입하는 단계; 산화막/ 흡수막/ 상 스위치층을 순차적으로 형성한 후, 레이저 어닐링을 실시하는 단계; 상기 산화막/ 흡수막/ 상 스위치층을 제거하고, 제2 스페이서를 형성하는 단계 및 상기 소스/드레인 영역의 표면과 폴리 게이트막의 상부에 코발트 실리사이드막을 형성하는 단계로 이루어짐에 기술적 특징이 있고, 레이저 어닐링을 실시함으로써 이온 주입한 불순물을 활성화하고, 소스/드레인 어닐링시 스페이서 아래 부분까지도 어닐링할 수 있는 효과가 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising: sequentially forming a gate oxide film and a polysilicon film on a silicon substrate, and then forming a first spacer; Implanting source / drain ions; RTP annealing; Removing the first spacer; Implanting ions into germanium and implanting expansion ions; Forming an oxide film / absorption film / phase switch layer sequentially and then performing laser annealing; Removing the oxide film / absorption film / phase switch layer, forming a second spacer, and forming a cobalt silicide film on the surface of the source / drain region and the poly gate film, and laser annealing. By activating the ion-implanted impurities, the bottom portion of the spacer can be annealed at the time of source / drain annealing.
레이저 어닐링, 스페이서, 접합, 배리어 산화막, 흡수막Laser annealing, spacer, bonding, barrier oxide, absorption film
Description
도 1a 내지 도 1c는 종래의 레이저 어닐링을 이용한 공정 단면도이다.1A to 1C are cross-sectional views of a process using conventional laser annealing.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 소스/드레인의 어닐링시 스페이서 아래 부분을 어닐링할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of annealing a portion under a spacer during annealing of a source / drain.
현재의 반도체 소자 기술은 얕은 접합(Shallow Junction)의 형성을 필수적으로 요구하고 있으며, 고성능 소자의 디자인 룰이 축소됨에 따라, 요구되는 접합 깊이(Junction Depth)는 더욱 얇아져야 되며, 이에 따라, 새로운 접합 형성 기술들이 계속적으로 연구 및 개발되고 있다.Current semiconductor device technology requires the formation of shallow junctions, and as the design rules of high-performance devices shrink, the required junction depth must be made thinner, resulting in new junctions. Formation techniques are constantly being researched and developed.
예로 250㎚ 이하의 게이트 길이(Gate Length)를 갖는 반도체 소자, 즉, MIS(Metal-Insulator-Semiconductor) 트랜지스터에서는 소스 및 드레인 영역의 각 내측에 초저접합(Ultra-Shallow Junction)의 소스/드레인 확장 도핑층이 형성되고 있다. 이러한 소스/드레인 확장 도핑층을 형성하기 위해, 기존에는 불순물을 이온주입한 후에 RTP(Rapid Thermal Process)를 행함으로써, 소스/드레인 확장 도핑층과 소스 및 드레인 영역에서의 불순물이 활성화되도록 하고 있다.For example, in a semiconductor device having a gate length of 250 nm or less, that is, a metal-insulator-semiconductor (MIS) transistor, an ultra-short junction source / drain expansion doping is formed inside each of the source and drain regions. A layer is being formed. In order to form such a source / drain extension doping layer, conventionally, an impurity is implanted and then a thermal thermal process (RTP) is performed to activate impurities in the source / drain extension doping layer and the source and drain regions.
그런데, 상기 방법은 소스/드레인 확장 도핑층을 형성하기 위해 130㎚ 이상의 게이트 길이를 갖는 트랜지스터의 제조에 적용할 경우에는 커다란 문제가 없지만, 100㎚ 이하의 게이트 길이를 갖는 고성능 트랜지스터의 제조에 적용할 경우에는 다음과 같은 문제점이 있다.However, the above method is not a big problem when applied to the fabrication of a transistor having a gate length of 130 nm or more to form a source / drain extension doping layer, but is applicable to the fabrication of a high performance transistor having a gate length of 100 nm or less. In this case, there are the following problems.
소스/드레인 확장 도핑층의 접합 깊이는 대략 35㎚ 이하가 요구된다. 그런데, 소스/드레인 확장 도핑층의 접합 깊이가 35㎚ 이하가 되면, 이러한 소스/드레인 확장 도핑층에서의 고용도 한계, 즉, 원하는 정도의 도핑 농도가 유지되지 못하기 때문에, 이러한 소스/드레인 확장 도핑층에 기인하는 급격한 면저항의 증가를 방지할 수 없으며, 결국, 고성능 트랜지스터를 얻지 못하게 된다.The junction depth of the source / drain extension doped layer is required to be approximately 35 nm or less. However, when the junction depth of the source / drain extension doping layer is 35 nm or less, such source / drain extension is not possible because the solid-solution limit in this source / drain extension doping layer, that is, the desired doping concentration cannot be maintained. Sudden increase in sheet resistance due to the doped layer cannot be prevented, resulting in a failure to obtain a high performance transistor.
도 1a 내지 도 1c는 종래의 레이저 어닐링을 이용한 공정 단면도이다. 도 1a에 도시된 바와 같이, 트렌치형 소자분리막(11)에 의해 한정된 실리콘 기판(10)의 액티브 영역 상에 공지의 공정을 통해 게이트 산화막(12)을 갖는 폴리 실리콘 게이트(13)를 형성한다. 그런다음, 상기 폴리 실리콘 게이트(13)의 측벽에 실리콘 질화 막(Si3N4)으로 이루어진 제1 스페이서(14)를 형성한다. 그 후, 이온주입 공정과 RTP 공정을 차례로 수행하여 제1 스페이서(14)를 포함한 게이트(13) 양측의 실리콘 기판(10) 영역에 소스/드레인 영역(15a, 15b)을 형성한다.1A to 1C are cross-sectional views of a process using conventional laser annealing. As shown in FIG. 1A, a
도 1b에 도시된 바와 같이, 제1 스페이서를 제거한 상태에서, 상기 결과물에 대해 소스/드레인 확장 도핑층 형성을 위한 이온주입을 수행한 후, 상기 이온주입에 의해 비정질화된 소스/드레인 영역(15a, 15b)의 표면을 선택적으로 용융 및 응고되도록, 레이저 어닐링을 수행함으로써, 게이트(13) 양측의 실리콘 기판(10) 영역에 고농도로 활성화된 소스/드레인 확장 도핑층(16)을 형성한다.As shown in FIG. 1B, in a state in which the first spacer is removed, ion implantation for forming a source / drain expansion doping layer is performed on the resultant source, and then the source /
도 1c에 도시된 바와 같이, 산화막의 증착 및 블랭킷 식각을 통해 게이트(13)의 측벽에 제2 스페이서(17)를 형성한 상태에서, 결과물 상에 금속막, 예컨데, 코발트막을 소정 두께로 증착한 후, 상기 코발트막의 코발트와 기판 실리콘이 반응하도록 어닐링을 행하여, 소스/드레인 영역(15a, 15b)의 표면과 게이트(13)의 상부 표면에 코발트 실리사이드막(18)을 형성한다.As illustrated in FIG. 1C, a metal film, for example, a cobalt film, is deposited on the resultant with a
그러나 상기와 같은 종래기술은 레이저 어닐링시 스페이서에 의해 상기 스페이서 바로 아래부분이 어닐링되지 않는 문제점이 있었다.However, the prior art as described above has a problem that the portion immediately below the spacer is not annealed by the spacer during laser annealing.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 레이저 어닐링을 실시하여 이온 주입한 불순물을 활성화할 수 있는 접합 어닐링 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, an object of the present invention is to provide a junction annealing method capable of activating impurities implanted by laser annealing to solve the above disadvantages and problems of the prior art.
본 발명의 목적은 실리콘 기판 상에 게이트 산화막과 폴리 실리콘막을 순차적으로 형성한 후, 제1 스페이서를 형성하는 단계; 소스/드레인 이온을 주입하는 단계; RTP 어닐링하는 단계; 상기 제1 스페이서를 제거하는 단계; 게르마늄으로 이온을 주입하고 확장 이온을 주입하는 단계; 산화막/ 흡수막/ 상 스위치층을 순차적으로 형성한 후, 레이저 어닐링을 실시하는 단계; 상기 산화막/ 흡수막/ 상 스위치층을 제거하고, 제2 스페이서를 형성하는 단계 및 상기 소스/드레인 영역의 표면과 폴리 게이트막의 상부에 코발트 실리사이드막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법에 의해 달성된다.An object of the present invention is to sequentially form a gate oxide film and a polysilicon film on a silicon substrate, and then forming a first spacer; Implanting source / drain ions; RTP annealing; Removing the first spacer; Implanting ions into germanium and implanting expansion ions; Forming an oxide film / absorption film / phase switch layer sequentially and then performing laser annealing; Removing the oxide film / absorption film / phase switch layer, forming a second spacer, and forming a cobalt silicide film on the surface of the source / drain region and the poly gate film. Is achieved.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판(100) 상에 게이트 산화막(110)과 폴리 실리콘막(120)을 순차적으로 형성한 후, 제1 스페이서(130)를 형성한다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention. As shown in FIG. 2A, after the
이후, 소스/드레인 이온 주입을 한다. 상기 소스/드레인 이온은 비소(As+)를 사용한다. 이때, 주입되는 비소 이온의 주입 에너지는 40keV~70keV이고, 비소 이온 주입량은 1E15ions/cm2~5E15ions/cm2으로 실시한다. 상기 소스/드레인 이온 주입 후, RTP(Rapid Thermal Processing) 어닐링을 한다. 상기 RTP 어닐링은 N2 분위기에서 공정온도를 1000℃로 10초동안 진행한다.Then, source / drain ion implantation is performed. The source / drain ions use arsenic (As +). At this time, the implantation energy of the implanted arsenic ions is 40keV ~ 70keV, the arsenic ion implantation is carried out in 1E15ions / cm 2 ~ 5E15ions / cm 2 . After the source / drain ion implantation, RTP (Rapid Thermal Processing) annealing is performed. The RTP annealing is performed for 10 seconds at a process temperature of 1000 ℃ in N 2 atmosphere.
도 2b에 도시된 바와 같이, 상기 제1 스페이서(130)를 제거하고, 게르마늄(Germanium)으로 이온 주입을 한다. 이후, 확장 이온을 주입한다.As shown in FIG. 2B, the
도 2c에 도시된 바와 같이, 배리어 산화막(Oxide Barrier)/ 흡수막(Absorber)/ 상 스위치층(Phase Switch Layer)(140)를 순차적으로 형성한 후, 레이저 어닐링을 실시하여 이온 주입된 불순물을 활성화한다. 이때, 상기 레이저 어닐링은 300mJ/cm2로 한다.As shown in FIG. 2C, after forming a barrier oxide / absorber /
다음, 상기 산화막/ 흡수막/ 상 스위치층(140)를 완전히 제거하고, 제2 스페이서(미도시)를 형성한다. 이후, 소스/드레인 영역의 표면과 폴리 게이트막(120)의 상부에 코발트 실리사이드막(Silicide)을 형성한다.Next, the oxide film / absorption film /
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 제조 방법은 레이저 어닐링을 실시함으로 써 이온 주입한 불순물을 활성화하고, 소스/드레인 어닐링시 스페이서 아래 부분까지도 어닐링할 수 있는 효과가 있다.Accordingly, the method of manufacturing a semiconductor device of the present invention has the effect of activating impurities implanted by laser annealing and annealing even below the spacer during source / drain annealing.
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