KR100577999B1 - Driving Device of Plasma Display Panel And Driving Method thereof - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동장치 및 그의 구동 방법에 관한 것이다. The present invention relates to a driving apparatus of a plasma display panel and a driving method thereof.

본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 제1 블록 및 제2 블록을 포함하여 적어도 2분할되어 구동되는 플라즈마 디스플레이 패널에서 상기 제1 블록 및 상기 제2 블록은 셀을 초기화 하는 리셋기간과, 셀을 선택하기 위한 어드레스기간과, 이전상태를 유지하도록 소정레벨의 직류전압이 인가되는 동결기간 및 선택된 셀을 유지시키는 서스테인기간을 각각 포함하고, 상기 제1 블록의 리셋기간동안 상기 제2 블록은 동결기간을, 상기 제1 블록의 어드레스기간동안 상기 제2 블록은 서스테인기간을, 상기 제1 블록의 동결기간동안 상기 제2 블록은 리셋기간을, 상기 제1 블록의 서스테인기간동안 상기 제2 블록은 어드레스기간을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인 기간에 인가되는 서스테인 펄스의 인가완료시점을 모두 동일하게 인가한다.In the method of driving a plasma display panel according to the first embodiment of the present invention, the first block and the second block are initialized in a plasma display panel which is driven by being divided into at least two parts including a first block and a second block. A reset period, an address period for selecting a cell, a freezing period in which a DC voltage of a predetermined level is applied to maintain a previous state, and a sustain period for holding the selected cell, respectively; The second block is the freezing period, the second block is the sustain period during the address period of the first block, the second block is the reset period during the freezing period of the first block, and the sustain period of the first block. The second block is a driving method of a plasma display panel having an address period, the sustain applied to the sustain period The same applied to all of the application's completion.

Description

플라즈마 디스플레이 패널의 구동장치 및 그 구동 방법{Driving Device of Plasma Display Panel And Driving Method thereof} Driving device for plasma display panel and driving method thereof {Driving Device of Plasma Display Panel And Driving Method}             

도 1은 종래의 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면이다.1 is a view showing one frame of a conventional plasma display panel.

도 2는 종래의 블록 분할방식과 구동부를 나타내는 도면이다.2 is a diagram illustrating a conventional block division method and a driving unit.

도 3은 도 2에 인가되는 구동파형을 나타내는 도면이다.3 is a diagram illustrating a driving waveform applied to FIG. 2.

도 4는 본 발명의 실시 예에 따른 블록 분할 방식의 플라즈마 디스플레이 패널 및 구동부를 대략적으로 나타낸 도면이다.4 is a diagram schematically illustrating a block division plasma display panel and a driving unit according to an exemplary embodiment of the present invention.

도 5는 도 4에 인가되는 구동파형을 나타내는 도면이다.FIG. 5 is a diagram illustrating a driving waveform applied to FIG. 4.

도 6 내지 도 8은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널에 인가되는 계조값에 따른 구동파형을 예시한 도면이다.6 to 8 illustrate driving waveforms based on gray scale values applied to a plasma display panel according to an exemplary embodiment of the present invention.

도 9는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 블록 분할방식에 따라 인가되는 구동파형을 나타내는 도면이다.9 is a diagram illustrating a driving waveform applied according to a block division method of a plasma display panel according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1,18 : 방전셀 2A,2B,32A,32B : 어드레스 구동부1,18: discharge cell 2A, 2B, 32A, 32B: address driver

4A,4B,34A,34B : 스캔 구동부 4A, 4B, 34A, 34B: Scan driver

6A,6B,36A,36B : 서스테인 구동부6A, 6B, 36A, 36B: Sustain Drive

8,38 : PDP 7,37 : 상부블록8,38: PDP 7,37: Upper block

9,39 : 하부블록 40 : 타이밍 제어부9,39: lower block 40: timing controller

X : 어드레스전극라인 Y : 스캔전극라인X: address electrode line Y: scan electrode line

Z : 서스테인전극라인Z: sustain electrode line

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 누락방전을 방지할 수 있는 플라즈마 디스플레이 패널의 구동장치 및 그의 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a driving apparatus for a plasma display panel and a driving method thereof capable of preventing a missing discharge.

플라즈마 디스플레이 패널(Plasma Display Panel)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. 플라즈마 디스플레이 패널은 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다. The plasma display panel is a display device using visible light generated from a phosphor when ultraviolet rays generated by gas discharge excite the phosphor. Plasma display panels are thinner and lighter than cathode ray tubes (CRTs), which have been the mainstay of display means, and have the advantage of being able to realize high-definition large screens. PDP is composed of a plurality of discharge cells arranged in a matrix form, one discharge cell constitutes a pixel of the screen.

이러한 PDP는 도 1에 도시된 바와 같이 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동되고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위 한 어드레스기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 어드레스기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다. 그런데, 이러한 서브필드 구동방법에서는 휘도에 기여하지 않는 리셋기간과 어드레스기간이 차지하는 시간에 의해 방전유지기간이 그 만큼 줄어들게 되므로 휘도가 낮은 문제점이 있다. 예를 들어, VGA급의 480 주사라인을 싱글 주사하는 경우 한 프레임 내에서 필요한 어드레스기간은 1라인 주사시간(즉, 주사펄스의 폭)×480 주사라인×8 서브필드를 필요로 하게 된다. 안정한 어드레스 방전을 위해 3㎲ 정도의 펄스폭을 가지는 주사펄스를 사용하는 경우 어드레스기간으로는 총 11.52㎳(3㎲×480×8=11.52㎳)가 소요되고, 약 300㎲ 정도의 리셋기간까지 포함한다면 총 13.92㎳(11.52㎳+0.3㎳×8=13.92㎳) 이상이 소요되게 된다. 이에 따라, 한 프레임 내에서 서스테인기간은 2.75㎳(16.67㎳-13.92=2.75㎳)로 한 프레임 기간중 16.5% 정도밖에 차지하지 못하므로 그 서스테인기간이 부족하여 휘도가 낮은 문제점이 있다. 나아가, 어드레스라인 수가 늘어나는 XGA급의 경우 상기와 같은 방법으로 계산해 보면 리셋 및 어드레스 기간이 20.8 ㎳가 되어 한 프레임의 기간보다 크게 되므로 디스플레이 자체가 불가능해지게 된다. As shown in FIG. 1, the PDP is driven by dividing one frame into several subfields having different discharge times in order to express gray levels of an image. Each subfield is further divided into a reset period for uniformly generating discharge, an address period for selecting a discharge cell, and a sustain period for expressing gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. In addition, each of the eight subfields SF1 to SF8 is divided into an address period and a sustain period. Here, the reset period and the address period of each subfield are the same for each subfield, while the sustain period is 2 n (n = 0,1,2,3,4,5,6,7) in each subfield. Is increased. In this way, since the sustain period is changed in each subfield, the gray level of the image can be expressed. However, in such a subfield driving method, the discharge sustain period is reduced by the time occupied by the reset period and the address period which do not contribute to the luminance, thereby causing a problem of low luminance. For example, in the case of single scanning of VGA class 480 scan lines, an address period required in one frame requires one line scan time (i.e., width of scan pulse) x 480 scan lines x 8 subfields. In the case of using a scanning pulse having a pulse width of about 3 ms for stable address discharge, a total of 11.52 ms (3 ms × 480 × 8 = 11.52 ms) is required for the address period, and includes a reset period of about 300 ms. If you do, it will take more than 13.92㎳ (11.52㎳ + 0.3㎳ × 8 = 13.92 이상). As a result, the sustain period within one frame is 2.75 ms (16.67 ms-13.92 = 2.75 ms), which accounts for only about 16.5% of one frame period, and thus the sustain period is insufficient and the luminance is low. Further, in the case of the XGA class in which the number of address lines is increased, the reset and address periods become 20.8 ms, which is larger than the period of one frame, so that the display itself becomes impossible.

종래에는 이와 같은 고속 어드레싱 문제를 해결하기 위해 도 2와 같이 플라즈마 디스플레이 패널을 상부블록과 하부블록으로 나누어 구동하고 있다. Conventionally, in order to solve such a high-speed addressing problem, the plasma display panel is driven by dividing the upper block and the lower block as shown in FIG. 2.

도 2는 종래의 블록분할방식의 플라즈마 디스플레이 패널을 나타내는 도면이다. 2 is a diagram illustrating a conventional block division type plasma display panel.

도 2를 참조하면, 종래의 블록분할방식의 PDP는 m×n 개의 방전셀들(1)이 상부 및 하부블록(7,9)의 스캔전극라인들(Y1 내지 Y(m/2), Y((m/2)+1) 내지 Ym), 서스테인전극라인들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm) 및 어드레스전극라인들(X11 내지 X1n, X21 내지 X2n)과 접속되게끔 매트릭스 형태로 배치된 플라즈마 디스플레이 패널(8)과, 상부 및 하부블록(7,9)의 스캔전극라인들(Y1 내지 Y(m/2), Y((m/2)+1) 내지 Ym)에 접속된 제1 및 제2 스캔 구동부(4A,4B)와, 서스테인전극라인들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm)에 접속된 제1 및 제2 서스테인 구동부(6A,6B)와, 상부블록(7)의 어드레스전극라인들(X11 내지 X1n)에 접속된 제 1 어드레스 구동부(2A)와, 하부블록(9)의 어드레스전극라인들(X21 내지 X2n)에 접속된 제 2 어드레스 구동부(2B)를 구비한다. 제1 및 제2 스캔 구동부(4A,4B)는 상부 및 하부블록(7,9)의 스캔전극라인들(Y1내지Y(m/2), Y((m/2)+1) 내지 Ym)에 주사펄스와 서스테인펄스를 각각 인가하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 제1 및 제2 서스테인 구동부(6A,6B)는 상부 및 하부블록(7,9)에 포함된 모든 서스테인전극라인 들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm)에 서스테인펄스를 동시에 인가하게 된다. 제 1 어드레스 구동부(2A)는 주사펄스에 동기되는 데이터펄스를 상부블록(7)의 어드레스전극라인들(X11 내지 X1n)에 인가한다. 제 2 어드레스 구동부(2B)는 주사펄스에 동기되는 데이터펄스를 하부블록(9)의 어드레스전극라인들(X21 내지 X2n)에 인가한다. Referring to FIG. 2, in the conventional block division type PDP, m × n discharge cells 1 have scan electrode lines Y1 to Y (m / 2), Y of the upper and lower blocks 7 and 9. ((m / 2) +1) to Ym), sustain electrode lines Z1 to Z (m / 2), Z ((m / 2) +1) to Zm) and address electrode lines X11 to X1n, Plasma display panel 8 arranged in matrix form to be connected to X21 to X2n, and scan electrode lines Y1 to Y (m / 2) and Y ((m / 2) first and second scan drivers 4A and 4B connected to +1) to Ym) and sustain electrode lines Z1 to Z (m / 2) and Z ((m / 2) +1) to The first and second sustain drivers 6A and 6B connected to Zm, the first address driver 2A connected to the address electrode lines X11 to X1n of the upper block 7, and the lower block 9; A second address driver 2B connected to the address electrode lines X21 to X2n. The first and second scan drivers 4A and 4B have scan electrode lines Y1 to Y (m / 2) and Y ((m / 2) +1) to Ym of the upper and lower blocks 7 and 9. Scan pulses and sustain pulses are respectively applied to the discharge cells 1 to be sequentially scanned line by line, and the discharge in each of the m × n discharge cells 1 is continued. The first and second sustain drivers 6A and 6B have all the sustain electrode lines Z1 to Z (m / 2) and Z ((m / 2) +1) included in the upper and lower blocks 7 and 9. To sustained pulses at the same time. The first address driver 2A applies a data pulse synchronized with the scan pulse to the address electrode lines X11 to X1n of the upper block 7. The second address driver 2B applies a data pulse synchronized with the scan pulse to the address electrode lines X21 to X2n of the lower block 9.

이러한 블록분할 방식의 플라즈마 디스플레이 패널은 상부블록(7)과 하부블록(9)의 첫 번째 스캔전극라인(Y1,Y((m/2)+1))부터 마지막 주사라인(Y(m/2),Ym)까지 선순차 방식으로 주사된다. 또는 상부블록(7)은 첫 번째 스캔전극라인(Y1)부터 마지막 주사라인(Y(m/2))까지 순차적으로 주사되며, 하부블록(9)은 마지막 주사라인Y((m/2)+1)부터 첫번째 주사라인(Ym)까지 순차적으로 주사된다. 이외에도 데이터 펄스 및 서스테인 펄스는 다양한 방향으로 상부블록(7)과 하부블록(9)에 주사될 수 있다.In the block division type plasma display panel, the first scan electrode lines Y1 and Y ((m / 2) +1) and the last scan line Y (m / 2) of the upper block 7 and the lower block 9 are provided. ), Ym) is scanned in a linear sequence. Alternatively, the upper block 7 is sequentially scanned from the first scan electrode line Y1 to the last scan line Y (m / 2), and the lower block 9 is the last scan line Y ((m / 2) + Scanning is sequentially performed from 1) to the first scanning line Ym. In addition, data pulses and sustain pulses may be scanned in the upper block 7 and the lower block 9 in various directions.

이를 도 3에 도시된 플라즈마 디스플레이 패널의 구동파형을 참조하여 상세히 설명하면, 상부블록(7)에서 리셋기간동안 리셋방전을 통하여 상부블록(7)의 화소들을 리셋하는 동안에, 하부블록(9)은 상부블록(7)의 리셋기간에 대응되는 시간동안 이전상태를 유지하도록 소정의 직류전압이 인가되는 동결기간을 거치게 된다.(t1) 다음으로 리셋이 완료된 상부블록(7)이 화소셀들을 선택하는 어드레스기간동안에, 하부블록(9)에서는 이전 하부블록(9)의 어드레스기간(SFk-1)동안 선택된 셀들이 서스테인방전을 일으키는 서스테인기간을 거치게 된다.(t2) 이후, 상부블록(7)이 동결기간을 거치는 동안에, 하부블록(9)은 하부블록(9)의 전체 셀을 리셋 하는 리셋기간을 가지게 된다.(t3) 상부블록(7)이 서스테인기간을 거치면서 서스테인방전을 일으키게 동안에, 하부블록(9)에서는 데이터펄스가 인가되는 어드레스기간을 가지게 된다.(t4) 이러한 방식으로 상부블록(7)과 하부블록(9)의 어드레스기간과 서스테인기간이 서로 교번적으로 발생함으로써 상부블록(7) 및 하부블록(9)을 고속으로 구동할 수 있게 된다.This will be described in detail with reference to the driving waveform of the plasma display panel shown in FIG. 3. While the upper block 7 resets the pixels of the upper block 7 through the reset discharge during the reset period, the lower block 9 A freezing period in which a predetermined DC voltage is applied is maintained to maintain the previous state for a time corresponding to the reset period of the upper block 7. (t1) Next, the upper block 7 in which the reset is completed selects the pixel cells. During the address period, the lower block 9 undergoes a sustain period in which the selected cells during the address period SFk-1 of the previous lower block 9 cause sustain discharge. (T2) After that, the upper block 7 is frozen. During the period, the lower block 9 has a reset period for resetting all the cells of the lower block 9. (t3) While the upper block 7 causes a sustain discharge while going through the sustain period, the lower block 9 The lock 9 has an address period to which a data pulse is applied. (T4) In this manner, the address period and the sustain period of the upper block 7 and the lower block 9 alternately occur with each other so that the upper block 7 ) And the lower block 9 can be driven at high speed.

그러나 이러한 PDP분할 구동방법에서 각각의 블록(7,9)의 서스테인기간에 저계조의 표현을 위한 서스테인방전은 서스테인기간의 초기에 발생한 후 리셋기간에 도달할 때까지 초기 방전상태를 유지하게 된다. 이때, 서스테인기간 초기에 방전이 일어난 저계조 표현 셀에서는 리셋기간에 이를 때까지 셀 내의 벽전하가 저감하게 되어 화질저하가 발생하게 된다. 뿐만아니라 실질적으로 저계조를 표현하기 위하여 서스테인방전이 발생했음에도 불구하고 시간에 따라 셀 내의 벽전하가 변화되어 저계조를 표현한 셀이 리셋기간동안에 이전 서스테인기간동안 서스테인방전이 발생하지 않은 셀로 인식되는 오류가 발생하게 된다. 이에 따라, 저계조를 표현했던 셀이 리셋방전을 일으키지 않게 됨으로써 전체 셀의 벽전하가 불균일하게 분포하게 되어 불량화소로 인식되는 문제가 발생한다.However, in this PDP division driving method, the sustain discharge for expressing low gradation in the sustain period of each block 7 and 9 is maintained at the initial discharge state until the reset period is reached after the initial occurrence of the sustain period. At this time, in the low gradation representation cell in which discharge was generated at the beginning of the sustain period, the wall charge in the cell is reduced until the reset period is reached, resulting in deterioration of image quality. In addition, despite the fact that the sustain discharge occurred to express the low gradation, the wall charge in the cell changes with time so that the cell expressing the low gradation is recognized as a cell in which the sustain discharge did not occur during the previous sustain period during the reset period. Will occur. As a result, the cells that exhibited the low gradations do not cause reset discharge, so that wall charges of the entire cells are unevenly distributed, thereby causing a problem of being recognized as a defective pixel.

따라서, 본 발명의 목적은 누락방전을 방지하고 화질을 개선할 수 있는 플라즈마 디스플레이 패널의 구동장치 및 그의 구동방법을 제공하는데 있다.
Accordingly, it is an object of the present invention to provide a driving apparatus for a plasma display panel and a driving method thereof capable of preventing missing discharges and improving image quality.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 제1 블록 및 제2 블록을 포함하여 적어도 2분할되어 구동되는 플라즈마 디스플레이 패널에서 상기 제1 블록 및 상기 제2 블록은 셀을 초기화 하는 리셋기간과, 셀을 선택하기 위한 어드레스기간과, 이전상태를 유지하도록 소정레벨의 직류전압이 인가되는 동결기간 및 선택된 셀을 유지시키는 서스테인기간을 각각 포함하고, 상기 제1 블록의 리셋기간동안 상기 제2 블록은 동결기간을, 상기 제1 블록의 어드레스기간동안 상기 제2 블록은 서스테인기간을, 상기 제1 블록의 동결기간동안 상기 제2 블록은 리셋기간을, 상기 제1 블록의 서스테인기간동안 상기 제2 블록은 어드레스기간을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인 기간에 인가되는 서스테인 펄스의 인가완료시점을 모두 동일하게 인가한다.In order to achieve the above object, a method of driving a plasma display panel according to a first embodiment of the present invention includes a first block and a second block, wherein the first block and the first block are driven in at least two divisions. The second block includes a reset period for initializing a cell, an address period for selecting a cell, a freezing period for applying a DC voltage of a predetermined level to maintain a previous state, and a sustain period for holding the selected cell, respectively. During the reset period of one block, the second block is a freezing period, during the address period of the first block, the second block is a sustain period, and during the freezing period of the first block, the second block is a reset period, A method of driving a plasma display panel in which the second block has an address period during the sustain period of the first block. All of the application completion points of the sustain pulse applied in the period are applied equally.

상기 서스테인 펄스는 서스테인 기간의 끝점을 기준으로 인가된다.The sustain pulse is applied based on the end point of the sustain period.

본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 전화면의 셀을 초기화하기 위한 리셋기간, 상기 셀을 선택하기 위한 어드레스 기간 및 상기 어드레스기간에 선택된 셀의 방전을 유지시키는 서스테인기간을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 서스테인 펄스는 정해진 서스테인 기간의 끝점을 기준으로 인가된다.A method of driving a plasma display panel according to an embodiment of the present invention is a plasma having a reset period for initializing a cell of a full screen, an address period for selecting the cell, and a sustain period for maintaining discharge of the selected cell in the address period. In the driving method of the display panel, the sustain pulse is applied based on the end point of the predetermined sustain period.

상기 플라즈마 디스플레이 패널은 적어도 2분할되어 구동된다.The plasma display panel is driven at least two times.

상기 적어도 2분할된 플라즈마 디스플레이 패널은 상기 리셋기간, 상기 어드 레스 기간, 상기 서스테인 기간을 각각 가지는 제1 블록 및 제2 블록을 포함한다.The at least two divided plasma display panel includes a first block and a second block each having the reset period, the address period, and the sustain period.

상기 제1 블록의 어드레스 기간 동안 상기 제2 블록은 서스테인 기간을, 상기 제1 블록의 서스테인 기간 동안 상기 제2 블록은 리셋기간을, 상기 제1 블록의 리셋기간 동안 상기 제2 블록은 어드레스 기간을 가진다.The second block is a sustain period during the address period of the first block, the second block is a reset period during the sustain period of the first block, and the second block is an address period during the reset period of the first block. Have

본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동장치는 데이터 펄스가 인가되는 어드레스전극라인들과, 상기 어드레스전극라인들과 교차되며, 서로 교번적으로 위치함과 아울러 서스테인 펄스가 교대로 인가되는 스캔전극라인들 및 서스테인전극라인들을 구비하는 플라즈마 디스플레이 패널의 구동장치에 있어서, 상기 어드레스전극라인들을 구동하는 어드레스구동부와; 상기 스캔전극라인들을 구동하는 스캔구동부와; 상기 서스테인전극라인들을 구동하는 서스테인구동부와; 상기 어드레스구동부와 상기 스캔구동부와 상기 서스테인구동부에 인가되는 신호를 제어하는 타이밍 제어부를 구비하고, 상기 타이밍 제어부는 서브필드에 따라 횟수가 다르게 정해지는 서스테인 펄스들을 정해진 서스테인 구간내에 인가완료시점이 동일하게 인가한다.An apparatus for driving a plasma display panel according to an exemplary embodiment of the present invention is a scan in which address electrode lines to which data pulses are applied and intersect with the address electrode lines are alternately positioned, and sustain pulses are alternately applied. A driving apparatus of a plasma display panel having electrode lines and sustain electrode lines, comprising: an address driver for driving the address electrode lines; A scan driver driving the scan electrode lines; A sustain driver for driving the sustain electrode lines; And a timing controller for controlling signals applied to the address driver, the scan driver, and the sustain driver, wherein the timing controller is configured to apply sustain pulses having a different number of times according to a subfield within a predetermined sustain period. Is authorized.

상기 플라즈마 디스플레이 패널은 적어도 2분할되어 구동된다.The plasma display panel is driven at least two times.

상기 타이밍 제어부는 서스테인 펄스들을 정해진 서스테인 구간의 끝점을 기준으로 인가한다.The timing controller applies sustain pulses based on an end point of a predetermined sustain period.

상기 스캔구동부는 상기 스캔전극 라인에 전 셀을 초기화하기 위해 리셋기간에 리셋펄스를 인가하고, 셀을 선택하기 위한 어드레스 기간 동안 스캔 펄스를 인가하고, 어드레스 기간의 셀 상태를 유지하도록 동결기간 동안 소정의 직류전압을 인가하고, 어드레스 기간에 선택된 셀을 유지시키는 서스테인 펄스를 인가한다.The scan driver applies a reset pulse in a reset period to initialize all the cells to the scan electrode line, applies a scan pulse during an address period for selecting a cell, and a predetermined period during the freezing period to maintain the cell state of the address period. DC voltage is applied, and a sustain pulse which holds the selected cell in the address period is applied.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 9.

도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다. 4 is a diagram illustrating a plasma display panel according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 제1 실시 예에 따른 블록분할방식의 PDP는 m×n 개의 방전셀들(31)이 상부 및 하부블록(37,39)의 제1 및 제2 스캔전극라인들(Y1 내지 Y(m/2), Y((m/2)+1) 내지 Ym)과, 제1 및 제2 서스테인전극라인들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm) 및 제1 및 제2 어드레스전극라인들(X11 내지 X1n, X21 내지 X2n)과 접속되게끔 매트릭스 형태로 배치된 PDP(38)와, 상부 및 하부블록(37,39)의 제1 및 제2 스캔전극라인들(Y1 내지 Y(m/2), Y((m/2)+1) 내지 Ym)에 접속된 제1 및 제2 스캔 구동부(34A, 34B)와, 제1 및 제2 서스테인전극라인들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm)에 접속된 제1 및 제2 서스테인 구동부(36A,36B)와, 상부블록(37)의 제1 어드레스전극라인들(X11 내지 X1n)에 접속된 제1 어드레스구동부(32A)와, 하부블록(39)의 제2 어드레스전극라인들(X21 내지 X2n)에 접속된 제2 어드레스 구동부(32B)와, 제1 및 제2 스캔 구동부(34A,34B)와 제1 및 제2 서스테인 구동부(36A,36B)와 제1 및 제2 어드레스구동부(32A,32B)에 인가되는 신호를 제어하는 타이밍 제어부(40)를 구비한다. Referring to FIG. 4, in the PDP of the block division method according to the first exemplary embodiment, m × n discharge cells 31 have first and second scan electrode lines of upper and lower blocks 37 and 39. (Y1 to Y (m / 2), Y ((m / 2) +1) to Ym), and first and second sustain electrode lines Z1 to Z (m / 2) and Z ((m / 2) +1) to Zm) and a PDP 38 arranged in a matrix so as to be connected to the first and second address electrode lines X11 to X1n and X21 to X2n, and upper and lower blocks 37 and 39. First and second scan driving units 34A and 34B connected to the first and second scan electrode lines Y1 to Y (m / 2) and Y ((m / 2) +1) to Ym). First and second sustain drivers 36A and 36B connected to the first and second sustain electrode lines Z1 to Z (m / 2) and Z ((m / 2) +1) to Zm; A first address driver 32A connected to the first address electrode lines X11 to X1n of the upper block 37 and a second address electrode line X21 to X2n of the lower block 39; 2 address drive Control signals applied to the unit 32B, the first and second scan drivers 34A and 34B, the first and second sustain drivers 36A and 36B, and the first and second address drivers 32A and 32B. The timing control part 40 is provided.

제1 및 제2 스캔 구동부(34A,34B)는 제1 및 제2 스캔전극라인들(Y1 내지 Y(m/2), Y((m/2)+1) 내지 Ym)에 스캔펄스와 서스테인펄스를 각각 인가하여 방전셀들(31)이 각 상하부블럭(37,39)의 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(31) 각각에서의 방전이 지속되게 한다. The first and second scan drivers 34A and 34B have scan pulses and sustain on the first and second scan electrode lines Y1 to Y (m / 2) and Y ((m / 2) +1) to Ym. Pulses are applied to each of the discharge cells 31 to be sequentially scanned in line units of the upper and lower blocks 37 and 39, and the discharge in each of the m × n discharge cells 31 is continued.

제1 및 제2 서스테인 구동부(36A,36B)는 타이밍 제어부(40)의 제어에 따라 상부 및 하부블록(37,39)에 포함된 제1 및 제2 서스테인전극라인들(Z1 내지 Z(m/2), Z((m/2)+1) 내지 Zm)에 서스테인펄스를 인가하게 된다. The first and second sustain drivers 36A and 36B may include the first and second sustain electrode lines Z1 to Z (m / m) included in the upper and lower blocks 37 and 39 under the control of the timing controller 40. 2) Sustain pulse is applied to Z ((m / 2) +1) to Zm).

제1 및 제2 어드레스 구동부(32A,32B)는 타이밍 제어부(40)로부터 데이터가 입력되면 제1 및 제2 어드레스전극라인들(X11내지X1n,X21내지X2n)에 데이터펄스를 인가하게 된다. 즉, 제 1 어드레스 구동부(32A)는 데이터펄스를 상부블록(37)의 제1 어드레스전극라인들(X11내지X1n)에 인가한다. 제 2 어드레스 구동부(32B)는 데이터펄스를 하부블록(39)의 제2 어드레스전극라인들(X21내지X2n)에 인가한다. When data is input from the timing controller 40, the first and second address drivers 32A and 32B apply data pulses to the first and second address electrode lines X11 to X1n and X21 to X2n. That is, the first address driver 32A applies a data pulse to the first address electrode lines X11 to X1n of the upper block 37. The second address driver 32B applies a data pulse to the second address electrode lines X21 to X2n of the lower block 39.

타이밍 제어부(40)는 데이터신호를 재정렬하여 제1 및 제2 어드레스구동부(32A,32B)에 인가하게 된다. 즉, 제1 어드레스구동부(32A)에 대응하는 데이터가 타이밍 제어부(40)에 입력되면, 타이밍 제어부(40)는 데이터를 재정렬하게 된다. 이 후, 제2 어드레스구동부(32B)에 대응하는 데이터가 타이밍 제어부(40)에 입력되면, 재정렬된 제1 어드레스구동부(32A)에 대응하는 데이터(D11,D12,D13...D1k)와 제2 어드레스구동부(32B)에 대응하는 데이터(D21,D22,D23,...D2k)는 제1 및 제2 어드레스구동부(32A,32B)에 인가된다. 또한, 타이밍 제어부(40)는 제1 스캔구동부(34A) 및 제1 서스테인구동부(36A)에 의해 구동되는 상부블록(37)과, 제2 스캔구동 부(34B) 및 제2 서스테인구동부(36B)에 의해 구동되는 하부블록(39) 각각에 화소셀에 대응되는 서스테인 펄스를 재정렬하여 인가하게된다.The timing controller 40 rearranges the data signals and applies them to the first and second address drivers 32A and 32B. That is, when data corresponding to the first address driver 32A is input to the timing controller 40, the timing controller 40 rearranges the data. Subsequently, when data corresponding to the second address driver 32B is input to the timing controller 40, the data D11, D12, D13. The data D21, D22, D23, ... D2k corresponding to the two address driver 32B are applied to the first and second address driver 32A, 32B. In addition, the timing controller 40 includes an upper block 37 driven by the first scan driver 34A and the first sustain driver 36A, the second scan driver 34B, and the second sustain driver 36B. The sustain pulses corresponding to the pixel cells are rearranged and applied to each of the lower blocks 39 driven by.

여기서, 본 발명의 실시 예에 따른 PDP의 구동방법에 대하여 도 5에 도시된 구동파형과 도 4에 도시된 상부블록(37)을 참조하여 상세히 살펴보기로 하자.Here, a driving method of the PDP according to an embodiment of the present invention will be described in detail with reference to the driving waveform shown in FIG. 5 and the upper block 37 shown in FIG. 4.

도 5를 참조하면, 하나의 서브필드는 각 블록을 리셋하는 리셋기간, 각 블록을 스캔하면서 데이터를 기입하는 어드레스기간, 각 전극라인에 소정의 DC전압만이 인가되는 동결기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인기간으로 나뉘어진다. Referring to FIG. 5, one subfield includes a reset period for resetting each block, an address period for writing data while scanning each block, a freezing period in which only a predetermined DC voltage is applied to each electrode line, and data is written. It is divided into a sustain period for maintaining the light emission state of the cells.

이를 상세히 살펴보면, 리셋기간에는 램프파 형태로 상승하는 램프펄스(Ranmp-up)가 인가되어 벽전하를 고르게 분포시킨 후, 램프파 형태로 하강하는 램프펄스(Ramp-dn)가 제1 스캔전극라인들(Y1 내지 Y(m/2))에 인가됨과 동시에 제1 서스테인전극라인들(Z1 내지 Z(m/2))에 소정레벨의 직류전압(Vz)이 인가되어 셀 내에서는 리셋방전이 일어나게 된다. 이에 따라, 각 방전셀들에 프라이밍 하전입자 및 벽전하가 형성되게 된다. 이때, 제1 어드레스전극라인(X11내지X1n)들에는 오방전을 방지하기 위하여 낮은 레벨의 직류전압이 인가된다. In detail, during the reset period, a ramp pulse (Ranmp-up) rising in the form of a ramp wave is applied to evenly distribute wall charges, and then a ramp pulse (Ramp-dn) descending in the form of a ramp wave forms the first scan electrode line. And a predetermined level of DC voltage Vz are applied to the first sustain electrode lines Z1 to Z (m / 2) to cause a reset discharge in the cell. do. Accordingly, priming charged particles and wall charges are formed in the respective discharge cells. At this time, a low level DC voltage is applied to the first address electrode lines X11 to X1n to prevent mis-discharge.

어드레스기간에는 제1 스캔 전극라인들(Y1 내지 Y(m/2))에 스캔펄스(-Vy)가 인가되고, 스캔펄스(-Vy)에 동기되어 데이터펄스(Vd)가 제1 어드레스전극라인들(X11내지X1n)에 인가된다. 데이터펄스(Vd)와 스캔펄스(-Vy)가 동시에 존재하는 방전셀에서는 어드레스방전이 일어난다. 이때, 제1 서스테인전극라인들(Z1 내지 Z(m/2))에는 소정레벨의 직류전압(Vz)이 인가되며, 이 직류전압(Vz)은 제1 어드레 스전극라인들(X11내지X1n)과 제1 스캔전극라인들(Y1 내지 Y(m/2)) 사이의 어드레스방전이 안정적으로 일어날 수 있게 한다. In the address period, the scan pulse (-Vy) is applied to the first scan electrode lines (Y1 to Y (m / 2)), and the data pulse (Vd) is synchronized with the scan pulse (-Vy) to form the first address electrode line. To X11 to X1n. An address discharge occurs in a discharge cell in which both data pulses Vd and scan pulses (-Vy) exist at the same time. In this case, a DC voltage Vz having a predetermined level is applied to the first sustain electrode lines Z1 to Z (m / 2), and the DC voltage Vz is applied to the first address electrode lines X11 to X1n. And address discharge between the first scan electrode lines Y1 to Y (m / 2) can be stably generated.

동결기간에는 각 전극라인들이 이전상태를 유지하도록 소정의 DC전압이 인가된다.In the freezing period, a predetermined DC voltage is applied to each electrode line to maintain its previous state.

서스테인 기간에는 제1 스캔전극라인들(Y1 내지 Y(m/2)) 및 제1 서스테인전극라인들(Z1 내지 Z(m/2))에 서스테인펄스(Vs)가 인가되어 어드레스기간에 선택된 방전셀들을 방전시킨다. 이때, 서스테인펄스(Vs)가 인가되는 시기는 타이밍 제어부(40)에 의하여 다음 리셋기간이 시작되는 기점을 기준으로 인가되게 된다. 이를 도 6 내지 도 8을 참조하여 구체적으로 설명하기로 하자. 먼저, 256계조를 표현하는데 있어서 최저 계조를 1로, 최고 계조를 256으로 가정하고, 각 계조 1에 대응되는 것을 1회의 서스테인 방전에 대응된다고 가정하자. 이에 따라, 도 6에 도시된 바와 같이 계조 2를 표현하는 셀에서는 서스테인기간동안 제1 스캔전극라인들(Y1 내지 Y(m/2)) 및 제1 서스테인전극라인들(Z1 내지 Z(m/2)) 각각에 1회의 서스테인펄스(Vs)가 다음 리셋기간이 시작되기 직전에 인가된다. 또한, 도 7에 도시된 바와 같이 계조 4를 포현하기 위한 셀에서는 4회의 서스테인 방전을 위하여 4회의 서스테인펄스(Vs)가 다음 리셋기간이 시작되기 직전에 제1 스캔전극라인들(Y1 내지 Y(m/2)) 및 제1 서스테인전극라인들(Z1 내지 Z(m/2))에 교번적으로 인가됨으로써 4회의 서스테인 방전이 발생하게 된다. 또한, 6계조의 휘도를 표현하기 위해서는 도 8에 도시된 바와 같이 제1 스캔전극라인들(Y1 내지 Y(m/2)) 및 제1 서스테인전극라인들(Z1 내지 Z(m/2))에 총 6회의 서스테인펄스(Vs)가 다음 리셋기간이 시작되 기 직전에 교번적으로 인가되게 된다.In the sustain period, a sustain pulse Vs is applied to the first scan electrode lines Y1 to Y (m / 2) and the first sustain electrode lines Z1 to Z (m / 2) to discharge selected in the address period. Discharge the cells. At this time, the timing at which the sustain pulse Vs is applied is applied by the timing controller 40 on the basis of the starting point of the next reset period. This will be described in detail with reference to FIGS. 6 to 8. First, suppose that the lowest gray level is 1 and the highest gray level is 256 in representing 256 gray levels, and that the one corresponding to each gray level corresponds to one sustain discharge. Accordingly, as shown in FIG. 6, in the cell representing gray level 2, the first scan electrode lines Y1 to Y (m / 2) and the first sustain electrode lines Z1 to Z (m / during the sustain period. 2)) One sustain pulse (Vs) is applied immediately before the start of the next reset period. In addition, as shown in FIG. 7, in the cell for expressing the gray level 4, the first scan electrode lines Y1 to Y (for the four sustain pulses Vs for the four sustain discharges just before the next reset period begins. m / 2)) and the first sustain electrode lines Z1 to Z (m / 2) are alternately applied to generate four sustain discharges. In addition, in order to express the luminance of six gray levels, as illustrated in FIG. 8, the first scan electrode lines Y1 to Y (m / 2) and the first sustain electrode lines Z1 to Z (m / 2). A total of six sustain pulses (Vs) are applied alternately just before the start of the next reset period.

이와 같이 서스테인 기간동안 각기 다른 횟수의 서스테인 방전의 시작 시점은 각기 다르게 설정하여 서스테인 방전이 일어나는 시기를 임의적으로 조절하게 된다. 또한, 서스테인 방전의 시작과 관계없이 서스테인 방전의 종료시점이 동일하게 발생하도록 조절할 수 있다. 이러한 구동방법을 통하여 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널은 화상이 표현하고자 하는 각 계조값이 동일 시점에서 이루어지게 됨으로 정확한 화질을 표현할 수 있다. 한편, 리셋기간 직전 즉, 정해진 서스테인 구간내의 끝점을 기준으로 서스테인 방전들이 동일하게 완료됨으로 벽전하가 변화될 수 있는 시간을 감소시킴으로서 리셋기간동안 이전 서스테인기간에 발생하는 저계조 표현 셀들에 대한 오류인식을 방지할 수 있게 된다.As such, the start timings of the sustain discharges having different numbers of times during the sustain period are set differently to arbitrarily control when the sustain discharges occur. In addition, the end point of the sustain discharge can be adjusted to be the same regardless of the start of the sustain discharge. Through such a driving method, the plasma display panel according to the exemplary embodiment of the present invention can express accurate image quality because each grayscale value to be expressed is made at the same time. On the other hand, error recognition for low gradation expression cells occurring in the previous sustain period during the reset period is reduced by reducing the time that the wall charge can be changed by the sustain discharges being completed equally before the reset period, i.e., at the end point within the predetermined sustain period. Can be prevented.

한편, 하부블록(39)은 도 9에 도시된 바와 같이 상부블록(37)의 각 리셋기간, 어드레스기간, 동결기간, 서스테인기간과 동일한 방식으로 구동되며, 상부블록(37) 및 하부블록(39)은 상부블록(37)의 리셋기간동안에는 하부블록(39)의 동결기간이, 상부블록(37)의 어드레스기간에는 하부블록(39)의 서스테인기간이, 상부블록(37)의 동결기간에는 하부블록(39)의 리셋기간이, 상부블록(37)의 서스테인기간에는 하부블록(39)의 어드레스기간이 각각 대응되도록 구동된다.Meanwhile, as shown in FIG. 9, the lower block 39 is driven in the same manner as each reset period, address period, freeze period, and sustain period of the upper block 37, and the upper block 37 and the lower block 39 are operated. Is a freezing period of the lower block 39 during the reset period of the upper block 37, a sustain period of the lower block 39 in the address period of the upper block 37, and a lower period in the freezing period of the upper block 37. The reset period of the block 39 is driven such that the address periods of the lower block 39 correspond to the sustain period of the upper block 37, respectively.

여기서, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널은 각 블록의 분할 수 및 분할 형태 예를들면, 4분할, 8분할 및 세로분할, 가로분할 등에 제한되지 않는다. 또한, 각 블록들은 동결기간이 없는 리셋기간, 어드레스기간 및 서스테인 기간이 서로 교차되어 구동될 수 있다. 예를 들면, 적어도 두개의 블록을 가 지는 플라즈마 디스플레이 패널에서, 제1 블록의 어드레스 기간 동안 제2 블록은 서스테인 기간을, 제1 블록의 서스테인 기간 동안 제2 블록은 리셋기간을, 제1 블록의 리셋 기간 동안 제2 블록은 어드레스 기간을 가질 수 있다.Here, the plasma display panel according to an exemplary embodiment of the present invention is not limited to the number of divisions and the type of division, for example, four divisions, eight divisions and vertical divisions, and horizontal divisions. In addition, each block may be driven by crossing the reset period, the address period, and the sustain period without the freezing period. For example, in a plasma display panel having at least two blocks, the second block may have a sustain period during the address period of the first block, the second block may have a reset period during the sustain period of the first block, and The second block may have an address period during the reset period.

상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동장치 및 방법은 서스테인 기간에 발생하는 서스테인 방전을 리셋기간 직전에 완료하게 된다. 이에 따라, 각 계조를 표현하는 모든 서스테인 방전의 완료시점이 거의 동일하게 이루어지게 된다. 결과적으로, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 정확한 화상표현이 가능하며, 리셋기간동안 발생하는 누락방전을 방지할 수 있게 된다. As described above, the driving apparatus and method of the plasma display panel according to the exemplary embodiment of the present invention complete the sustain discharge occurring in the sustain period immediately before the reset period. Accordingly, the completion point of all the sustain discharges expressing the respective gray levels is made almost the same. As a result, the driving method of the plasma display panel according to an exemplary embodiment of the present invention can accurately display an image and prevent a missing discharge occurring during a reset period.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

제1 블록 및 제2 블록을 포함하여 적어도 2분할되어 구동되는 플라즈마 디스플레이 패널에서 상기 제1 블록 및 상기 제2 블록은 셀을 초기화 하는 리셋기간과, 셀을 선택하기 위한 어드레스기간과, 이전상태를 유지하도록 소정레벨의 직류전압이 인가되는 동결기간 및 선택된 셀을 유지시키는 서스테인기간을 각각 포함하고, 상기 제1 블록의 리셋기간동안 상기 제2 블록은 동결기간을, 상기 제1 블록의 어드레스기간동안 상기 제2 블록은 서스테인기간을, 상기 제1 블록의 동결기간동안 상기 제2 블록은 리셋기간을, 상기 제1 블록의 서스테인기간동안 상기 제2 블록은 어드레스기간을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서, The first block and the second block may include a reset period for initializing a cell, an address period for selecting a cell, and a previous state in a plasma display panel including a first block and a second block. And a freezing period during which a predetermined level of DC voltage is applied and a sustaining period for holding the selected cell, wherein the second block is freezing during the reset period of the first block and during the address period of the first block. The second block has a sustain period, the second block has a reset period during the freezing period of the first block, and the second block has an address period during the sustain period of the first block. In 상기 서스테인 기간에 인가되는 서스테인 펄스의 인가완료시점을 모두 동일하게 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And all the time points at which the sustain pulses are applied during the sustain period are equally applied. 제 1 항에 있어서,The method of claim 1, 상기 서스테인 펄스는 The sustain pulse is 서스테인 기간의 끝점을 기준으로 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.A driving method of a plasma display panel, characterized in that applied to the end point of the sustain period. 전화면의 셀을 초기화하기 위한 리셋기간, 상기 셀을 선택하기 위한 어드레스 기간 및 상기 어드레스기간에 선택된 셀의 방전을 유지시키는 서스테인기간을 가지는 플라즈마 디스플레이 패널의 구동방법에 있어서,A driving method of a plasma display panel having a reset period for initializing a cell of a full screen, an address period for selecting the cell, and a sustain period for maintaining discharge of a selected cell in the address period, 상기 서스테인 펄스는 정해진 서스테인 기간의 끝점을 기준으로 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the sustain pulse is applied based on an end point of a predetermined sustain period. 제 3 항에 있어서,The method of claim 3, wherein 상기 플라즈마 디스플레이 패널은 적어도 2분할되어 구동되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And the plasma display panel is divided into at least two parts and driven. 제 4 항에 있어서,The method of claim 4, wherein 상기 적어도 2분할된 플라즈마 디스플레이 패널은 상기 리셋기간, 상기 어드레스 기간, 상기 서스테인 기간을 각각 가지는 제1 블록 및 제2 블록을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And wherein the at least two divided plasma display panel includes a first block and a second block having the reset period, the address period, and the sustain period, respectively. 제 5 항에 있어서,The method of claim 5, wherein 상기 제1 블록의 어드레스 기간 동안 상기 제2 블록은 서스테인 기간을, 상기 제1 블록의 서스테인 기간 동안 상기 제2 블록은 리셋기간을, 상기 제1 블록의 리셋기간 동안 상기 제2 블록은 어드레스 기간을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.The second block is a sustain period during the address period of the first block, the second block is a reset period during the sustain period of the first block, and the second block is an address period during the reset period of the first block. And a plasma display panel driving method. 데이터 펄스가 인가되는 어드레스전극라인들과, 상기 어드레스전극라인들과 교차되며, 서로 교번적으로 위치함과 아울러 서스테인 펄스가 교대로 인가되는 스캔전극라인들 및 서스테인전극라인들을 구비하는 플라즈마 디스플레이 패널의 구동장치에 있어서,The plasma display panel includes: address electrode lines to which data pulses are applied, scan electrode lines and sustain electrode lines intersected with the address electrode lines, alternately positioned, and sustain pulses are alternately applied. In the drive unit, 상기 어드레스전극라인들을 구동하는 어드레스구동부와;An address driver for driving the address electrode lines; 상기 스캔전극라인들을 구동하는 스캔구동부와;A scan driver driving the scan electrode lines; 상기 서스테인전극라인들을 구동하는 서스테인구동부와;A sustain driver for driving the sustain electrode lines; 상기 어드레스구동부와 상기 스캔구동부와 상기 서스테인구동부에 인가되는 신호를 제어하는 타이밍 제어부를 구비하고,A timing controller for controlling signals applied to the address driver, the scan driver, and the sustain driver; 상기 타이밍 제어부는 서브필드에 따라 횟수가 다르게 정해지는 서스테인 펄스들을 정해진 서스테인 구간내에 인가완료시점이 동일하게 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.And the timing control unit applies sustain pulses having a different number of times depending on the subfields to be applied within a predetermined sustain period. 제 7 항에 있어서,The method of claim 7, wherein 상기 플라즈마 디스플레이 패널은 적어도 2분할되어 구동되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.And the plasma display panel is divided into at least two parts and driven. 제 7 항에 있어서,The method of claim 7, wherein 상기 타이밍 제어부는The timing controller 서스테인 펄스들을 정해진 서스테인 구간의 끝점을 기준으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.The driving device of the plasma display panel, characterized in that the sustain pulses are applied based on the end point of the predetermined sustain period. 제 7 항에 있어서,The method of claim 7, wherein 상기 스캔구동부는 The scan driver 상기 스캔전극 라인에 전 셀을 초기화하기 위해 리셋기간에 리셋펄스를 인가하고, 셀을 선택하기 위한 어드레스 기간 동안 스캔 펄스를 인가하고, 어드레스 기간의 셀 상태를 유지하도록 동결기간 동안 소정의 직류전압을 인가하고, 어드레스 기간에 선택된 셀을 유지시키는 서스테인 펄스를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.A reset pulse is applied to the scan electrode line in the reset period to initialize all the cells, a scan pulse is applied during the address period for selecting a cell, and a predetermined DC voltage is applied during the freezing period to maintain the cell state of the address period. And a sustain pulse for holding the selected cell in the address period.
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