KR100577603B1 - Stacked semiconductor device and method for manufacturing the same - Google Patents

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Abstract

콘택 플러그의 저저항을 확보할 수 있는 적층형 반도체 장치에 있어서, 반도체 장치는 불순물 영역을 갖는 단결정 실리콘 기판 상에 층간 절연막 및 채널 실리콘막이 교번으로 적층되고 최상부로부터 기판 방향으로 연장되는 콘택 플러그를 갖는 박막 구조물과, 채널 실리콘막을 형성하기 위한 단결정 실리콘 물질로 이루어진 시드막 패턴으로부터 획득되고, 콘택 플러그와 기판을 접속하기 위한 콘택 패드를 포함한다. 상기와 같은 구성을 갖는 반도체 장치는 기존의 시드막 패턴으로부터 획득된 콘택 패드를 이용하여 기판과 콘택 플러그를 용이하게 접속할 수 있기 때문에, 콘택 플러그의 저저항을 안정적으로 확보할 수 있다.In a stacked semiconductor device capable of ensuring a low resistance of a contact plug, the semiconductor device includes a thin film having a contact plug in which an interlayer insulating film and a channel silicon film are alternately stacked on a single crystal silicon substrate having an impurity region and extending from the top toward the substrate. A structure is obtained from a seed film pattern made of a single crystal silicon material for forming a channel silicon film, and includes a contact pad for connecting a contact plug and a substrate. Since the semiconductor device having the above configuration can easily connect the substrate and the contact plug using the contact pad obtained from the existing seed film pattern, the low resistance of the contact plug can be secured.

Description

적층형 반도체 장치 및 그 제조 방법{Stacked semiconductor device and method for manufacturing the same}Stacked semiconductor device and method for manufacturing the same

도 1은 본 발명의 일 실시예에 따른 삼중 적층형 SRAM 장치를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a triple stacked SRAM device according to an embodiment of the present invention.

도 2 내지 도 8은 도 1에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 개략적인 단면도들이다.2 through 8 are schematic cross-sectional views illustrating a method suitable for manufacturing the semiconductor device shown in FIG. 1.

본 발명은 적층형 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 채널 실리콘막과 상기 채널 실리콘막과 접속하는 콘택 플러그가 구비된 적층형 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a stacked semiconductor device and a method of manufacturing the same. More specifically, the present invention relates to a stacked semiconductor device including a channel silicon film and a contact plug connected to the channel silicon film, and a method of manufacturing the semiconductor device.

반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 저항이 매우 증가되는 등의 예기치 않은 문제가 발생한다. 때문에, 상기 패턴의 크기를 감소시킴으로서 집적도를 증가시키는 데는 한계가 있다. 따라서, 최근에는 반도체 장치를 고도로 집적화시키기 위해, 기판 위에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 적층형 반도체 장치들이 개발되고 있다.In order to highly integrate a semiconductor device, the size of a pattern formed on a chip and the distance between the formed patterns are gradually reduced. However, when the size of the pattern is reduced as described above, an unexpected problem occurs such that the resistance is greatly increased. Therefore, there is a limit in increasing the degree of integration by reducing the size of the pattern. Therefore, recently, in order to highly integrate a semiconductor device, stacked semiconductor devices in which semiconductor unit elements such as MOS transistors are stacked on a substrate have been developed.

특히, 반도체 메모리 장치 중에 SRAM 장치의 경우, 단위 셀이 6개의 트랜지스터로 구현되므로 셀 면적이 매우 커질 수밖에 없다. 그러므로, 단위 셀을 구현하는 각 트랜지스터를 수직 방향으로 적층시킴으로서 셀 면적을 감소시키고 있다.In particular, in the SRAM device of the semiconductor memory device, since the unit cell is implemented with six transistors, the cell area is very large. Therefore, the cell area is reduced by stacking each transistor constituting the unit cell in the vertical direction.

예를 들어, 이중 적층형 SRAM 장치는 2개의 풀다운(pull-down) 소자 및 2개의 억세스 소자인 NMOS 트랜지스터들이 반도체 기판에 구현되고, 상기 기판 상에 위치하는 채널 실리콘막에 상기 NMOS 트랜지스터들과 연결되는 2개의 풀업(pull-up) 소자인 PMOS 트랜지스터들이 구현된다.For example, a dual stacked SRAM device has two pull-down devices and two access devices, NMOS transistors, implemented in a semiconductor substrate, and connected to the NMOS transistors in a channel silicon film located on the substrate. Two pull-up devices, PMOS transistors, are implemented.

상기 적층형 SRAM 장치를 구현하기 위해서는 상기 기판 또는 채널 실리콘막 상에 적층되어 있는 각 트랜지스터의 게이트 또는 소스/드레인들이 서로 전기적으로 접속되어야 한다. 이를 위하여, 상기 기판 또는 채널 실리콘막에 형성된 게이트 또는 소스/드레인들이 서로 접속할 수 있는 구조를 갖는 콘택 플러그가 구비되어야 한다. 따라서, 상기 적층형 SRAM 장치를 불량없이 구현하기 위해서는 복잡한 연결 구조를 만족하면서 저저항을 갖는 콘택 플러그의 형성이 매우 중요하다.In order to implement the stacked SRAM device, gates or sources / drains of the transistors stacked on the substrate or the channel silicon film must be electrically connected to each other. For this purpose, a contact plug having a structure in which gates or sources / drains formed on the substrate or the channel silicon layer may be connected to each other should be provided. Therefore, in order to implement the stacked SRAM device without defects, it is very important to form a contact plug having low resistance while satisfying a complicated connection structure.

상기와 같은 콘택 플러그를 형성하기 위해서는 연결 대상이 되는 기판의 소스/드레인 영역 및 게이트를 부분적으로 노출시키는 콘택홀을 형성하는 이방성 식각 공정을 수행한다. 여기서, 기판 전 영역으로 볼 때, 상기 식각 공정에 의한 식각 정도가 다르게 나타날 수 있다. 따라서, 기판의 전 영역에서 모든 콘택홀이 소스/드레인 영역까지 도달하기 위해서는 일반적으로 기판이 오버 에치(over etch)되 도록 상기 식각 공정을 수행하고 있다. 예를 들면, 기판이 100Å 내지 300Å 정도 리세스되도록 오버 에치함으로써, 상기 기판의 표면까지 도달하지 못하는 콘택홀이 없게 만든다. 그러나, 상기 콘택홀이 기판이 과도하게 리세스하여 기판의 소스/드레인 영역을 관통할 경우에 상기 콘택홀이 기판과 용이하게 접속되지 않는 문제점이 발생한다.In order to form the contact plug as described above, an anisotropic etching process is performed to form contact holes partially exposing the source / drain region and the gate of the substrate to be connected. Here, when viewed in the entire area of the substrate, the etching degree by the etching process may appear different. Therefore, in order to reach all of the contact holes in the entire region of the substrate to the source / drain region, the etching process is generally performed so that the substrate is over etched. For example, overetching the substrate so that it is recessed by about 100 microseconds to 300 microseconds can result in no contact holes reaching the surface of the substrate. However, when the contact hole is excessively recessed through the source / drain region of the substrate, the contact hole is not easily connected to the substrate.

이와는 다르게, 상기 콘택홀이 오픈되지 않는 경우, 즉 상기 콘택홀이 언더 에치(under etch)됨으로써 상기 기판의 소스/드레인 영역까지 도달하지 않는 경우에는 콘택 플러그의 저항이 급격하게 높아지는 문제점이 있다.In contrast, when the contact hole is not opened, that is, when the contact hole does not reach the source / drain region of the substrate by under etching, the resistance of the contact plug is sharply increased.

상기한 문제점들은 적층형 반도체 장치의 신뢰성을 확보하기 위해 해결해야할 매우 중요한 문제들 중의 하나로서, 이를 해결하기 위한 연구가 활발히 진행되고 있다.The above-mentioned problems are one of very important problems to be solved in order to secure the reliability of the stacked semiconductor device, and researches for solving the problems are being actively conducted.

따라서, 본 발명의 제1목적은 저저항을 갖는 콘택 플러그를 포함하는 적층형 반도체 장치를 제공하는데 있다.Accordingly, a first object of the present invention is to provide a stacked semiconductor device including a contact plug having a low resistance.

본 발명의 제2목적은 상기한 적층형 반도체 장치를 제조하는데 적합한 방법을 제공하는데 있다.It is a second object of the present invention to provide a method suitable for manufacturing the above-described stacked semiconductor device.

상기 제1목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층형 반도체 장치는, 불순물 영역을 갖는 단결정 실리콘 기판 상에 층간 절연막 및 채널 실리콘막이 교번으로 적층되고 최상부로부터 상기 기판 방향으로 연장되는 콘택 플러그를 갖는 박막 구조물과, 상기 채널 실리콘막을 형성하기 위한 단결정 실리콘 물질로 이루어진 시드막 패턴으로부터 획득되고 상기 콘택 플러그와 상기 기판을 접속하기 위한 콘택 패드를 포함한다.In a stacked semiconductor device according to an embodiment of the present invention for achieving the first object, a contact plug in which an interlayer insulating film and a channel silicon film are alternately stacked on a single crystal silicon substrate having an impurity region and extending from the top toward the substrate And a contact pad obtained from a seed film pattern made of a single crystal silicon material for forming the channel silicon film, and contacting the contact plug and the substrate.

상기 제2목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층형 반도체 장치의 제조 방법으로, 제1불순물 영역을 갖는 단결정 실리콘 기판 상에 상기 제1불순물 영역의 일부를 노출시키는 개구를 갖는 제1층간 절연막을 형성한다. 상기 개구 내부에 상기 제1층간 절연막보다 낮은 두께로 형성되고, 상기 제1불순물 영역과 동일한 도전형의 불순물로 도핑된 시드막 패턴을 형성한다. 상기 개구 내부를 충분히 채우도록 상기 제1층간 절연막 상에 제2불순물 영역을 갖는 채널 실리콘막을 형성한다. 상기 채널 실리콘막 상에 제2층간 절연막을 형성한다. 상기 제2층간 절연막, 상기 채널 실리콘막 및 상기 시드막 패턴의 일부를 순차적으로 이방성 식각함으로써, 상기 시드막 패턴이 일부 제거된 콘택 패드 및 상기 콘택 패드를 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 도전성 물질로 채움으로써, 상기 콘택 패드에 의해 상기 기판과 접속되는 콘택 플러그를 형성한다.A method of manufacturing a stacked semiconductor device according to an embodiment of the present invention for achieving the second object, comprising: a first having an opening exposing a portion of the first impurity region on a single crystal silicon substrate having a first impurity region; An interlayer insulating film is formed. A seed layer pattern is formed in the opening to have a thickness lower than that of the first interlayer insulating layer and is doped with an impurity having the same conductivity type as that of the first impurity region. A channel silicon film having a second impurity region is formed on the first interlayer insulating film to sufficiently fill the inside of the opening. A second interlayer insulating film is formed on the channel silicon film. By sequentially anisotropically etching a portion of the second interlayer insulating layer, the channel silicon layer, and the seed layer pattern, a contact pad in which the seed layer pattern is partially removed and a contact hole exposing the contact pad are formed. The contact hole is filled with a conductive material to form a contact plug connected to the substrate by the contact pad.

상기 설명한 바와 같이, 본 발명에 의한 적층형 반도체 장치는 채널 실리콘막을 형성하기 위한 시드막 패턴으로부터 획득된 콘택 패드를 이용하여 기판과 콘택 플러그를 용이하게 접속시킬 수 있다.As described above, the stacked semiconductor device according to the present invention can easily connect the substrate and the contact plug by using a contact pad obtained from a seed film pattern for forming a channel silicon film.

즉, 콘택 플러그의 바닥면이 기판까지 형성되지 않더라도, 상기 콘택 플러그는 상기 콘택 패드를 이용하여 저저항을 확보할 수 있다.That is, even if the bottom surface of the contact plug is not formed to the substrate, the contact plug can secure low resistance by using the contact pad.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 삼중 적층형 SRAM 장치를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a triple stacked SRAM device according to an embodiment of the present invention.

도 1을 참조하면, 도시된 적층형 SRAM 장치는 제1소스/드레인 영역(110)을 갖는 실리콘 기판(100) 상에 제1소스/드레인 영역(110)과 접속되도록 배치된 콘택 패드(116c)와 기판(100) 상에 제1 내지 제3층간 절연막들(114, 126, 138)과 제1 및 제2채널 실리콘막들(118a, 136)이 교번으로 적층되고, 최상부로부터 콘택 패드(116c)까지 연장되는 콘택홀(146)을 갖는 박막 구조물과, 콘택홀(146) 내부에 구비되고 콘택 패드(116c)와 접속하는 콘택 플러그(152)를 포함한다.Referring to FIG. 1, the illustrated stacked SRAM device includes a contact pad 116c disposed on a silicon substrate 100 having a first source / drain region 110 to be connected to the first source / drain region 110. The first to third interlayer insulating films 114, 126, and 138 and the first and second channel silicon films 118a and 136 are alternately stacked on the substrate 100, from the top to the contact pads 116c. A thin film structure having an extended contact hole 146, and a contact plug 152 provided in the contact hole 146 and connected to the contact pad 116c.

예를 들면, 표면이 단결정 실리콘으로 이루어지는 기판(100)에 소자 분리막(102)이 구비된다. 소자 분리막(102)에 의해 기판(100)에는 하부 액티브 영역이 정의되고, 상기 하부 액티브 영역에는 풀다운 소자인 하부 NMOS 트랜지스터들이 구비된다.For example, the device isolation film 102 is provided on a substrate 100 whose surface is made of single crystal silicon. A lower active region is defined in the substrate 100 by the device isolation layer 102, and lower NMOS transistors, which are pull-down elements, are provided in the lower active region.

상기 하부 NMOS 트랜지스터는 제1게이트 절연막 패턴(104), 제1도전막 패턴(106) 및 제1소스/드레인 영역(110)으로 이루어진다. 제1도전막 패턴(106)은 N형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 하부 NMOS 트랜지스터가 형성되는 기판(100) 부위에는 P-웰(미도시)이 형성되어 있다. 상기 P-웰 내부에는 부분적으로 N형 불순물이 도핑되어 있는 제1소스/드레인 영역(110)이 구비된다. 제1도전막 패턴(106)의 측면에는 게이트 스페이서(108)가 구비된다. 게이트 스페이서(108), 제1도전막 패턴(106) 및 기판(100)의 표면 상에 연속적으로 식각 저지막으 로 이용되는 질화막 라이너(112)가 구비된다.The lower NMOS transistor includes a first gate insulating layer pattern 104, a first conductive layer pattern 106, and a first source / drain region 110. The first conductive layer pattern 106 may be made of polysilicon doped with N-type impurities. P-wells (not shown) are formed in portions of the substrate 100 where the lower NMOS transistors are formed. The P-well has a first source / drain region 110 partially doped with N-type impurities. The gate spacer 108 is provided on the side surface of the first conductive film pattern 106. On the surface of the gate spacer 108, the first conductive film pattern 106, and the substrate 100, a nitride film liner 112 used as an etch stop film is provided.

기판(100) 상에는 제1소스/드레인 영역(110)의 일부를 노출하는 콘택 패드(116c)가 구비된다. 콘택 패드(116c)는 단결정 구조를 갖는 기판(100)을 시드로 선택적 에피택셜 성장(selective epitaxial growth) 방법으로 형성되고, 3족 또는 5족의 불순물이 도핑된 형태의 단결정 실리콘 물질로 이루어지는 것이 바람직하다.A contact pad 116c is provided on the substrate 100 to expose a portion of the first source / drain region 110. The contact pad 116c is formed by a selective epitaxial growth method with the substrate 100 having a single crystal structure as a seed, and preferably formed of a single crystal silicon material doped with impurities of Group 3 or Group 5. Do.

여기서, 콘택 패드(116c)는 후속되는 공정에서 제1채널 실리콘막(118a)을 형성하기 위한 제1시드막 패턴(미도시)으로부터 획득된다. 즉, 콘택 패드(116c)는 상기 제1시드막 패턴의 상부 일부가 콘택홀(146)에 의해 식각됨으로써 형성된 상기 제1시드막 패턴의 잔류 부위로서, 콘택 플러그(152)를 기판(100)의 제1소스/드레인 영역(110)과 접속시키기 위한 콘택 패드로서 제공되는 것이다. 따라서, 콘택 패드(116c)는 제1소스/드레인 영역(110)과 동일한 도전형의 불순물로 도핑되는 것이 바람직하다. 본 실시예에서는 제1소스/드레인 영역(110) 및 콘택 패드(116c)가 N형 불순물로 도핑된다.Here, the contact pads 116c are obtained from a first seed layer pattern (not shown) for forming the first channel silicon layer 118a in a subsequent process. That is, the contact pad 116c is a remaining portion of the first seed layer pattern formed by etching a portion of the upper portion of the first seed layer pattern by the contact hole 146, and the contact plug 152 may be formed on the substrate 100. It is provided as a contact pad for connecting with the first source / drain region 110. Therefore, the contact pad 116c may be doped with impurities of the same conductivity type as the first source / drain regions 110. In the present embodiment, the first source / drain regions 110 and the contact pads 116c are doped with N-type impurities.

콘택 패드(116c) 상에는 콘택 패드(116c) 및 제1도전막 패턴(106)의 일부를 노출시키는 제1콘택홀을 갖고, 콘택 패드(116c) 및 하부 NMOS 트랜지스터를 완전히 매립하며, 평탄한 상면을 갖는 제1층간 절연막(114)이 구비된다. 제1층간 절연막(114)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 제1층간 절연막(114)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(borophosphor silicate glass)로 이루어질 수 있다.The contact pad 116c has a first contact hole exposing a portion of the contact pad 116c and the first conductive film pattern 106, and completely fills the contact pad 116c and the lower NMOS transistor, and has a flat top surface. A first interlayer insulating film 114 is provided. The first interlayer insulating layer 114 may be made of silicon oxide. For example, the first interlayer insulating layer 114 may be made of high density plasma (HDP) oxide or borophosphor silicate glass (BPSG).

제1층간 절연막(114) 상에는 제1콘택홀과 연통하는 제2콘택홀을 갖는 제2층 간 절연막(126)이 배치된다. 제2층간 절연막(126)은 실리콘 산화물로 이루어질 수 있다. 또한, 제2층간 절연막(126) 상에는 제2콘택홀과 연통하는 제3콘택홀을 갖는 제3층간 절연막(136)이 배치된다. 제3층간 절연막(136)은 실리콘 산화물로 이루어질 수 있다. 여기서, 상기 서로 연통되는 제1 내지 제3콘택홀이 콘택홀(146)을 이룬다.A second interlayer insulating layer 126 having a second contact hole communicating with the first contact hole is disposed on the first interlayer insulating layer 114. The second interlayer insulating layer 126 may be made of silicon oxide. In addition, a third interlayer insulating layer 136 having a third contact hole communicating with the second contact hole is disposed on the second interlayer insulating layer 126. The third interlayer insulating layer 136 may be made of silicon oxide. In this case, the first to third contact holes communicating with each other form a contact hole 146.

제1층간 절연막(114) 및 제2층간 절연막(126) 사이에는 콘택홀(146)의 측벽에 의해 일부분이 노출되는 제1채널 실리콘막(118a)이 개재된다. 제1채널 실리콘막(118a)은 제1상부 액티브 영역으로 제공된다.A first channel silicon film 118a is partially interposed between the first interlayer insulating film 114 and the second interlayer insulating film 126 by sidewalls of the contact hole 146. The first channel silicon film 118a is provided in the first upper active region.

제1채널 실리콘막(118a)에는 풀업 소자인 PMOS 트랜지스터들이 형성된다. 상기 PMOS 트랜지스터는 제2게이트 절연막 패턴(120), 제2도전막 패턴(122) 및 제2소스/드레인 영역(124)으로 구성된다. 제1채널 실리콘막(118a)에서 상기 PMOS 트랜지스터의 채널 영역은 N형 불순물로 도핑되어 있으며, 제2소스/드레인 영역(124)은 P형 불순물로 도핑되어 있다. 본 실시예에서와 같은 삼중 적층 SRAM 장치에 있어서, 제1채널 실리콘막(118a)의 제2소스/드레인 영역(124)은 콘택 패드(116c)와 다른 도전형의 불순물로 도핑되는 것이 바람직하다.PMOS transistors, which are pull-up devices, are formed in the first channel silicon film 118a. The PMOS transistor includes a second gate insulating layer pattern 120, a second conductive layer pattern 122, and a second source / drain region 124. In the first channel silicon layer 118a, the channel region of the PMOS transistor is doped with N-type impurities, and the second source / drain region 124 is doped with P-type impurities. In the triple stacked SRAM device as in this embodiment, the second source / drain regions 124 of the first channel silicon film 118a are preferably doped with impurities of a conductivity type different from that of the contact pad 116c.

고립된 하나의 제1채널 실리콘막(118a)에는 적어도 1개의 PMOS 트랜지스터가 형성된다. 제2소스/드레인 영역(124)은 콘택홀(146)에 의해 노출되는 제1채널 실리콘막(118a)의 단부까지 연장된다. 또한, 제2도전막 패턴(122)의 일부분은 콘택홀(146)에 의해 노출된다.At least one PMOS transistor is formed in one isolated first channel silicon film 118a. The second source / drain region 124 extends to an end portion of the first channel silicon film 118a exposed by the contact hole 146. In addition, a portion of the second conductive film pattern 122 is exposed by the contact hole 146.

제2층간 절연막(126) 및 제3층간 절연막(136) 사이에는 콘택홀(146)의 측벽 에 의해 일부 노출되는 제2채널 실리콘막(136)이 개재된다. 제2채널 실리콘막(136)은 제2상부 액티브 영역으로 제공된다.A second channel silicon film 136 partially exposed by the sidewall of the contact hole 146 is interposed between the second interlayer insulating film 126 and the third interlayer insulating film 136. The second channel silicon film 136 is provided in the second upper active region.

제2채널 실리콘막(136)에는 2개의 억세스 소자인 상부 NMOS 트랜지스터들이 구비된다. 상기 상부 NMOS 트랜지스터는 제3게이트 절연막 패턴(132), 제3도전막 패턴(134) 및 제3소스/드레인 영역(135)으로 구성된다. 제2채널 실리콘막(136)의 채널 영역은 P형 불순물로 도핑되어 있고, 제3소스/드레인 영역(135)은 N형 불순물로 도핑되어 있다.The second channel silicon film 136 is provided with upper NMOS transistors that are two access devices. The upper NMOS transistor includes a third gate insulating layer pattern 132, a third conductive layer pattern 134, and a third source / drain region 135. The channel region of the second channel silicon layer 136 is doped with P-type impurities, and the third source / drain region 135 is doped with N-type impurities.

고립된 하나의 제2채널 실리콘막(136)에는 적어도 1개의 N형 트랜지스터가 형성된다. 그리고, 제3소스/드레인 영역(135)은 콘택홀(146)에 의해 노출되는 제2채널 실리콘막(136)의 단부까지 연장된다. 콘택홀(146)의 내부에는 콘택 패드(116c)와 접속하는 도전성 물질로 이루어진 콘택 플러그(152)가 구비된다. 여기서, 콘택홀(146)의 내부 표면과 콘택 플러그(152) 사이에는 접착막(151)이 더 구비되는 것이 바람직하다.At least one N-type transistor is formed in one isolated second channel silicon film 136. The third source / drain region 135 extends to an end portion of the second channel silicon film 136 exposed by the contact hole 146. A contact plug 152 made of a conductive material connected to the contact pad 116c is provided inside the contact hole 146. Here, it is preferable that an adhesive film 151 is further provided between the inner surface of the contact hole 146 and the contact plug 152.

한편, 도시되지는 않았으나, 기판(100)과 제1채널 실리콘막(118a) 사이에는 제1채널 실리콘막(118a)을 형성하기 위해 선택적 에피택셜 성장 공정에 의해 형성된, 콘택 패드(116c) 제1시드막 패턴의 잔류물이 배치될 수 있다. 또한, 제1채널 실리콘막(118a) 및 제2채널 실리콘막(136) 사이에는 통상적인 선택적 에피택셜 공정에 의해 형성된 콘택 플러그 형상의 제2시드막 패턴의 잔류물이 배치될 수 있다.Although not shown, the first contact pad 116c may be formed between the substrate 100 and the first channel silicon layer 118a by a selective epitaxial growth process to form the first channel silicon layer 118a. Residues of the seed film pattern may be disposed. In addition, a residue of a contact plug-shaped second seed layer pattern formed by a conventional selective epitaxial process may be disposed between the first channel silicon layer 118a and the second channel silicon layer 136.

설명한 바와 같이, 제1채널 실리콘막을 형성하기 위한 제1시드막 패턴으로부터 획득된 콘택 패드(116c)를 이용하여 콘택 플러그(152)를 기판(100)에 형성된 제 1소스/드레인 영역(110)에 접속시킬 수 있다. 이에 따라, 콘택홀(146) 식각 공정이 완료된 후에 상기 콘택홀(146)이 기판(100)의 표면까지 형성되지 않는 언더 에치가 발생하더라도, 콘택 플러그(152)가 콘택 패드(116c)에 의해 기판(100)과 연결되기 때문에 콘택 플러그(152)의 저저항을 안정적으로 확보할 수 있다. 따라서, 상기 적층형 반도체 장치는 향상된 신뢰성을 가질 수 있다.As described above, the contact plug 152 is formed on the first source / drain region 110 formed on the substrate 100 by using the contact pad 116c obtained from the first seed layer pattern for forming the first channel silicon layer. You can connect. Accordingly, even if an underetch occurs in which the contact hole 146 is not formed to the surface of the substrate 100 after the etching process of the contact hole 146 is completed, the contact plug 152 may be formed by the contact pad 116c. Since it is connected to the (100) it is possible to ensure a low resistance of the contact plug 152. Thus, the stacked semiconductor device may have improved reliability.

도 2 내지 도 8은 도 1에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 개략적인 단면도들이다.2 through 8 are schematic cross-sectional views illustrating a method suitable for manufacturing the semiconductor device shown in FIG. 1.

도 2를 참조하면, 표면이 단결정 실리콘으로 이루어진 반도체 기판(100) 상에 트렌치 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 상기 공정에 의해 하부 액티브 영역이 정의된다.Referring to FIG. 2, a device isolation layer 102 is formed by performing a trench device isolation process on a semiconductor substrate 100 having a surface of single crystal silicon. The lower active region is defined by the above process.

상기 하부 액티브 영역에 해당하는 반도체 기판(100) 상에 제1게이트 절연막(미도시)을 형성한다. 상기 제1게이트 절연막 상에 제1도전막(미도시)을 형성하고 이를 패터닝함으로써, 제1게이트 절연막 패턴(104) 및 제1도전막 패턴(106)이 적층된 제1게이트 구조물을 형성한다. 제1도전막 패턴(106)은 N형 불순물이 도핑된 폴리실리콘 물질로 이루어질 수 있다. 제1도전막 패턴(106)은 에스램 장치의 연결 구조를 만족시키기 위해 소자 분리막(102) 상부까지 연장되어 있다. 상기 제1게이트 구조물의 양측에 게이트 스페이서(108)를 형성한다. 게이트 스페이서(108), 제1도전막 패턴(106)의 상부면 및 기판(100) 상에는 이후에 식각 저지막으로 사용하기 위한 질화막 라이너(112)를 형성한다.A first gate insulating layer (not shown) is formed on the semiconductor substrate 100 corresponding to the lower active region. By forming and patterning a first conductive layer (not shown) on the first gate insulating layer, a first gate structure in which the first gate insulating layer pattern 104 and the first conductive layer pattern 106 are stacked is formed. The first conductive layer pattern 106 may be made of a polysilicon material doped with N-type impurities. The first conductive layer pattern 106 extends to the upper portion of the device isolation layer 102 to satisfy the connection structure of the SRAM device. Gate spacers 108 are formed on both sides of the first gate structure. A nitride film liner 112 is formed on the gate spacer 108, the top surface of the first conductive layer pattern 106, and the substrate 100 to be used as an etch stop layer later.

상기 제1게이트 구조물의 양측에 노출된 기판(100) 아래로 N형 불순물을 주입함으로써, 제1소스/드레인 영역(110)을 형성한다. 상기 공정을 수행함으로써, 기판(100) 상에 풀다운 소자를 이루는 하부 NMOS 트랜지스터를 완성한다.The first source / drain region 110 is formed by implanting N-type impurities under the substrate 100 exposed on both sides of the first gate structure. By performing the above process, the lower NMOS transistor forming the pull-down device on the substrate 100 is completed.

기판(100) 상에 하부 NMOS 트랜지스터를 매몰하는 제1층간 절연막(114)을 형성한다. 구체적으로, 제1층간 절연막(114)은 상기 하부 NMOS 트랜지스터를 매립하도록 실리콘 산화물과 같은 절연 물질을 형성한 이 후에, 그 상부면이 평탄하게 되도록 상기 절연 물질의 표면을 연마함으로써 형성될 수 있다.A first interlayer insulating layer 114 is formed on the substrate 100 to bury the lower NMOS transistor. Specifically, the first interlayer insulating layer 114 may be formed by forming an insulating material such as silicon oxide to fill the lower NMOS transistor, and then polishing the surface of the insulating material so that its upper surface is flat.

다음에, 제1층간 절연막(114)을 부분적으로 식각함으로써, 기판(100)의 제1소스/드레인 영역(110)의 일부를 노출시키는 제1개구부(115)를 형성한다. 구체적으로, 질화막 라이너(112)가 부분적으로 노출되도록 제1층간 절연막(114)을 부분적으로 식각한다. 그리고, 상기 노출된 질화막 라이너(112)를 제거함으로써, 기판(100) 표면을 일부 노출시키는 제1개구부(115)를 형성한다.Next, by partially etching the first interlayer insulating layer 114, a first opening 115 exposing a part of the first source / drain region 110 of the substrate 100 is formed. In detail, the first interlayer insulating layer 114 is partially etched to partially expose the nitride film liner 112. In addition, the exposed first nitride film liner 112 is removed to form the first opening 115 partially exposing the surface of the substrate 100.

제1개구부(115) 저면에 노출되어 있는 기판(100)을 시드로 하여 선택적 에피택셜 성장 방법에 의해 도핑된 단결정 실리콘을 성장시킴으로써, 제1개구부(115) 내부에 도핑된 제1예비 시드막 패턴(116)을 형성한다.The first preliminary seed layer pattern doped inside the first opening 115 by growing doped single crystal silicon using a selective epitaxial growth method using the substrate 100 exposed on the bottom surface of the first opening 115 as a seed. 116 is formed.

구체적으로, 제1예비 시드막 패턴(116)은 저압 화학 기상 증착 공정을 이용하여 750℃ 내지 1,250℃의 온도 하에서 형성할 수 있다. 여기서, 제1예비 시드막 패턴(116)을 형성하기 위해서 상기 제1층간 절연막(114)의 상부로 실리콘 소스 가스를 제공한다. 상기 실리콘 소스 가스의 예로는 실리콘테트라클로라이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 또한, 상기 실리콘 소스 가스와 함께 5족 원소, 예를 들면 포스핀(phosphine) 가스를 주입함으로써, 제1예비 시드막 패턴(116)을 N형 불순물로 도핑된 단결정 실리콘으로 형성할 수 있다.Specifically, the first preliminary seed layer pattern 116 may be formed under a temperature of 750 ° C to 1,250 ° C using a low pressure chemical vapor deposition process. Here, a silicon source gas is provided on the first interlayer insulating layer 114 to form the first preliminary seed layer pattern 116. Examples of the silicon source gas include silicon tetrachloride (SiCl 4 ), silane (SiH 4 ), dichlorosilane (SiH 2 Cl 2 ), trichlorochloride silane (SiHCl 3 ), and the like. In addition, the first preliminary seed layer pattern 116 may be formed of single crystal silicon doped with N-type impurities by injecting a Group 5 element, for example, a phosphine gas together with the silicon source gas.

제1예비 시드막 패턴(116)을 N형 불순물로 도핑하는 이유는 제1예비 시드막 패턴(116)을 이후에 형성되는 콘택 플러그의 콘택 패드로 이용하기 위해서이다. 따라서, 제1예비 시드막 패턴(116)을 기판(100)의 제1소스/드레인 영역(110)과 동일한 도전형의 불순물로 도핑하는 것이 바람직하다.The reason for doping the first preliminary seed layer pattern 116 with N-type impurities is to use the first preliminary seed layer pattern 116 as a contact pad of a contact plug formed later. Therefore, it is preferable to dope the first preliminary seed layer pattern 116 with the same conductivity type impurities as the first source / drain regions 110 of the substrate 100.

이와는 다르게, 제1소스/드레인 영역(110)을 P형 불순물로 도핑했을 경우에는, 제1예비 시드막 패턴(116)을 3족 원소를 사용하여 P형 불순물로 도핑하는 것이 바람직하다.In contrast, when the first source / drain regions 110 are doped with P-type impurities, it is preferable to dope the first preliminary seed layer pattern 116 with P-type impurities using a group III element.

설명한 바와 같이, 본 실시예에서는 실리콘 소스 가스 및 포스핀 가스를 포함하는 반응 가스를 제공함으로써, N형 불순물로 도핑된 제1예비 시드막 패턴(116)을 성장시킨다. 이로써, 제1개구부(115) 내부에는 기판(100)의 표면과 수직하는 방향으로 결정 성장되고, 제1개구부(115) 내부에 반도체 물질이 완전히 채워진 이 후에는 도시된 바와 같이 성장된 에피택셜층의 측면 부위에서도 결정 성장이 이루어진다.As described above, in the present embodiment, the first preliminary seed film pattern 116 doped with N-type impurities is grown by providing a reaction gas including a silicon source gas and a phosphine gas. As a result, the epitaxial layer is grown in the first opening 115 in a direction perpendicular to the surface of the substrate 100 and is grown as shown after the semiconductor material is completely filled in the first opening 115. Crystal growth takes place in the side region of.

도 3을 참조하면, 제1예비 시드막 패턴(116)의 상부를 평탄화 공정을 이용하여 제1층간 절연막(114)의 상부면이 완전히 노출될 때까지 제거한다. 상기 평탄화 공정에 의해 제1예비 시드막 패턴(116)으로부터 제2예비 시드막 패턴(116a)이 획득된다. 상기 평탄화 공정의 예로는 화학적 기계적 연마 공정을 들 수 있다.Referring to FIG. 3, the upper portion of the first preliminary seed layer pattern 116 is removed until the upper surface of the first interlayer insulating layer 114 is completely exposed by using a planarization process. By the planarization process, a second preliminary seed layer pattern 116a is obtained from the first preliminary seed layer pattern 116. Examples of the planarization process include a chemical mechanical polishing process.

도 4를 참조하면, 제2예비 시드막 패턴(116a)의 상부 일부를 소정의 두께로 식각함으로써, 제1개구부(115) 내부에 제1층간 절연막(114)보다 낮은 두께를 갖는 시드막 패턴(116b)을 형성한다.Referring to FIG. 4, the upper portion of the second preliminary seed layer pattern 116a is etched to a predetermined thickness, thereby forming a seed layer pattern having a thickness lower than that of the first interlayer insulating layer 114 in the first opening 115. 116b).

구체적으로, 제2예비 시드막 패턴(116a)의 일부를 식각하는 공정은 제1층간 절연막(114)에 대한 식각 선택비를 갖는 에천트를 사용하여 수행하는 것이 바람직하다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함한다.Specifically, the process of etching part of the second preliminary seed layer pattern 116a may be performed by using an etchant having an etching selectivity with respect to the first interlayer insulating layer 114. The etching process includes a wet etching process or a dry etching process.

상기와 같이, 시드막 패턴(116b)의 상부 일부를 제거하는 이유는 후속되는 공정에서 제1층간 절연막(114) 상에 형성되는 P형 채널 실리콘막과 상기 N형 시드막 패턴(116b) 사이에 PN 접합이 형성됨으로써, P형 채널 실리콘막의 채널 전류가 시드막 패턴(116b)으로 누설되는 것을 방지하기 위해서이다.As described above, the reason for removing the upper portion of the seed film pattern 116b is that the P-type silicon film formed on the first interlayer insulating film 114 and the N-type seed film pattern 116b are formed in a subsequent process. The PN junction is formed to prevent the channel current of the P-type channel silicon film from leaking into the seed film pattern 116b.

여기서, 제2예비 시드막 패턴(116a)의 상부로 50Å이하로 제거하게 되면 상기 PN 접합의 형성을 억제하기 위한 유효 거리가 확보되지 못하는 문제가 있다. 또한, 제2예비 시드막 패턴(116a)을 500Å이상으로 제거하게 되면, 시드막 패턴(116b)에서 이후에 콘택 패드로 제공될 두께를 충분히 확보하기 어렵다. 따라서, 제2예비 시드막 패턴(116a)을 제1층간 절연막(114)의 상면으로부터 약 50Å 내지 500Å 정도 제거하는 것이 바람직하다. 보다 바람직하게는, 상기 제2예비 시드막 패턴(116a)을 제1층간 절연막(114)의 두께보다 250Å 내지 350Å정도 낮게 형성한다.In this case, when the 50 nm or less of the second preliminary seed layer pattern 116a is removed, the effective distance for suppressing the formation of the PN junction may not be secured. In addition, when the second preliminary seed layer pattern 116a is removed at 500 Å or more, it is difficult to sufficiently secure a thickness to be provided later to the contact pad in the seed layer pattern 116b. Therefore, it is preferable to remove the second preliminary seed film pattern 116a by about 50 kV to about 500 kPa from the top surface of the first interlayer insulating film 114. More preferably, the second preliminary seed layer pattern 116a is formed to be about 250 kV to about 350 kV lower than the thickness of the first interlayer insulating layer 114.

도 5를 참조하면, 시드막 패턴(116b) 및 제1층간 절연막(114) 상에 화학 기상 증착 공정을 이용하여 제1비정질 실리콘막(미도시)을 연속적으로 형성한다. 그리고, 제1비정질 실리콘막에 대하여 열처리 공정을 수행하여 상기 제1비정질 실리콘막을 제1단결정 실리콘막(미도시)으로 전환시킨다. 구체적으로, 상기 열처리 공정에 의해 상기 제1비정질 실리콘막이 상변화되고, 이 때 상기 시드막 패턴(116b)의 단결정 실리콘 물질이 시드로 작용하여 상기 제1비정질 실리콘막의 결정 구조가 비정질에서 단결정으로 상변환한다.Referring to FIG. 5, a first amorphous silicon film (not shown) is continuously formed on the seed film pattern 116b and the first interlayer insulating film 114 using a chemical vapor deposition process. The first amorphous silicon film is converted into a first single crystal silicon film (not shown) by performing a heat treatment process on the first amorphous silicon film. Specifically, the first amorphous silicon film is phase-changed by the heat treatment process, and the single crystalline silicon material of the seed film pattern 116b acts as a seed so that the crystal structure of the first amorphous silicon film is changed from amorphous to single crystal. Convert.

다음에, 상기 제1단결정 실리콘막을 선택적인 식각하는 패터닝 공정을 수행하여 제1예비 채널 실리콘막(118)을 형성한다. 제1예비 채널 실리콘막(118)은 이후에 상부 액티브 영역으로 제공되는 단결정 실리콘막으로 제공된다. 즉, 제1예비 채널 실리콘막(118) 상에도 트랜지스터를 포함하는 단위 소자들을 다양하게 형성할 수 있다.Next, a first preliminary channel silicon film 118 is formed by performing a patterning process of selectively etching the first single crystal silicon film. The first preliminary channel silicon film 118 is provided as a single crystal silicon film which is then provided to the upper active region. That is, the unit devices including the transistor may be variously formed on the first preliminary channel silicon layer 118.

도 6을 참조하면, 제1예비 채널 실리콘막(118) 상에 제2게이트 절연막(미도시)을 형성한다. 제2게이트 절연막 상에 제2도전막(미도시)을 형성하고, 이를 패터닝함으로써 제2게이트 절연막 패턴(120) 및 제2도전막 패턴(122)이 적층된 제2게이트 구조물을 형성한다.Referring to FIG. 6, a second gate insulating film (not shown) is formed on the first preliminary channel silicon film 118. A second conductive layer (not shown) is formed on the second gate insulating layer and patterned to form a second gate structure in which the second gate insulating layer pattern 120 and the second conductive layer pattern 122 are stacked.

상기 제2게이트 구조물 양측에 노출된 제1예비 채널 실리콘막(118) 상에 이온 주입 공정 등을 이용하여 P형 불순물을 소정의 깊이로 주입함으로써 제2소스/드레인 영역(124)을 갖는 제1채널 실리콘막(118a)을 형성한다. 이 때, 상기 P형 불순물의 주입 깊이는 상기 제1예비 채널 실리콘막(118)의 두께를 초과하지 않도록 한 다. 이로써, 제1채널 실리콘막(118a)과 시드막 패턴(116b) 사이에는 상기 불순물이 도핑되지 않은 단결정 실리콘막(119, 이하, "베리어막"이라고 한다)이 시드막 패턴(116b)의 상면을 캡핑하도록 형성된다.A first source / drain region 124 having a second source / drain region 124 by implanting P-type impurities to a predetermined depth by using an ion implantation process or the like on the first preliminary channel silicon film 118 exposed on both sides of the second gate structure A channel silicon film 118a is formed. In this case, the implantation depth of the P-type impurity may not exceed the thickness of the first preliminary channel silicon layer 118. As a result, a single crystal silicon film 119 (hereinafter referred to as a “barrier film”) that is not doped with the impurities is formed between the first channel silicon film 118a and the seed film pattern 116b to form an upper surface of the seed film pattern 116b. It is formed to cap.

여기서, 베리어막(119)의 두께는 상술한 제2예비 시드막 패턴(116a)의 제거된 두께에 대응한다. 따라서, 베리어막(119)은 약 50Å 내지 500Å의 두께로 형성될 수 있다.Here, the thickness of the barrier film 119 corresponds to the removed thickness of the second preliminary seed film pattern 116a. Therefore, the barrier film 119 may be formed to a thickness of about 50 kPa to 500 kPa.

상기 베리어막(119)은 그 하부의 N형 불순물로 도핑된 시드막 패턴(116b)과 베리어막(119) 상부의 P형 불순물이 도핑된 제1채널 실리콘막(118a) 사이에 확산 현상에 의한 불순물의 이동을 억제하는 기능을 한다. 따라서, 베리어막(119)에 의해 시드막 패턴(116b)과 제1채널 실리콘막(118a) 사이에 PN 접합이 형성되는 현상이 방지될 수 있다.The barrier layer 119 is formed by a diffusion phenomenon between the seed layer pattern 116b doped with an N-type impurity at a lower portion thereof and the first channel silicon layer 118a doped with a P-type impurity at an upper portion of the barrier layer 119. It functions to suppress the movement of impurities. Therefore, a phenomenon in which a PN junction is formed between the seed layer pattern 116b and the first channel silicon layer 118a by the barrier layer 119 may be prevented.

상기 공정에 의하면, 제1채널 실리콘막(118a)의 가장자리 부위까지 제2소스/드레인 영역(124)이 형성된다. 제2도전막 패턴(122)은 에스램 장치의 연결 구조를 만족시키기 위해 제1층간 절연막(114)의 상면까지 연장되어 있다. 따라서, 제1채널 실리콘막(118a)에 풀업 소자를 이루는 PMOS 트랜지스터를 완성한다.According to the above process, the second source / drain region 124 is formed to the edge portion of the first channel silicon film 118a. The second conductive layer pattern 122 extends to an upper surface of the first interlayer insulating layer 114 to satisfy the connection structure of the SRAM device. Thus, the PMOS transistor forming the pull-up element in the first channel silicon film 118a is completed.

도 7을 참조하면, 제1채널 실리콘막(118a) 및 제1층간 절연막(114) 상에 제2층간 절연막(126)을 형성한다. 제2층간 절연막(126)에 단결정 실리콘 물질로 이루어진 제1채널 실리콘막(118a)의 일부를 노출시키는 제2개구부(127)를 형성한다.Referring to FIG. 7, a second interlayer insulating layer 126 is formed on the first channel silicon layer 118a and the first interlayer insulating layer 114. A second opening 127 is formed in the second interlayer insulating layer 126 to expose a portion of the first channel silicon film 118a made of a single crystal silicon material.

다음에, 통상적인 선택적 에피택셜 성장 공정을 수행하여 제2개구부(127) 내부를 채우는 제2시드막 패턴(128)을 형성한다. 이 때, 제2시드막 패턴(128)은 도핑 되지 않은 단결정 실리콘 물질로 이루어진다. 제2시드막 패턴(128) 및 제2층간 절연막(126) 상에 화학 기상 증착 공정에 의해 제2비정질 실리콘막(미도시)을 연속적으로 형성한다.Next, a conventional selective epitaxial growth process is performed to form the second seed layer pattern 128 filling the inside of the second opening 127. In this case, the second seed layer pattern 128 is made of a single crystalline silicon material that is not doped. A second amorphous silicon film (not shown) is continuously formed on the second seed film pattern 128 and the second interlayer insulating film 126 by a chemical vapor deposition process.

상기 제2비정질 실리콘막을 열처리하여 상변화시킴으로써, 상기 제2비정질 실리콘막을 단결정 구조를 갖는 제2단결정 실리콘막(미도시)으로 전환시킨다. 상기 제2단결정 실리콘막을 패턴닝하여 제2예비 채널 실리콘막(미도시)을 형성한다.The second amorphous silicon film is subjected to a phase change by heat treatment, thereby converting the second amorphous silicon film into a second single crystal silicon film (not shown) having a single crystal structure. The second single crystal silicon film is patterned to form a second preliminary channel silicon film (not shown).

상기 제2예비 채널 실리콘막 상에 제3게이트 절연막(미도시)을 형성한다. 제3게이트 절연막 상에 제3도전막(미도시)을 형성하고, 이를 패터닝함으로써, 제3게이트 절연막 패턴(132) 및 제3도전막 패턴(134)이 적층된 제3게이트 구조물을 형성한다. 상기 제3게이트 구조물 양측에 상기 노출된 제2예비 채널 실리콘막으로 N형 불순물을 주입함으로써 상기 제2예비 채널 실리콘막은 제3소스/드레인 영역(135)을 갖는 제2채널 실리콘막(136)으로 전환된다. 상기 공정을 수행함으로써, 제2채널 실리콘막(136)에 억세스 소자를 이루는 상부 NMOS 트랜지스터를 완성한다. 제3도전막 패턴(134)은 에스램 장치의 연결 구조를 만족시키기 위해 제2층간 절연막(126)의 상면까지 연장되어 있다.A third gate insulating layer (not shown) is formed on the second preliminary channel silicon layer. A third conductive layer (not shown) is formed on the third gate insulating layer and patterned to form a third gate structure in which the third gate insulating layer pattern 132 and the third conductive layer pattern 134 are stacked. By implanting N-type impurities into the exposed second preliminary channel silicon film on both sides of the third gate structure, the second preliminary channel silicon film is transferred to the second channel silicon film 136 having a third source / drain region 135. Is switched. By performing the above process, an upper NMOS transistor forming an access element in the second channel silicon film 136 is completed. The third conductive layer pattern 134 extends to the upper surface of the second interlayer insulating layer 126 to satisfy the connection structure of the SRAM device.

제2채널 실리콘막(136) 및 제2층간 절연막(126) 상에 상기 상부 NMOS 트랜지스터를 매립하는 제3층간 절연막(138)을 형성한다. 제3층간 절연막(138) 상에는 하드 마스크막(미도시) 및 반사 방지막(미도시)을 형성한다.A third interlayer insulating layer 138 is formed on the second channel silicon layer 136 and the second interlayer insulating layer 126 to fill the upper NMOS transistor. A hard mask film (not shown) and an antireflection film (not shown) are formed on the third interlayer insulating film 138.

상기 하드 마스크막 및 반사 방지막을 패터닝함으로써, 콘택홀 형성을 위한 식각 마스크로 제공되는 하드 마스크막 패턴(139) 및 반사 방지막 패턴(미도시)을 형성한다. 하드 마스크막 패턴(139)에 의해 노출되는 부위는 제1 및 제2시드막 패턴(116b, 128), 제1 및 제2도전막 패턴(122, 134)이 형성된 부위의 윗부분과 적어도 일부분이 겹쳐지도록 한다.The hard mask layer and the anti-reflection layer are patterned to form a hard mask layer pattern 139 and an anti-reflection layer pattern (not shown) provided as an etch mask for forming contact holes. A portion exposed by the hard mask layer pattern 139 overlaps at least a portion of an upper portion of a portion where the first and second seed layer patterns 116b and 128 and the first and second conductive layer patterns 122 and 134 are formed. To lose.

도 8을 참조하면, 하드 마스크막 패턴(139)을 식각 마스크로 사용하여 제3층간 절연막(138), 제2채널 실리콘막(136), 제2시드막 패턴(128), 제2채널 실리콘막(118a) 및 제1시드막 패턴(116b) 상부 일부를 순차적으로 이방성 식각함으로써, 제1시드막 패턴(116b)의 일부가 제거된 콘택 패드(116c) 및 상기 콘택 패드(116c)의 일부를 노출시키는 콘택홀(146)을 형성한다.Referring to FIG. 8, the third interlayer insulating layer 138, the second channel silicon layer 136, the second seed layer pattern 128, and the second channel silicon layer are formed by using the hard mask layer pattern 139 as an etching mask. By sequentially anisotropically etching the top portion 118a and the upper portion of the first seed layer pattern 116b, the contact pad 116c from which a portion of the first seed layer pattern 116b is removed and a portion of the contact pad 116c are exposed. Contact holes 146 are formed.

구체적으로, 콘택홀(146)은 상술한 하드 마스크막 패턴(139)에 의해 제1 및 제2시드막 패턴(116b, 127)이 형성된 부위와 일부분이 중첩되도록 형성된다. 또한, 콘택홀(146) 형성을 위한 식각 공정은 상기 콘택홀(146)이 기판(100)의 표면 부위에 접하도록 수행하는 것이 바람직하다. 왜냐하면, 상기 식각 공정에 의해 기판(100)의 표면 부위가 과도하게 리세스되어 제1소스/드레인 영역(110)이 완전히 침식되는 것을 방지하기 위해서이다. 또한, 상기 식각 공정이 언더 에치되는 경우에도 콘택홀(146)이 콘택 패드(116c)에 의해 기판(100)의 제1소스/드레인 영역(11)과 연결될 수 있다.In detail, the contact hole 146 is formed such that the portion of the contact hole 146 overlaps with the portion where the first and second seed layer patterns 116b and 127 are formed by the hard mask layer pattern 139 described above. In addition, the etching process for forming the contact hole 146 is preferably performed such that the contact hole 146 contacts the surface portion of the substrate 100. This is to prevent the surface portion of the substrate 100 from being excessively recessed by the etching process and completely eroding the first source / drain region 110. In addition, even when the etching process is under-etched, the contact hole 146 may be connected to the first source / drain region 11 of the substrate 100 by the contact pad 116c.

즉, 콘택홀(146) 내부에 형성되는 콘택 플러그(152)가 기판(100)의 표면과 직접적으로 접촉하지 않더라도, 상기 N형 불순물로 도핑된 제1시드막 패턴(116b)으로부터 획득되는 콘택 패드(116c)에 의해 기판(100)과 전기적으로 접속되어 콘택 플러그(152)의 저항이 높아지는 문제점을 방지할 수 있다.That is, even if the contact plug 152 formed inside the contact hole 146 does not directly contact the surface of the substrate 100, the contact pad obtained from the first seed layer pattern 116b doped with the N-type impurity. The problem that the resistance of the contact plug 152 is increased by being electrically connected to the substrate 100 by 116c can be prevented.

여기서, 제1시드막 패턴(116b)의 상부(upper portion)에는 제1채널 실리콘막(118a)과의 확산을 막기 위한 베리어막(119)이 형성되어 있기 때문에, 콘택홀(146)을 상기 베리어막(119)의 하부까지 연장되도록 형성하는 것이 바람직하다.The barrier layer 119 is formed in the upper portion of the first seed layer pattern 116b to prevent diffusion from the first channel silicon layer 118a. It is preferably formed to extend to the bottom of the film 119.

상기 콘택홀(146) 형성 과정을 구체적으로 설명하면, 먼저 하드 마스크막 패턴(139)을 식각 마스크로 하여 제3층간 절연막(138)을 부분적으로 식각함으로써, 그 측벽에 제2시드막 패턴(128)의 일부가 노출되는 제3콘택홀(140)을 형성한다. 이 때, 제3콘택홀(140)은 그 측벽에 상기 제3게이트 구조물이 전혀 노출되지 않도록 형성하는 것이 바람직하다.Referring to the process of forming the contact hole 146 in detail, first, by partially etching the third interlayer insulating layer 138 using the hard mask layer pattern 139 as an etching mask, the second seed layer pattern 128 is formed on the sidewall thereof. The third contact hole 140 is formed to expose a portion of the). In this case, the third contact hole 140 may be formed so that the third gate structure is not exposed at all on the sidewall thereof.

제3콘택홀(140)의 저면에 노출되는 제2시드막 패턴(128) 및 제2층간 절연막(126)을 부분적으로 식각함으로써 제2콘택홀(142)을 형성한다. 이 때, 제2콘택홀(142)은 에스램의 복잡한 구조를 만족시키기 위해 그 측벽에는 제1채널 실리콘막(118a)의 일부가 노출된다. 한편, 제1채널 실리콘막(118a) 상에 위치하는 제2도전막 패턴(122)은 제2콘택홀(142)에 의해 노출되지 않아야 한다.The second contact hole 142 is formed by partially etching the second seed layer pattern 128 and the second interlayer insulating layer 126 exposed on the bottom surface of the third contact hole 140. In this case, a part of the first channel silicon film 118a is exposed on the sidewall of the second contact hole 142 to satisfy the complicated structure of the SRAM. Meanwhile, the second conductive layer pattern 122 positioned on the first channel silicon layer 118a should not be exposed by the second contact hole 142.

제2콘택홀(142)에 의해 노출되는 제1시드막 패턴(116b)의 일부 및 제1층간 절연막(114)을 식각함으로써, 제1시드막 패턴(116b)은 콘택 패드(116c)로 전환되고, 상기 콘택 패드(116c)의 일부를 노출시키는 제1콘택홀(144)을 형성한다. 또한, 제1콘택홀(144)은 복잡한 에스램 구조를 만족시키기 위하여 소자 분리막(102) 상으로 연장되어 있는 제1도전막 패턴(106)의 일부도 노출되도록 형성된다. 여기서, 제1콘택홀(144)에 의해 노출되는 콘택 패드(116c)의 면적이 클수록 이후에 형성되는 콘택 플러그의 저항이 낮아진다. 따라서, 제1콘택홀(144)과 콘택 패드(116c)가 교 접하는 면접을 가능한 크게 만드는 것이 바람직하다.By etching a portion of the first seed layer pattern 116b and the first interlayer insulating layer 114 exposed by the second contact hole 142, the first seed layer pattern 116b is converted into a contact pad 116c. The first contact hole 144 exposing a part of the contact pad 116c is formed. In addition, the first contact hole 144 is formed to expose a portion of the first conductive film pattern 106 extending on the device isolation layer 102 to satisfy the complicated SRAM structure. Here, the larger the area of the contact pad 116c exposed by the first contact hole 144, the lower the resistance of the subsequent contact plug. Therefore, it is desirable to make the interview where the first contact hole 144 and the contact pad 116c intersect as large as possible.

상기 공정을 수행함으로써, 제1콘택홀 내지 제3콘택홀(144, 142, 140)이 서로 연통되어 콘택 플러그 형성을 위한 콘택홀(146)을 이룬다.By performing the above process, the first to third contact holes 144, 142, and 140 communicate with each other to form a contact hole 146 for forming a contact plug.

다시 도 1을 참조하면, 상기 반사 방지막 패턴 및 하드 마스크막 패턴(139)을 애싱 및 스트리핑 공정을 통해 제거한다. 상기 반사 방지막 패턴 및 하드 마스크막 패턴(139)은 콘택홀(146)을 형성하기 위한 식각 공정에서 대부분 제거될 수 있다.Referring back to FIG. 1, the anti-reflection film pattern and the hard mask film pattern 139 are removed through an ashing and stripping process. The anti-reflection film pattern and the hard mask film pattern 139 may be mostly removed in an etching process for forming the contact hole 146.

상기 콘택홀(146)의 측면 및 저면을 따라 접착막(151)을 형성한다. 상기 접착막(151)은 단일 금속막 또는 금속막 및 금속 질화막으로 이루어진 이중막으로 형성될 수 있다.An adhesive layer 151 is formed along side and bottom surfaces of the contact hole 146. The adhesive film 151 may be formed of a single metal film or a double film made of a metal film and a metal nitride film.

마지막으로, 콘택홀(146)을 충분히 매립하는 제3도전막을 형성함으로써 상기 콘택 패드(116c)와 접속하는 콘택 플러그(152)를 완성한다. 이 때, 상기 콘택 플러그(152)는 상기 풀업 소자를 이루는 PMOS 트랜지스터와 억세스 소자를 이루는 상부 NMOS 트랜지스터를 전기적으로 연결함으로써, 에스램 장치의 복잡한 연결 구조를 만족시킬 수 있다.Finally, the contact plug 152 connected with the contact pad 116c is completed by forming a third conductive film that sufficiently fills the contact hole 146. In this case, the contact plug 152 may electrically connect the PMOS transistor constituting the pull-up element and the upper NMOS transistor constituting the access element, thereby satisfying a complicated connection structure of the SRAM device.

상기와 같은 본 발명에 따른 반도체 장치는 적층된 트랜지스터들을 기판과 수직으로 연결하는 콘택 플러그의 저저항을 용이하게 확보할 수 있다. 동시에, 상기 기판이 과도하게 리세스되는 문제를 방지할 수 있다.The semiconductor device according to the present invention as described above can easily secure the low resistance of the contact plug for vertically connecting the stacked transistors with the substrate. At the same time, the problem that the substrate is excessively recessed can be prevented.

따라서, 적층형 반도체 장치의 신뢰성 및 수율을 향상시킬 수 있다.Therefore, the reliability and the yield of the stacked semiconductor device can be improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (10)

불순물 영역을 갖는 단결정 실리콘 기판 상에 층간 절연막 및 채널 실리콘막이 교번으로 적층되고, 최상부로부터 상기 기판 방향으로 연장되는 콘택 플러그를 갖는 박막 구조물; 및A thin film structure having an interlayer insulating film and a channel silicon film alternately stacked on a single crystal silicon substrate having an impurity region, and having a contact plug extending from the top to the substrate direction; And 상기 채널 실리콘막을 형성하기 위한 단결정 실리콘 물질로 이루어진 시드막 패턴으로부터 획득되고, 상기 콘택 플러그와 상기 기판을 접속하기 위한 콘택 패드를 포함하는 것을 특징으로 하는 적층형 반도체 장치.And a contact pad obtained from a seed film pattern made of a single crystal silicon material for forming the channel silicon film, the contact pad for connecting the contact plug and the substrate. 제1항에 있어서, 상기 콘택 패드는 상기 불순물 영역과 동일한 도전형의 3족 또는 5족의 불순물로 도핑된 단결정 실리콘을 포함하는 것을 특징으로 하는 적층형 반도체 장치.The stacked semiconductor device of claim 1, wherein the contact pad comprises single crystal silicon doped with an impurity of Group 3 or Group 5 of the same conductivity type as the impurity region. 제1항에 있어서, 상기 채널 실리콘막에는 적층 트랜지스터가 형성된 것을 특징으로 하는 적층형 반도체 장치.2. The stacked semiconductor device of claim 1, wherein a stacked transistor is formed in the channel silicon film. 제1항에 있어서, 상기 채널 실리콘막 중에서 상기 기판과 직접적으로 접하는 층간 절연막은 상기 불순물 영역과 다른 도전형의 불순물로 도핑된 것을 특징으로 하는 적층형 반도체 장치.The multilayer semiconductor device of claim 1, wherein the interlayer insulating layer directly in contact with the substrate of the channel silicon film is doped with an impurity having a conductivity different from that of the impurity region. 제1불순물 영역을 갖는 단결정 실리콘 기판 상에 상기 제1불순물 영역의 일부를 노출시키는 개구를 갖는 제1층간 절연막을 형성하는 단계;Forming a first interlayer insulating film having an opening exposing a portion of the first impurity region on a single crystal silicon substrate having a first impurity region; 상기 개구 내부에 상기 제1층간 절연막보다 낮은 두께로 형성되고, 상기 제1불순물 영역과 동일한 도전형의 불순물로 도핑된 시드막 패턴을 형성하는 단계;Forming a seed layer pattern in the opening having a thickness lower than that of the first interlayer insulating layer and doped with an impurity of the same conductivity type as that of the first impurity region; 상기 개구 내부를 충분히 채우도록 상기 제1층간 절연막 상에 제2불순물 영역을 갖는 채널 실리콘막을 형성하는 단계;Forming a channel silicon film having a second impurity region on the first interlayer insulating film to sufficiently fill the inside of the opening; 상기 채널 실리콘막 상에 제2층간 절연막을 형성하는 단계;Forming a second interlayer insulating film on the channel silicon film; 상기 제2층간 절연막, 상기 채널 실리콘막 및 상기 시드막 패턴의 일부를 순차적으로 이방성 식각함으로써, 상기 시드막 패턴이 일부 제거된 콘택 패드 및 상기 콘택 패드를 노출시키는 콘택홀을 형성하는 단계; 및Sequentially anisotropically etching a portion of the second interlayer insulating layer, the channel silicon layer, and the seed layer pattern, thereby forming a contact pad from which the seed layer pattern is partially removed and a contact hole exposing the contact pad; And 상기 콘택홀을 도전성 물질로 채움으로써, 상기 콘택 패드에 의해 상기 기판과 접속되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.Forming a contact plug connected to the substrate by the contact pad by filling the contact hole with a conductive material. 제5항에 있어서, 상기 시드막 패턴은 상기 제1층간 절연막보다 50Å 내지 500Å 낮은 두께로 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.The method of claim 5, wherein the seed layer pattern is formed to have a thickness of about 50 μs to about 500 μs lower than that of the first interlayer insulating layer. 제5항에 있어서, 상기 시드막 패턴을 형성하는 단계는,The method of claim 5, wherein the forming of the seed layer pattern comprises: 상기 노출된 기판을 시드로 하여 상기 개구를 충분히 채우면서 상기 제1층간 절연막의 일부 상면에 예비 시드막 패턴을 형성하는 단계;Forming a preliminary seed layer pattern on a portion of an upper surface of the first interlayer insulating layer while sufficiently filling the opening by using the exposed substrate as a seed; 상기 예비 시드막 패턴을 상기 제1층간 절연막의 상면이 완전히 노출되도록 평탄화하는 단계; 및Planarizing the preliminary seed layer pattern such that an upper surface of the first interlayer insulating layer is completely exposed; And 상기 예비 시드막 패턴의 상부 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.And removing an upper portion of the preliminary seed layer pattern. 제7항에 있어서, 상기 예비 시드막 패턴의 상부 일부를 제거하는 공정은 상기 제1층간 절연막에 대한 식각 선택비를 갖는 에천트를 사용하여 수행하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.The method of claim 7, wherein the removing of the upper portion of the preliminary seed layer pattern is performed using an etchant having an etch selectivity with respect to the first interlayer insulating layer. 제5항에 있어서, 상기 제2불순물 영역은 상기 제1불순물 영역과 서로 다른 도전형의 불순물로 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.The method of claim 5, wherein the second impurity region is formed of an impurity having a different conductivity type from that of the first impurity region. 제5항에 있어서, 상기 채널 실리콘막을 형성하는 단계는,The method of claim 5, wherein the forming of the channel silicon film, 상기 개구를 채우도록 상기 시드막 패턴 및 상기 제1층간 절연막 상에 비정질 실리콘막을 연속적으로 형성하는 단계;Continuously forming an amorphous silicon film on the seed film pattern and the first interlayer insulating film to fill the opening; 상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막으로부터 단결정 실리콘으로 이루어진 예비 채널 실리콘막을 획득하는 단계; 및Heat-treating the amorphous silicon film to obtain a pre-channel silicon film made of single crystal silicon from the amorphous silicon film; And 상기 예비 채널 실리콘막 상으로 제2불순물을 주입함으로써, 상기 예비 채널 실리콘막으로부터 제2불순물 영역을 갖는 채널 실리콘막을 획득하는 단계를 포함하며,Injecting a second impurity onto the preliminary channel silicon film, thereby obtaining a channel silicon film having a second impurity region from the preliminary channel silicon film, 상기 채널 실리콘막과 상기 시드막 패턴 사이에는 상기 제2불순물 영역의 불순물과 상기 시드막 패턴의 불순물이 접합되는 것을 막는 베리어막으로서 기능하는 도핑되지 않은 단결정 실리콘막이 형성되는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.A stacked semiconductor device, wherein an undoped single crystal silicon film is formed between the channel silicon film and the seed film pattern to function as a barrier film to prevent the impurities in the second impurity region from being bonded to the seed film pattern. Method of preparation.
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