KR100574918B1

KR100574918B1 - Semiconductor memeory device having data input/output circuit capable of reducing data writing number during memory test and the test method of the same

Info

Publication number: KR100574918B1
Application number: KR1019990019983A
Authority: KR
Inventors: 장태성
Original assignee: 삼성전자주식회사
Priority date: 1999-06-01
Filing date: 1999-06-01
Publication date: 2006-05-02
Also published as: KR20010001023A

Abstract

메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법이 개시된다. 본 발명은 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서, 반도체 메모리 장치는 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되며, 뱅크의 비트라인들을 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며, 뱅크 선택 신호 발생 회로는 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 뱅크들 중 2개 이상의 뱅크들을 선택하고, 메모리 셀의 데이터를 독출하는 동작에서 뱅크 선택 신호에 의하여 뱅크들 중 어느 하나를 선택하여, 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부와, 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 라인에 응답하여 제1 데이터 라인들 중 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비한다.Disclosed are a semiconductor memory device capable of reducing the number of data writes during a memory test and a test method of the semiconductor memory device. The present invention relates to a semiconductor memory device having a memory block arranged in a plurality of banks sharing a data input / output line and inputting / outputting data of memory cells in the memory block through the data input / output line, wherein the semiconductor memory device is disposed between the banks. A bank selection signal generation circuit shared by adjacent banks and connecting bit lines of the bank to a data input / output line, wherein the bank selection signal generation circuit selects a predetermined bank in an operation of writing data to a memory cell; In the operation of selecting two or more banks of the banks by the selection signal, and selecting one of the banks by the bank selection signal in an operation of reading data of the memory cell, the bit lines of the selected banks are selected from the first data line. Bank connection and connection of bit lines And a column selector configured to connect the first data line corresponding to the column line select signal among the first data lines to the data input / output line in response to each column line select line representing the switch.

Description

메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법{Semiconductor memeory device having data input/output circuit capable of reducing data writing number during memory test and the test method of the same}Semiconductor memory device having a bank selection signal generation circuit that can reduce the number of data writes during a memory test, and a test method of the semiconductor memory device having a data input / output circuit capable of reducing data writing number during memory test and the test method of the same}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명의 일실시예에 따른 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다.1 is a diagram illustrating a semiconductor memory device including a bank selection signal generation circuit according to an exemplary embodiment of the present invention.

도 2는 도 1의 로우 디코더를 나타내는 도면이다.FIG. 2 is a diagram illustrating a row decoder of FIG. 1.

도 3은 도 1의 칼럼 디코더를 나타내는 도면이다.3 is a diagram illustrating a column decoder of FIG. 1.

도 4는 도 1의 뱅크 선택 신호 발생 회로를 나타내는 도면이다4 is a diagram illustrating a bank selection signal generation circuit of FIG. 1.

도 5는 도 4의 제1 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating in detail the first bank selection signal generation circuit of FIG. 4.

도 6은 도 4의 제2 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.FIG. 6 is a circuit diagram illustrating in detail the second bank selection signal generation circuit of FIG. 4.

도 7은 도 4의 제3 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도 이다. FIG. 7 is a circuit diagram illustrating in detail the third bank selection signal generation circuit of FIG. 4.

도 8은 도 1의 A부분을 구체적으로 나타내는 도면이다.FIG. 8 is a view illustrating portion A of FIG. 1 in detail.

본 발명은 반도체 메모리 장치에 관한 것으로 특히, 메모리 테스트 동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a bank selection signal generation circuit capable of reducing the number of data writes during a memory test and a test method of the semiconductor memory device.

최근에 일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능 향상이 요구된다. 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량(bandwidth)을 증가시켜야 하는 데, 입출력 데이터량을 증가시키는 방법으로는 입출력 데이터 비트수의 증가 또는 억세스 속도를 증가시키는 방법이 있다. 그 대표적인 예로 램버스 디램(Rambus DRAM: 이하 "RDRAM"이라 칭함)을 들 수 있다. 램버스 디램에서 한번에 읽거나 쓰는 데이터량은 입출력 라인의 개수에 직접적으로 영향을 받으며 ×16 또는 ×18 등의 데이터 입출력 규정으로 정의된다. 램버스 디램은 외부적으로는 400MHz 동작시 1.25ns(800MHz)에 2 바이트(byte)씩 4사이클(cycle) 동안 총 16 바이트의 데이터를 전송하게 되고 내부적으로는 100MHz의 속도로 ×128, ×144로 입출력 동작을 수행한다. 따라서, 입출력 라인의 개수에 맞추어 메모리 셀의 비트라인 데이터들은 뱅크 선택 신호 발생 회로를 통하여 선택적으로 데이터 입출력 라인들로 전송된다.Recently, in order to improve the performance of a computer system, in addition to improving the operating speed of the CPU, the performance of the memory device for storing data, programs, and the like required by the CPU is required. In order to improve the performance of the memory device, the amount of input / output data transmitted per unit time must be increased. As a method of increasing the amount of input / output data, there is a method of increasing the number of input / output data bits or increasing the access speed. A representative example thereof is Rambus DRAM (hereinafter referred to as "RDRAM"). The amount of data read or written at one time in Rambus DRAM is directly affected by the number of I / O lines and is defined by data input / output rules such as × 16 or × 18. Rambus DRAM transfers 16 bytes of data for 4 cycles of 2 bytes at 1.25ns (800MHz) when operating at 400MHz externally and internally at × 128, × 144 at 100MHz. Perform I / O operation. Accordingly, the bit line data of the memory cell is selectively transmitted to the data input / output lines through the bank selection signal generation circuit in accordance with the number of input / output lines.

램버스 디램은 사실상, 디램 메모리 셀 블락으로 구성되어 ×128 디램 또는 ×144 디램 구조의 메모리 시스템을 사용한다. 이러한 메모리 시스템은 다수개의 뱅크들로 구성되며, 각각의 뱅크는 행들과 열들에 배열되는 복수개의 메모리 셀들로 구성된다. 다수개의 뱅크들로부터 셀 데이터를 입출력하기 위하여 뱅크 선택 신호 발생 회로는 각각의 뱅크들에 연결된다.Rambus DRAMs, in fact, consist of DRAM memory cell blocks to use a memory system having a structure of 128 DRAM or 144 DRAM. Such a memory system consists of a plurality of banks, each bank consisting of a plurality of memory cells arranged in rows and columns. A bank select signal generation circuit is connected to the respective banks to input and output cell data from the plurality of banks.

그런데, 종래의 램버스 디램에서 메모리 셀의 동작을 테스트하는 방법은 데이터 입출력 라인을 공유하는 다수개의 뱅크들 중에서 하나의 뱅크를 선택한다. 그리고, 선택된 뱅크의 메모리 셀로 의도하는 데이터를 기입한 후 셀의 데이터를 독출하는 방법으로 수행하였다. 이렇게 데이터 입출력 라인에 공유되는 뱅크들을 하나씩 선택하여 데이터를 기입하는 방법은 뱅크의 수가 많아짐에 따라 메모리 셀로 의도하는 데이터를 기입하는 기입 사이클 횟수를 증가시킨다. 증가되는 기입 사이클 횟수는 전체 테스트 시간을 증가시켜 테스트 단가를 올리게 된다.However, in the conventional rambus DRAM, a method of testing an operation of a memory cell selects one bank among a plurality of banks sharing a data input / output line. After the intended data is written into the memory cell of the selected bank, the data of the cell is read. The method of writing data by selecting banks shared in the data input / output lines one by one increases the number of write cycles for writing intended data into a memory cell as the number of banks increases. Increasing the number of write cycles increases the test time by increasing the overall test time.

따라서, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 구성되는 반도체 메모리 장치에 있어서, 데이터 기입 사이클 횟수를 줄일 수 있는 방법이 요구된다. 그러므로, 테스트 시간을 줄여 칩 단가를 낮출 수 있는 반도체 메모리 장치를 필요로 한다.Accordingly, there is a need for a method of reducing the number of data write cycles in a semiconductor memory device including a plurality of banks sharing data input / output lines. Therefore, there is a need for a semiconductor memory device capable of reducing test time by reducing test time.

본 발명의 목적은 메모리를 테스트할 때 메모리 셀로의 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화 할 수 있는 반도체 메모리 장치를 제공하는 것 이다.An object of the present invention is to provide a semiconductor memory device capable of minimizing test time by reducing the number of data write cycles to a memory cell when testing a memory.

본 발명의 다른 목적은 상기 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.Another object of the present invention is to provide a test method of the semiconductor memory device.

상기 목적을 달성하기 위한 본 발명에 의하면, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서, 반도체 메모리 장치는 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되며, 뱅크의 비트라인들을 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며, 뱅크 선택 신호 발생 회로는 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 뱅크들 중 2개 이상의 뱅크들을 선택하고, 메모리 셀의 데이터를 독출하는 동작에서 뱅크 선택 신호에 의하여 뱅크들 중 어느 하나를 선택하여, 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부와, 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 라인에 응답하여 제1 데이터 라인들 중 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비한다.According to the present invention for achieving the above object, in a semiconductor memory device having a memory block arranged in a plurality of banks sharing a data input and output line and input and output data of the memory cells in the memory block through the data input and output line, a semiconductor memory The apparatus includes a bank select signal generation circuit disposed between the banks and shared by adjacent banks, the bit select line connecting the bit lines of the bank to the data input / output lines, wherein the bank select signal generation circuit writes data to the memory cells. In the operation of selecting two or more banks among the banks by a bank selection signal for selecting a predetermined bank, and selecting one of the banks by the bank selection signal in an operation of reading data of a memory cell, the selected bank Connecting the bit lines of the first data lines And a connecting portion is greater and, in response to each of the column line select lines which indicate the addresses of bit lines to the first data lines of the selected column to first data lines connected to the data input-output line corresponding to the column line select signal parts.

상기 다른 목적을 달성하기 위한 본 발명에 의하면, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치의 테스트 방법에 있어서, 메모리 셀들로 데이터를 기입하기 위하여 다수개의 뱅 크들 중 2개 이상의 뱅크들을 선택하는 단계와, 선택되는 뱅크들 내 적어도 하나 이상의 메모리 셀들의 워드라인들을 인에이블하는 단계와, 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 뱅크들 중 적어도 하나 이상의 뱅크들을 선택함을 나타내는 RCR 모드 신호에 응답하여 소정의 뱅크를 선택하는 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호를 활성화시키는 단계와, 뱅크 선택 신호들 및 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 칼럼 라인 선택 신호에 해당하는 비트라인을 데이터 입출력 라인으로 연결하는 단계와, 데이터 입출력 라인으로 인가되는 테스트용 데이터 패턴을 비트라인을 통하여 2개 이상의 뱅크들 내 메모리 셀들로 기입하는 단계를 구비한다. According to the present invention for achieving the above object, a test method of a semiconductor memory device having a memory block arranged in a plurality of banks sharing a data input and output line and input and output data of the memory cells in the memory block through the data input and output line A method comprising: selecting two or more banks of a plurality of banks to write data into memory cells, enabling word lines of at least one or more memory cells in the selected banks, and writing the data into the memory cells. Activating at least one bank selection signal among bank selection signals for selecting a predetermined bank in response to a write signal indicating a writing operation and an RCR mode signal indicating selection of at least one bank among the banks; Bank select signals and bit lines Connecting a bit line corresponding to the column line selection signal to the data input / output line in response to each column line selection signal indicating an address, and performing a test data pattern applied to the data input / output line through two or more banks. Writing to memory cells.

이와 같은 본 발명의 반도체 메모리 장치에 의하면, RCR 모드일 때 기입 동작시 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 기입하므로 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화할 수 있다. According to the semiconductor memory device of the present invention, in the RCR mode, two or more banks of a plurality of banks are selected during a write operation and matched with bit lines corresponding to word lines and column line selection signals in the selected banks. Since the data is written to the memory cells, the test time can be minimized by reducing the number of data write cycles during the memory test.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 최근에 널리 이용되고 있는 램버스 디램이 예로서 기술된다. 설명의 편의상, 64M RDRAM의 구조를 가지고 설명하기로 한다. 램버스 디램은 2개의 메모리 블락으로 구성되고, 각 메모리 블락은 칼럼 방향으로 제1 칼럼 블락(이하 "DQA 블락 그룹"이라 칭함) 및 제2 칼럼 블락(이하 "DQB 블락 그룹"이라 칭함)의 DQ 블락들(DQAi, DQBi,i=0~7)로 이루어진다. DQA 블락 그룹 및 DQB 블락 그룹 각각은 행방향으로 16개의 뱅크들이 배열되며, 하나의 뱅크는 512개의 워드라인과 4096개의 비트라인쌍으로 구성된다. 이러한 구성으로 이루어지는 램버스 디램에서 128개의 데이터를 동시에 입출력하는 것 즉, ×128 데이터 입출력 방법이 예로서 설명된다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements. Rambus DRAMs which are widely used in the present specification are described as an example. For convenience of description, the description will be made with the structure of 64M RDRAM. The Rambus DRAM consists of two memory blocks, each memory block being the DQ block of the first column block (hereinafter referred to as "DQA block group") and the second column block (hereinafter referred to as "DQB block group") in the column direction. (DQAi, DQBi, i = 0-7). Each of the DQA block group and the DQB block group has 16 banks arranged in a row direction, and one bank includes 512 word lines and 4096 bit line pairs. In the Rambus DRAM having such a configuration, input / output of 128 pieces of data at the same time, that is, a x128 data input / output method will be described as an example.

도 1은 본 발명의 일실시예에 따른 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치를 나타낸다. 이를 참조하면, 반도체 메모리 장치(10)는 메모리 블락들(12,13), 로우 디코더(14), 칼럼 디코더(16) 및 외부 채널과의 프로토콜(protocol)을 제공하는 인터페이스 로직(17)을 구비한다. 1 illustrates a semiconductor memory device including a bank select signal generation circuit according to an embodiment of the present invention. Referring to this, the semiconductor memory device 10 includes memory blocks 12 and 13, a row decoder 14, a column decoder 16, and an interface logic 17 that provides a protocol with an external channel. do.

메모리 블락들(12,13)은 행방향으로 16개의 뱅크들(RBi,i=0~15)이 배열된다. 각각의 뱅크(RBi,i=0~15)는 뱅크(RBi,i=0~15) 내 4096개 비트라인쌍이 512개 비트라인쌍으로 분리되어, 열방향으로 8개의 DQ 블락들(DQAi, DQBi,i=0~7)로 나뉘어진다. 그리하여, 하나의 메모리 블락(12,13) 내에는 16개의 뱅크들(RBi,i=0~15) 및 8개의 DQ 블락들(DQAi, DQBi,i=0~7)이 배열된다. 따라서, 반도체 메모리 장치(10) 내 하나의 DQ 블락(DQA0)와 매칭(matching)되는 하나의 뱅크(RB0)는 512개의 워드라인과 512개의 비트라인쌍으로 구성된다.The memory blocks 12 and 13 are arranged with sixteen banks RBi, i = 0 to 15 in the row direction. Each bank RBi, i = 0-15 is divided into 512 bitline pairs of 4096 bitline pairs in the banks RBi, i = 0-15, so that eight DQ blocks (DQAi, DQBi) are arranged in the column direction. , i = 0-7). Thus, sixteen banks RBi, i = 0-15 and eight DQ blocks DQAi, DQBi, i = 0-7 are arranged in one memory block 12,13. Therefore, one bank RB0 matching one DQ block DQA0 in the semiconductor memory device 10 includes 512 word lines and 512 bit line pairs.

그리고, 메모리 블락(12,13) 내에는 뱅크들(RBi,i=0~15) 사이에 배치되는 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)를 구비한다. 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 16개의 뱅크들(RBi,i=0~15) 중 적어도 1개 이상의 뱅크와 연결되고, 연결되는 뱅크(RBi,i=0~15) 내 소정의 비트라인을 선택하여 데이터 입출력 라인과 연결시킨다. 하나의 DQ 블락(CAi,i=0~17)) 내에 배열되는 16개의 뱅크들(RBi,i=0~15)은 인접한 뱅크들(RBi,i=0~15)끼리 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)을 공유한다. 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 이 후에 설명될 뱅크 선택 신호(CBSELi_j,i,j=0~15) 및 칼럼 라인 선택 신호(CSLk,k=0~63)에 의하여 제어된다. In the memory blocks 12 and 13, bank selection signal generation circuits DIOi_j and i, j = 0 to 15 are disposed between the banks RBi and i = 0 to 15. The bank selection signal generation circuits DIOi_j, i, j = 0 to 15 are connected to at least one or more banks among the 16 banks RBi and i = 0 to 15, and the banks RBi and i = 0 to which are connected. 15) A predetermined bit line is selected and connected to the data input / output line. The sixteen banks RBi, i = 0-15 arranged in one DQ block CAi, i = 0-17 are divided into bank select signal generation circuits between adjacent banks RBi, i = 0-15. DIOi_j, i, j = 0 ~ 15). The bank select signal generating circuits DIOi_j, i, j = 0 to 15 are connected to the bank select signals CBSELi_j, i, j = 0 to 15 and the column line select signals CSLk, k = 0 to 63 to be described later. Controlled by the

도 2는 도 1의 로우디코더를 나타내는 블록도이다. 로우 디코더(14)는 외부로부터 입력되는 어드레스들(RADR[8:0],RADR[16:13])을 디코딩하여 16개의 뱅크들(RBj,j=0~15) 중 하나의 뱅크를 선택하고, 선택되는 뱅크(RBj,j=0~15) 내의 워드라인(WLi,i=0~511)을 선택한다. 로우 디코더(14)는 구체적으로, 4개의 뱅크 어드레스(RADR[16:13])를 조합하여 16개의 뱅크들(RBj,j=0~15)을 어드레싱하고, 9개의 로우 어드레스(RADR[8:0])를 조합하여 하나의 뱅크(RBj,j=0~15) 내 512개의 워드라인을 어드레싱한다. 로우 디코더(14)는 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는 구성 및 작용에 대한 구체적인 기술은 생략된다.FIG. 2 is a block diagram illustrating the low decoder of FIG. 1. The row decoder 14 decodes the addresses RADR [8: 0] and RADR [16:13] input from the outside, and selects one bank among the 16 banks RBj, j = 0-15. Then, the word lines WLi, i = 0 to 511 in the selected banks RBj, j = 0 to 15 are selected. Specifically, the row decoder 14 addresses 16 banks RBj, j = 0 to 15 by combining four bank addresses RADR [16:13], and nine row addresses RADR [8: 0]) to address 512 word lines in one bank (RBj, j = 0-15). Since the row decoder 14 can be easily implemented by those skilled in the art, detailed descriptions of construction and operation are omitted herein.

여기서, 본 실시예에서의 로우 디코더(14)는 RCR모드를 내장한 로우 디코더로서, 한번의 로우 액티브 명령에 의하여 16개의 뱅크들(RBj,j=0~15) 중에서 2개 이상의 뱅크들(RBj, j=0~15)을 동시에 선택할 수 있는 데, 여기서는 4개의 뱅크들(RB0,RB4,RB8,RB12)을 동시에 선택한다. 그러므로, 로우 디코더(14)가 뱅크 선택 어드레스(RADR[16:13])의 상위 어드레스(RADR[14:13])에 의하여 4개의 뱅크들(RB0,RB4,RB8,RB12)을 동시에 선택하도록 설계되어진다는 것은 당업자에게는 주지되는 사실이다. 그리고, 4개의 뱅크들(RB0,RB4,RB8,RB12) 이외에 16개의 뱅크 들(RBi,i=0~15) 중에서 적어도 하나 이상의 뱅크가 선택될 수 있다는 것도 명백하다. 이렇게 한번에 4개의 뱅크들을 선택하는 동작 모드는 선택되는 4개의 뱅크 내의 메모리 셀 데이터의 리프레시 동작을 수행할 때 사이클 타임을 줄일 수 있다. 이러한 동작모드를 행 사이클 감소 모드(Row Cycle Reduction mode: 이하 "RCR 모드"라 칭함)라 한다. 그리고, RCR 모드는 이후에 설명될 본 발명의 뱅크 선택 신호 발생 회로와 연관되어 반도체 메모리 장치의 메모리 셀로 데이터를 기입할 때, 선택되는 4개의 뱅크들의 메모리 셀로 데이터를 기입하게 된다.Here, the row decoder 14 according to the present embodiment is a row decoder having a built-in RCR mode, and two or more banks RBj among the 16 banks RBj, j = 0 to 15 by one row active command. , j = 0 to 15) can be selected simultaneously. Here, four banks RB0, RB4, RB8, and RB12 are simultaneously selected. Therefore, the row decoder 14 is designed to simultaneously select four banks RB0, RB4, RB8, RB12 by the upper address RADR [14:13] of the bank select address RADR [16:13]. It is a fact well known to those skilled in the art. It is also apparent that at least one bank may be selected from the 16 banks RBi, i = 0-15 in addition to the four banks RB0, RB4, RB8, and RB12. The operation mode of selecting four banks at once may reduce the cycle time when performing a refresh operation of memory cell data in the selected four banks. This operation mode is referred to as a row cycle reduction mode (hereinafter referred to as "RCR mode"). In addition, the RCR mode writes data into the memory cells of the four banks to be selected when writing data into the memory cells of the semiconductor memory device in association with the bank selection signal generation circuit of the present invention to be described later.

도 3은 도 1의 칼럼 디코더(16)를 나타내는 블록도이다. 칼럼 디코더(16)는 외부로부터 입력되는 6개의 칼럼 어드레스(CADR[5:0])를 디코딩하여 칼럼 라인 선택 신호(CSLk,k=0~63)를 발생한다. 칼럼 라인 선택 신호(CSLk,k=0~63)는 반도체 메모리 장치(10, 도 1)의 메모리 블락(12,13) 내 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에 제공되어 하나의 DQ 블락(DQAi, DQBi,i=0~7) 내 512개의 비트라인을 어드레싱하는 데, 이는 이후에 설명될 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에서 설명된다. 칼럼 디코더(16)는 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는 구성 및 작용에 대한 구체적인 기술은 생략된다.3 is a block diagram illustrating the column decoder 16 of FIG. 1. The column decoder 16 decodes six column addresses CADR [5: 0] input from the outside to generate column line select signals CSLk, k = 0 to 63. The column line selection signals CSLk, k = 0 to 63 are provided to the bank selection signal generation circuits DIOi_j and i, j = 0 to 15 in the memory blocks 12 and 13 of the semiconductor memory device 10 (FIG. 1). To address 512 bit lines in one DQ block (DQAi, DQBi, i = 0-7), which will be described later in the bank select signal generation circuits DIOi_j, i, j = 0-15. . Since the column decoder 16 may be easily implemented by those skilled in the art, detailed descriptions of construction and operation are omitted herein.

다시, 도 1을 참조하면 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 뱅크 선택 신호(CBSELi_j,i,j=0~15)에 의하여 16개의 뱅크들(RBi,i=0~15) 중 적어도 하나 이상의 뱅크들에 연결되고, 칼럼 라인 선택 신호(CSLk,k=0~63)에 의하여 연결되는 뱅크(RBi,i=0~15) 내 소정의 비트라인을 선택하여 데이터 입출력 라인(IO)과 연결시킨다. 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생시키는 뱅크 선택 신호 발생 회로는 도 4에 도시되어 있다.Referring back to FIG. 1, the bank select signal generation circuits DIOi_j, i, j = 0 to 15 are divided into 16 banks RBi, i = 0 according to the bank select signals CBSELi_j, i, j = 0 to 15. Data input / output by selecting a predetermined bit line in the banks RBi, i = 0-15 connected to at least one of the banks and connected by the column line selection signals CSLk, k = 0-63. Connect with line IO. A bank select signal generation circuit for generating the bank select signals CBSELi_j, i, j = 0 to 15 is shown in FIG.

도 4를 참조하면, 뱅크 선택 신호 발생 회로(30)는 본 실시예의 16개의 뱅크들(RBi,i=0~15, 도 1)을 어드레싱하기 위하여 외부로부터 인가되는 제1 내지 제4 뱅크 어드레스 신호(CBSEL<0>,CBSEL<1>,CBSEL<2>,CBSEL<3>)를 수신하여 뱅크(RBi,i=0~15)와 연결되는 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15, 도 1)를 선택하는 뱅크 선택 신호(CBSELi_j, i,j=0~1)를 발생한다. 뱅크 선택 신호 발생 회로(30)는 구체적으로, 제1 뱅크 선택 신호 발생 회로(32), 제2 뱅크 선택 신호 발생 회로(34) 및 제3 뱅크 선택 신호 발생 회로(36)를 구비한다. 제1 뱅크 선택 신호 발생회로(32)는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치 신호(PYAL) 및 제1 및 제2 뱅크 어드레스들(CBSEL<0>,CBSEL<1>)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01,i=0~3)를 발생한다. 제1 뱅크 선택 신호 발생 회로(32)는 도 5를 참조하여 설명한다.Referring to FIG. 4, the bank select signal generation circuit 30 may include first to fourth bank address signals applied from outside to address the sixteen banks RBi, i = 0 to 15 of FIG. 1. Bank selection signal generation circuit (DIOi_j, i, j = 0) receiving (CBSEL <0>, CBSEL <1>, CBSEL <2>, CBSEL <3>) and connected to the banks (RBi, i = 0 to 15) Bank selection signals CBSELi_j, i, j = 0 to 1 for selecting ˜15 and FIG. 1) are generated. Specifically, the bank selection signal generation circuit 30 includes a first bank selection signal generation circuit 32, a second bank selection signal generation circuit 34, and a third bank selection signal generation circuit 36. The first bank selection signal generation circuit 32 may include the first to second bank signals in response to the column address latch signal PYAL for latching the column address and the first and second bank addresses CBSEL <0> and CBSEL <1>. 4 Bank select signals (BDCA01 , i = 0 to 3) are generated. The first bank selection signal generation circuit 32 will be described with reference to FIG. 5.

도 5를 참조하면, 제1 뱅크 선택 신호 발생회로(32)는 제1 및 제2 뱅크 어드레스(CBSEL<0>,CBSEL<1>)를 디코딩하여 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01,i=0~3)를 발생하는 데, 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01,i=0~3) 중에서 하나만이 "로우레벨"이 된다. 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01,i=0~3)는 칼럼방향의 동작명령이 시작되는 시점에서 "하이레벨"의 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01,i=0~3)로 전송된다. 여기서, 제1 내지 제4 뱅크 선택 신호(BDCA01,i=0~3)는 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01,i=0~3)에 각각 반전된 신호로서, 각각은 이 후에 설명될 제3 뱅크 선택 신호 발생 회로에 선택적으로 조합되어 뱅크 선택 신호를 발생한다.Referring to FIG. 5, the first bank selection signal generation circuit 32 decodes the first and second bank addresses CBSEL <0> and CBSEL <1>, so that the first to fourth auxiliary bank selection signals p_BDCA01 , i = 0 to 3), but only one of the first to fourth auxiliary bank selection signals p_BDCA01 and i = 0 to 3 becomes " low level ". The first to fourth auxiliary bank selection signals p_BDCA01 , i = 0 to 3 may correspond to the first to fourth auxiliary bank selection signals p_BDCA01 , i = 0 to 3 in response to the "high level" column address latch signal PYAL. The fourth bank selection signal BDCA01 and i = 0 to 3 are transmitted. Here, the first to fourth bank selection signals BDCA01 and i = 0 to 3 are signals inverted by the first to fourth auxiliary bank selection signals p_BDCA01 and i = 0 to 3, respectively. , Each is selectively combined with a third bank select signal generation circuit to be described later to generate a bank select signal.

도 6은 제2 뱅크 선택 신호 발생 회로(34)를 나타내는 회로도이다. 이를 참조하면, 제2 뱅크 선택 신호 발생 회로(34)는 기입 동작을 지시하는 기입 신호(WRITE), RCR 모드를 지시하는 RCR 모드 신호(PRCR), 제3 내지 제4 뱅크 어드레스(CBSEL<2>,CBSEL<3>) 및 "하이레벨"의 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)를 발생한다. 제2 뱅크 선택 신호 발생 회로(34)는 기입 신호(WRITE)가 "로우레벨"로 비활성이거나 RCR 모드 신호(PRCR)가 "로우레벨"로 비활성일 때 즉, 독출동작을 수행할 때, 제3 내지 제4 뱅크 어드레스들(CBSEL<2>,CBSEL<3>)에 응답하여 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23,i=0~3)를 발생한다. 여기서, 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23,i=0~3) 중에서 하나만이 "로우레벨"이 된다. 예비 제5 내지 제8 뱅크 선택 신호(p_BDCA23,i=0~3)는 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)로 전송되는 데, 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)는 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23,i=0~3)의 반전된 신호이다.6 is a circuit diagram showing a second bank select signal generation circuit 34. Referring to this, the second bank select signal generation circuit 34 may include a write signal WRITE indicating a write operation, an RCR mode signal PRCR indicating a RCR mode, and third to fourth bank addresses CBSEL <2>. And fifth to eighth bank selection signals BDCA23 and i = 0 to 3 in response to the " high level " column address latch signal PYAL. The second bank select signal generation circuit 34 performs a third read operation when the write signal WRITE is inactive to " low level " or the RCR mode signal PRCR is inactive to " low level " The fifth to eighth auxiliary bank selection signals p_BDCA23 and i = 0 to 3 are generated in response to the fourth to fourth bank addresses CBSEL <2> and CBSEL <3>. Here, only one of the fifth to eighth auxiliary bank selection signals p_BDCA23 and i = 0 to 3 becomes a "low level". The preliminary fifth to eighth bank select signals p_BDCA23 and i = 0 to 3 correspond to the fifth to eighth bank select signals BDCA23 and i = 0 to 5 in response to the column address latch signal PYAL. 3), wherein the fifth to eighth bank selection signals BDCA23 and i = 0 to 3 are divided into the fifth to eighth auxiliary bank selection signals p_BDCA23 and i = 0 to 3. Inverted signal.

한편, 제2 뱅크 선택 신호 발생 회로(34)는 RCR 모드일 때 기입 동작을 수행하는 동안 즉, 기입 신호(WRITE) 및 RCR 모드 신호(PRCR)가 "하이레벨"로 활성인 동안에 모두 "로우레벨"의 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23,i=0~3)를 발생한다. 그리하여, 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23,i=0~3)는 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)로 전송되는 데, 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)는 모두 "하이레벨"이 된다. 여기서, 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3) 각각은 이후에 설명될 제3 뱅크 선택 신호 발생 회로에서 선택적으로 조합되어 뱅크 선택 신호를 발생한다.On the other hand, the second bank select signal generation circuit 34 is both " low level while performing the write operation in the RCR mode, that is, while the write signal WRITE and the RCR mode signal PRCR are active at " high level. &Quot; Generate the fifth to eighth auxiliary bank selection signals p_BDCA23 and i = 0 to 3. Thus, the fifth to eighth auxiliary bank selection signals p_BDCA23 , i = 0 to 3 correspond to the fifth to eighth bank selection signals BDCA23 and i = in response to the column address latch signal PYAL. 0 to 3, all of the fifth to eighth bank selection signals BDCA23 and i = 0 to 3 become "high level". Here, each of the fifth to eighth bank selection signals BDCA23 and i = 0 to 3 may be selectively combined in a third bank selection signal generation circuit to be described later to generate a bank selection signal.

도 7은 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생하는 제3 뱅크 선택 신호 발생 회로(36)을 나타낸다. 이를 참조하면, 제3 뱅크 선택 신호 발생 회로(36)은 제1 및 제2 뱅크 선택 신호 발생 회로(32,34)에서 발생하는 제1 내지 제8 뱅크 선택 신호(BDCA01,BDCA23, i=0~3)를 조합하여 뱅크 선택 신호(CBSELi_j, i,j=0~15)를 발생한다. 7 shows a third bank select signal generation circuit 36 for generating the bank select signals CBSELi_j, i, j = 0 to 15. FIG. Referring to this, the third bank selection signal generation circuit 36 may include first to eighth bank selection signals BDCA01 and BDCA23 , i = 0 to 3) are combined to generate bank selection signals CBSELi_j and i, j = 0 to 15.

제3 뱅크 선택 신호 발생 회로(36)은 구체적으로, 제1 내지 제8 뱅크 선택 신호(BDCA01,BDCA23, i=0~3)를 조합하는 뱅크 디코딩 회로부(38)을 구비한다. 뱅크 디코딩 회로부(38)는 17개의 뱅크 디코더들(40,41,42,…)로 구성되는 데, 각각의 뱅크 디코더들(40,41,42,…)는 제1 내지 제8 뱅크 선택 신호(BDCA01,BDCA23, i=0~3) 중에서 4개를 입력으로 하여 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생한다. 여기서, 뱅크 디코더들(40,41,42,…)로 입력되는 4개의 제1 내지 제8 뱅크 선택 신호(BDCA01,BDCA23, i=0~3)는 2개씩 분리되어 서로 이웃하는 뱅크 디코더들(40,41,42,…)에 각각 제공된다. 그리하여, 이웃하는 뱅크 디코더들(40,41,42,…)은 "하이레벨"의 뱅크 선택 신호들(CBSELi_j, i,j=0~15)을 발생한다. Specifically, the third bank selection signal generation circuit 36 includes a bank decoding circuit unit 38 for combining the first to eighth bank selection signals BDCA01 , BDCA23 , and i = 0 to 3. do. The bank decoding circuit unit 38 is composed of 17 bank decoders 40, 41, 42, ..., and each of the bank decoders 40, 41, 42,... Bank selection signals CBSELi_j, i, j = 0-15 are generated by inputting four of the BDCA01 , BDCA23 , i = 0 to 3). Here, four first through eighth bank selection signals BDCA01 , BDCA23 , and i = 0 to 3 input to the bank decoders 40, 41, 42, ... are separated from each other and are separated from each other. Are provided to neighboring bank decoders 40, 41, 42, ..., respectively. Thus, the neighboring bank decoders 40, 41, 42, ... generate the "high level" bank select signals CBSELi_j, i, j = 0-15.

이러한 뱅크 선택 신호 발생 회로(30)에서 독출동작시, 제2 뱅크(RB1, 도 1)를 선택하는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)가 "하이레벨"로 활성화되는 동작은 다음과 같다.In the read operation of the bank selection signal generation circuit 30, the operation of activating the bank selection signals CBSEL0_1 and CBSEL1_2 to select the second bank RB1 (FIG. 1) to “high level” is as follows.

우선, 제2 뱅크(RB1, 도 1)를 선택하기 위하여 제1 뱅크 어드레스(CBSEL<0>)는 "하이레벨"이고, 제2 내지 제4 뱅크 어드레스(CBSEL<1>,CBSEL<2>,CBSEL<3>)는 "로우레벨"로서 제1 및 제2 뱅크 선택 신호 발생 회로(32,34, 도 5, 도 6)로 입력된다. 그리하여 제1 뱅크 선택 신호 발생 회로(32, 도 5)에서는 제2 뱅크 선택 신호(BDCA01<1>)가 "하이레벨"로 발생되고, 제1, 제3 및 제4 뱅크 선택 신호(BDCA01<0>,BDCA01<2>,BDCA01<3>)는 "로우레벨"로 발생된다. 제2 뱅크 선택 신호 발생 회로(34, 도 6)에서는 제5 뱅크 선택 신호(BDCA23<0>)가 "하이레벨"로 발생되고, 제6 내지 8 뱅크 선택 신호(BDCA23,i=1~3)는 "로우레벨"로 발생된다.First, in order to select the second bank RB1 (FIG. 1), the first bank address CBSEL <0> is "high level", and the second to fourth bank addresses CBSEL <1>, CBSEL <2>, CBSEL <3> is input to the first and second bank selection signal generation circuits 32, 34, Figs. 5 and 6 as " low level ". Thus, in the first bank selection signal generation circuit 32 (FIG. 5), the second bank selection signal BDCA01 <1> is generated at the "high level", and the first, third and fourth bank selection signals BDCA01 <0 are generated. >, BDCA01 <2>, BDCA01 <3> are generated at "low level". In the second bank selection signal generation circuit 34 (FIG. 6), the fifth bank selection signal BDCA23 <0> is generated at a "high level", and the sixth to eighth bank selection signals BDCA23 and i = 1. 3) is generated at a "low level".

계속하여, "하이레벨"의 제2 및 제5 뱅크 선택 신호(BDCA01<1>,BDCA23<0>)와 "로우레벨"의 제1, 제3, 제4 및 제6 내지 제8 뱅크 선택 신호(BDCA01<0>,BDCA01<2>,BDCA01<3>,BDCA23,i=1~3)는 제3 뱅크 선택 신호 발생 회로(36)로 입력된다. 제3 뱅크 선택 신호 발생 회로(36)에서 제2 및 제5 뱅크 선택 신호(BDCA01<1>,BDCA23<0>)를 입력으로 하는 뱅크 디코더(41,42)는 "하이레벨"의 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)를 발생한다. 다시, 도 1을 참조하면, "하이레벨"의 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)는 제2 뱅크(RB1)와 2개의 뱅크 선택 신호 발생 회로들(DIO0_1,DIO1_2)을 연결시킨다.Subsequently, the "high level" second and fifth bank selection signals BDCA01 <1> and BDCA23 <0> and the "low level" first, third, fourth and sixth to eighth bank selection signals (BDCA01 <0>, BDCA01 <2>, BDCA01 <3>, BDCA23 , i = 1 to 3) are input to the third bank select signal generation circuit 36. The bank decoders 41 and 42, which input the second and fifth bank select signals BDCA01 <1> and BDCA23 <0> from the third bank select signal generation circuit 36, are bank select signals of " high level " (CBSEL0_1, CBSEL1_2) is generated. Referring back to FIG. 1, the "high level" bank select signals CBSEL0_1 and CBSEL1_2 connect the second bank RB1 and two bank select signal generation circuits DIO0_1 and DIO1_2.

한편, RCR 모드일 때 기입 동작을 수행하는 동안, 뱅크 선택 회로(30)의 동 작을 설명하면 다음과 같다. 기입 신호(WRITE) 및 RCR 모드 신호(PRCR)가 "하이레벨"로 활성인 동안에 제2 뱅크 선택 신호 발생 회로(34, 도 6)는 모두 "하이레벨"의 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)를 발생한다. 그리하여, 제3 뱅크 선택 신호 발생 회로(36, 도 7)는 "하이레벨"의 제1 뱅크 선택 신호(BDCA01<0>) 및 "하이레벨"의 제5 내지 제8 뱅크 선택 신호(BDCA23,i=0~3)에 응답하여 8개의 "하이레벨" 뱅크 선택 신호(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)를 발생한다. 그러므로, "하이레벨" 뱅크 선택 신호(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)는 뱅크 선택 신호 발생 회로들(DIOi_j,i,j=0~15)로 제공되어 4개의 뱅크(RB0, RB4, RB8, RB12)와 연결된다. 여기서, RCR 모드일 때 기입 동작을 수행하는 방법을 도 1과 도 2의 로우 디코더(14)를 연관하여 설명하면 다음과 같다.On the other hand, the operation of the bank selection circuit 30 during the write operation in the RCR mode will be described as follows. While the write signal WRITE and the RCR mode signal PRCR are active at " high level ", the second bank select signal generation circuit 34 (FIG. 6) is both " high level " BDCA23 , i = 0 ~ 3). Thus, the third bank select signal generation circuit 36 (FIG. 7) includes the first bank select signal BDCA01 <0> of "high level" and the fifth to eighth bank select signals BDCA23 , i = 0 to 3). Therefore, the "high level" bank select signals CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, and CBSEL12_13 are provided as bank select signal generation circuits DIOi_j, i, j = 0-15. It is connected to (RB0, RB4, RB8, RB12). Here, a method of performing a write operation in the RCR mode will be described with reference to the row decoder 14 of FIGS. 1 and 2.

도 2의 로우 디코더(14)는 메모리 블락(12,13, 도 1) 내의 메모리 셀로 데이터를 기입할 때, 16개의 뱅크들(RBi,i=0~15) 중에서 4개의 뱅크들(RB0,RB4,RB8,RB12)을 한번에 선택한다. 그리고, 뱅크 선택 신호 발생 회로(30, 도 4)에서 제공되는 뱅크 선택 신호(CBSELi_j, i,j=0~15)는 RCR 모드일 때 기입 동작을 수행하는 동안에 8개의 칼럼 블락 선택 신호들(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)을 선택하여 4개의 뱅크들(RB0, RB4, RB8, RB12)와 연결된다. 그리하여, 로우 디코더(14)에서 선택되는 4개의 뱅크들(RB0,RB4,RB8,RB12)은 뱅크 선택 신호 발생 회로(30, 도 4)에서 연결되는 4개의 뱅크들(RB0,RB4,RB8,RB12)과 일치한다. 따라 서, 4개의 뱅크들(RB0,RB4,RB8,RB12) 내의 메모리 셀들의 데이터들은 데이터 입출력 라인들(IOi,/IOi,i=0~7)로 입출력 된다.The row decoder 14 of FIG. 2 writes data into the memory cells in the memory blocks 12, 13 and FIG. 1, and the four banks RB0 and RB4 among the 16 banks RBi, i = 0-15. , RB8, RB12) at a time. In addition, the bank selection signals CBSELi_j and i, j = 0 to 15 provided by the bank selection signal generation circuit 30 (FIG. 4) are eight column block selection signals CBSEL0_0 during the write operation in the RCR mode. , CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, and CBSEL12_13 are selected to be connected to four banks RB0, RB4, RB8, and RB12. Thus, the four banks RB0, RB4, RB8, RB12 selected at the row decoder 14 are connected to the four banks RB0, RB4, RB8, RB12 connected at the bank select signal generation circuit 30 (FIG. 4). ) Accordingly, data of the memory cells in the four banks RB0, RB4, RB8, and RB12 are inputted and outputted to the data input / output lines IOi, / IOi, i = 0-7.

본 실시예의 반도체 메모리 장치(10, 도 1)의 ×128 데이터 입출력 규정을 만족시키기 위하여 16개의 DQ 블락(DQAi, DQBi,i=0~7) 각각에서는 ×8 데이터 입출력 라인(IOi,i=0~7)을 통하여 8개의 데이터가 동시에 입출력 된다. 하나의 DQ 블락(DQA0) 내 배열되는 인접한 뱅크들(RB0,RB1,RB2)에 공유되는 뱅크 선택 신호 발생 회로(A부분, 도 1)를 예로 들어, 하나의 뱅크(RB1) 및 DQ 블락(DQA0)에서 8개의 데이터가 입출력되는 방법을 도 8를 참조하여 설명한다.In order to satisfy the x128 data input / output specification of the semiconductor memory device 10 (FIG. 1) of the present embodiment, each of the 16 DQ blocks DQAi, DQBi, i = 0-7 is provided with x8 data input / output lines IOi, i = 0. ~ 7) through 8 data input and output at the same time. For example, one bank RB1 and a DQ block DQA0 may be taken as a bank selection signal generation circuit (part A, FIG. 1) shared by adjacent banks RB0, RB1, and RB2 arranged in one DQ block DQA0. A method of inputting and outputting eight data in the following description will be described with reference to FIG. 8.

도 8를 참조하면, 제1 내지 제3 뱅크(RB0~RB2)에는 각각 512개의 비트라인쌍(BLi,/BLi,i=0~511)이 존재한다. 제1 뱅크(RB0)는 제1 뱅크 선택 신호 발생 회로(DIO0_0)와 제2 뱅크 선택 신호 발생 회로(DIO0_1)에 연결되고, 제2 뱅크(RB1)는 제2 뱅크 선택 신호 발생 회로(DIO0_1)과 제3 뱅크 선택 신호 발생 회로(DIO1_2)에 연결되고. 제3 뱅크(RB2)는 제3 뱅크 선택 신호 발생 회로(DIO1_2)과 제4 뱅크 선택 신호 발생 회로(미도시)에 연결된다.Referring to FIG. 8, there are 512 bit line pairs BLi, / BLi, i = 0 to 511 in the first to third banks RB0 to RB2, respectively. The first bank RB0 is connected to the first bank selection signal generation circuit DIO0_0 and the second bank selection signal generation circuit DIO0_1, and the second bank RB1 is connected to the second bank selection signal generation circuit DIO0_1. A third bank selection signal generation circuit DIO1_2. The third bank RB2 is connected to the third bank select signal generation circuit DIO1_2 and the fourth bank select signal generation circuit (not shown).

제1 뱅크(RB0)의 512개 비트라인쌍(BLi,/BLi, i=0~511) 중 반(half)인 256개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~255)은 제1 뱅크(RB0)의 상단부로 연결되고, 나머지 반인 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)은 제1 뱅크(RB0)의 하단부로 연결된다. 이와는 반대로, 제2 뱅크(RB1)의 512개 비트라인쌍(BLi,/BLi, i=0~511) 중 반(half)인 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255)은 제2 뱅크(RB1)의 상단부로 연결되고, 나머지 반인 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)은 제2 뱅크(RB1)의 하단부로 연결된다. 그리고, 제3 뱅크의 비트라인쌍(BLi,/BLi, i=0~511)은 제1 뱅크와 동일하게 256개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~255)은 제3 뱅크(RB0)의 상단부로, 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)은 제3 뱅크(RB0)의 하단부로 연결된다.256 odd-numbered bit line pairs BLi, / BLi, i = 2n + 1, n that are half of the 512 bit line pairs BLi, / BLi, i = 0 to 511 of the first bank RB0 = 0 to 255) are connected to the upper end of the first bank RB0, and the other half of 256 even-numbered bit line pairs BL, / BL, i = 2n, n = 0 to 255 are connected to the first bank RB0. Connected to the bottom of the. On the contrary, 256 even-numbered bit line pairs BLi, / BLi, i = 2n, which are half of the 512 bit line pairs BLi, / BLi, i = 0 to 511 of the second bank RB1. n = 0 to 255) are connected to the upper end of the second bank RB1, and the other half of 256 odd-numbered bit line pairs BL, / BL, i = 2n + 1, n = 0 to 255 are the second banks. It is connected to the lower end of (RB1). The bit line pairs BLi, / BLi and i = 0 to 511 of the third bank are 256 odd-numbered bit line pairs BLi, / BLi, i = 2n + 1, n = 0, similarly to the first bank. 255 denotes an upper end of the third bank RB0, and 256 even-numbered bit line pairs BL, / BL, i = 2n, n = 0 to 255 are connected to a lower end of the third bank RB0.

제1 뱅크(RB0)의 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)과 제2 뱅크(RB1)의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255)은 서로 연결되어 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내 센스앰프(S/A)와 연결된다. 한편, 제2 뱅크(RB1)의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)은 인접하는 제3 뱅크(RB2)의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)과 서로 연결되어 제3 뱅크 선택 신호 발생 회로(DIO1_2)의 센스앰프(S/A)와 연결된다. 제2 및 3 뱅크 선택 신호 발생 회로(DIO0_1, DIO1_2) 내의 센스앰프(S/A)는 제1 내지 제3 뱅크(RB0~RB2)의 상단 및 하단부의 256개 비트라인쌍에 각각 연결되도록 256개 존재한다.256 even-numbered bit line pairs BL, / BL, i = 2n, n = 0 to 255 of the first bank RB0 and 256 even-numbered bit line pairs BLi, / BLi of the second bank RB1 , i = 2n, n = 0 to 255 are connected to each other and to the sense amplifier S / A in the second bank select signal generation circuit DIO0_1. On the other hand, 256 odd-numbered bit line pairs BL, / BL, i = 2n + 1, n = 0 to 255 of the second bank RB1 have 256 odd-numbered bit lines of the adjacent third bank RB2. The pair BL, / BL, i = 2n + 1, n = 0 to 255 is connected to each other and is connected to the sense amplifier S / A of the third bank selection signal generation circuit DIO1_2. The sense amplifiers S / A in the second and third bank select signal generation circuits DIO0_1 and DIO1_2 are connected to 256 bit line pairs of upper and lower portions of the first to third banks RB0 to RB2, respectively. exist.

제2 및 3 뱅크 선택 신호 발생 회로(DIO0_1, DIO1_2)는 뱅크 연결부(60) 및 칼럼 선택부(70)를 구비한다.The second and third bank select signal generation circuits DIO0_1 and DIO1_2 include a bank connection unit 60 and a column selector 70.

뱅크 연결부(60)는 앞서 설명한 뱅크 선택 신호 발생 회로(30, 도 4)에서 독출동작시, 제2 뱅크(RB1)를 선택하는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)의 "하이레벨" 활성화에 응답하여 제2 뱅크(RB1) 상단부의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255) 및 하단부의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)을 제1 데이터 라인들(FDL)로 연결시킨다. 뱅크 연결부(60)는 구체적으로, 게이트에 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)가 연결되고 소스와 드레인에 제2 뱅크의 비트라인과 제1 데이터 라인이 각각 연결되는 엔모스 트랜지스터들이다.The bank connection unit 60 responds to the "high level" activation of the bank selection signals CBSEL0_1 and CBSEL1_2 that select the second bank RB1 during the read operation in the bank selection signal generation circuit 30 (FIG. 4) described above. 256 even-numbered bit line pairs BLi, / BLi, i = 2n, n = 0 to 255 in the upper portion of the second bank RB1 and 256 odd-numbered bit line pairs BL, / BL, i = 2n in the lower bank. + 1, n = 0 to 255) to the first data lines FDL. Specifically, the bank connection units 60 are NMOS transistors in which bank select signals CBSEL0_1 and CBSEL1_2 are connected to gates, and bit lines and first data lines of a second bank are connected to a source and a drain, respectively.

칼럼 라인 선택 신호(CSLk,k=0~63)는 칼럼 디코더(16, 도 3)로부터 제공되어 모든 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에 공유된다. 제2 및 제3 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)에 공유되는 칼럼 라인 선택 신호(CSLk,k=0~63)는 제2 뱅크(RB1)의 상단부의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255) 및 하단부의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255) 중 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인쌍을 선택한다. The column line select signals CSLk, k = 0 to 63 are provided from the column decoder 16 (FIG. 3) and shared by all the bank select signal generation circuits DIOi_j, i, j = 0-15. The column line select signals CSLk, k = 0 to 63 shared by the second and third bank select signal generation circuits DIO0_1 and DIO1_2 are 256 even-numbered bit line pairs BLi of the upper end of the second bank RB1. Column line select signal (CSLk,) among 256 odd-numbered bit line pairs (BL, / BL, i = 2n + 1, n = 0 ~ 255) and / BLi, i = 2n, n = 0 to 255) k = 0-63) select the bit line pair.

제2 및 제3 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)로 제공되는 64개의 칼럼 라인 선택 신호(CSLk,k=2n,n=0~31)는 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내의 칼럼 선택부(70)로 입력된다. 칼럼 선택부(70)는 64개의 칼럼 라인 선택 신호(CSLk,k=0~63) 각각에 응답하여 뱅크 선택부(60)로부터 전달되는 제1 데이터 라인쌍(FDL) 중 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인쌍(FDL)을 데이터 입출력 라인쌍(IOi,/IOi, i=0~7)과 연결시킨다. 칼럼 선택부(70)는 구체적으로, 64개의 칼럼 라인 선택 신호(CSLk,k=0~63)가 64개의 칼럼 선택 트랜지스터 그룹(TGi,i=0~63)으로 각각 제공되며, 칼럼 선택 트랜지스터 그룹(TGi,i=0~63) 각각은 8개의 엔모스 트랜지스터들(TCi,i=0~7)로 구성된다. 따라 서, 하나의 칼럼 라인 선택 신호(CSLk,k=0~63))가 게이트로 인가되는 칼럼 선택 트랜지스터 그룹(TG0) 내 8개의 트랜지스터들(TCi,i=0~7)이 "턴-온"되어 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내 4개의 제1 데이터 라인(FDL)은 데이터 입출력 라인(IOi,/IOi,i=0~3)으로 연결되고 제3 뱅크 선택 신호 발생 회로(DIO1_2) 내 4개의 제1 데이터 라인(FDL)은 데이터 입출력 라인(IOi,/IOi,i=0~3)으로 연결된다.The 64 column line selection signals CSLk, k = 2n, n = 0 to 31 provided to the second and third bank selection signal generation circuits DIO0_1 and DIO1_2 are columns in the second bank selection signal generation circuit DIO0_1. It is input to the selection unit 70. The column selector 70 receives the column line select signal CSLk among the first data line pairs FDL transmitted from the bank selector 60 in response to each of the 64 column line select signals CSLk and k = 0 to 63. The first data line pair FDL corresponding to, k = 0 to 63 is connected to the data input / output line pairs IOi, / IOi and i = 0 to 7. In detail, the column selector 70 may provide 64 column line select signals CSLk, k = 0 to 63 to 64 column select transistor groups TGi, i = 0 to 63, respectively. Each of (TGi, i = 0 to 63) is composed of eight NMOS transistors TCi, i = 0 to 7. Accordingly, the eight transistors TCi, i = 0-7 in the column select transistor group TG0 to which one column line select signal CSLk, k = 0 to 63 are applied to the gate are turned on. The four first data lines FDL in the second bank selection signal generation circuit DIO0_1 are connected to the data input / output lines IOi, / IOi, i = 0 to 3 and the third bank selection signal generation circuit DIO1_2. Four first data lines FDL are connected to the data input / output lines IOi, / IOi, i = 0 to 3.

결과적으로, 칼럼 라인 선택 신호(CSL0)는 제2 뱅크(RB1)의 상단부의 4개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~3)을 4개의 데이터 입출력 라인쌍(IOi,/IOi,i=0~3)과 연결시키고, 제2 뱅크(RB1)의 하단부의 4개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~3)을 4개의 데이터 입출력 라인쌍(IOi,/IOi,i=4~7)과 연결시킨다. 그러므로, 제2 뱅크의 상단부의 4개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~3)과 하단부의 4개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~3)과 연결되는 8개의 메모리 셀 데이터는 8개의 데이터 입출력 라인(IOi,/IOi,i=0~7)과 연결된다. 따라서, 반도체 메모리 장치(10)는 하나의 DQ 블락(DQA0)와 매칭(matching)되는 하나의 뱅크(RB1)에서 8개의 셀 데이터가 8개의 데이터 입출력 라인(IOi,i=0~7)으로 동시에 입출력된다.As a result, the column line select signal CSL0 receives four even-numbered bit line pairs BLi, / BLi, i = 2n, n = 0 to 3 from the upper end of the second bank RB1. (IOi // IOi, i = 0-3), and the four odd-numbered bit line pairs BLi, / BLi, i = 2n + 1, n = 0-3 of the lower end of the second bank RB1. To 4 data input / output line pairs (IOi, / IOi, i = 4 ~ 7). Therefore, four even-numbered bit line pairs BLi, / BLi, i = 2n, n = 0 to 3 and four odd-numbered bit line pairs BLi, / BLi, i = 2n in the second bank. Eight memory cell data connected to + 1, n = 0 to 3) are connected to eight data input / output lines (IOi, / IOi, i = 0 to 7). Therefore, the semiconductor memory device 10 simultaneously transmits eight cell data to eight data input / output lines IOi, i = 0 to 7 in one bank RB1 that matches one DQ block DQA0. Input and output

다시, 도 1을 참조하여 반도체 메모리 장치(10)의 메모리를 테스트하는 방법을 설명하면 다음과 같은 데, 우선 메모리 셀들로 데이터를 기입하는 방법은 첫번째로, 다수개의 뱅크들(RBi,i=0~15)을 어드레싱하고 뱅크 내 워드라인(WLi,i=0~511)을 어드레싱하는 로우디코더(14)에 의하여 다수개의 뱅크들(RBi,i=0~15) 중 4개의 뱅크들(RB0,RB4,RB8,RB12)을 선택하고, 선택되는 4개 의 뱅크들(RB0,RB4,RB8,RB12) 내 적어도 하나 이상의 워드라인들(WLi,i=0~511)을 인에이블한다. Referring back to FIG. 1, a method of testing a memory of the semiconductor memory device 10 will be described as follows. First, a method of writing data into memory cells is described below. First, a plurality of banks RBi, i = 0 Four banks RB0, among the plurality of banks RBi, i = 0 to 15 by the row decoder 14 which addresses ˜15) and addresses the word lines WLi, i = 0 to 511 in the bank. RB4, RB8, and RB12 are selected, and at least one word line WLi, i = 0 to 511 in four selected banks RB0, RB4, RB8, and RB12 is enabled.

두번째로, 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호(WRITE) 및 뱅크들(RBi,i=0~15) 중 적어도 하나 이상의 뱅크들 즉, 4개의 뱅크들(RB0,RB4,RB8,RB12)을 선택함을 나타내는 RCR 모드 신호에 응답하는 뱅크 선택 신호 발생 회로(30)는 소정의 뱅크를 선택하는 뱅크 선택 신호들(CBSELi_j,i,j=0~15)을 모두 "하이레벨'로 활성화시킨다. Secondly, at least one or more banks of the write signal WRITE and the banks RBi, i = 0 to 15, that is, the four banks RB0, RB4, RB8, and RB12 indicating an operation of writing data to the memory cell. The bank select signal generation circuit 30 responsive to the RCR mode signal indicating selection of the < RTI ID = 0.0 > 1 < / RTI > Let's do it.

세번째로, 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15) 내 뱅크 연결부(60)는 뱅크 선택 신호들(CBSELi_j,i,j=0~15)에 응답하여 뱅크들(RBi,i=0~15)의 비트라인들(BLi,/BLi,i=0~511)을 제1 데이터 라인들(FDL)으로 연결시킨다.Third, the bank connection unit 60 in the bank select signal generation circuit DIOi_j, i, j = 0 to 15 may generate the banks RBi, i in response to the bank select signals CBSELi_j, i, j = 0 to 15. The bit lines BLi, / BLi, i = 0 to 511 of = 0 to 15 are connected to the first data lines FDL.

네번째로, 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15) 내 칼럼 선택부(70)는 비트라인(BLi,/BLi,i=0~511)들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호(CSLk,k=0~63)에 응답하여 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인(FDL)을 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 연결시킨다.Fourth, the column selector 70 in the bank select signal generation circuit DIOi_j, i, j = 0 to 15 selects each column line representing the address of the bit lines BLi, / BLi, i = 0 to 511. In response to the signals CSLk, k = 0 to 63, the first data line FDL corresponding to the column line selection signals CSLk, k = 0 to 63 is transferred to the data input / output lines IOi, / IOi, i = 0 to 7).

다섯번째로, 로우디코더(14)에 의하여 선택되는 뱅크들(RB0,RB4,RB8,RB12) 내 워드라인들(WLi,i=0~511)과 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인(BLi,/BLi,i=0~511)에 매칭되는 메모리 셀들로 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 인가되는 테스트용 데이터 패턴이 기입된다. 따라서, 데이터 입출력 라인(IOi,/IOi,i=0~7)을 공유하는 다수개의 뱅크들(RBi,i=0~15) 중 선택되는 뱅크들(RB0,RB4,RB8,RB12)의 메모리 셀 데이터들로 데이터 입출력 라인(IOi,/IOi,i=0~7)에 인가되는 테스트용 데이터 패턴이 기입된다. Fifth, the word lines WLi, i = 0 to 511 and column line select signals CSLk, k = 0 to 63 in the banks RB0, RB4, RB8, and RB12 selected by the low decoder 14 are selected. A test data pattern applied to the data input / output lines IOi, / IOi, i = 0-7 is written into the memory cells corresponding to the bit lines BLi, / BLi, i = 0 to 511 corresponding to the data lines. Therefore, memory cells of the banks RB0, RB4, RB8, and RB12 selected from among the plurality of banks RBi, i = 0 to 15 sharing the data input / output lines IOi, / IOi, i = 0 to 7 As the data, a test data pattern applied to the data input / output lines IOi, / IOi, i = 0-7 is written.

이와 같이, 메모리 셀들로 데이터를 기입한 이후에, 기입된 메모리 셀 데이터를 독출하여 메모리 셀의 불량 여부를 검사하는 데, 메모리 셀 데이터를 독출하는 방법은 다음과 같다. As described above, after writing data into the memory cells, the written memory cell data is read to check whether the memory cell is defective. The method of reading the memory cell data is as follows.

우선, 로우디코더(14)는 다수개의 뱅크들(RBi,i=0~15) 중 2개 이상의 뱅크들을 선택하고 선택되는 하나의 뱅크(RB1) 내 하나의 워드라인(WLi,i=0~511)을 인에이블한다. 다음에, 뱅크 선택 신호 발생 회로(30)는 선택되는 하나의 뱅크(RB1)와 연관되는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)를 발생하여 뱅크(RB1)의 비트라인들(BLi,/BLi,i=0~511)을 제1 데이터 라인들(FDL)로 연결시킨다. 이 후, 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)는 칼럼 라인 선택 신호(CSLk,k=0~63)에 응답하여 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인(FDL)을 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 연결시킨다. 따라서, 로우디코더(14)에 의하여 선택되는 뱅크(RB1) 내 워드라인(WLi,i=0~511)과 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인(BLi,/BLi,i=0~511)에 매칭되는 메모리 셀의 데이터가 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 독출된다. 그러므로, 데이터 입출력 라인(IOi,/IOi,i=0~7)을 공유하는 다수개의 뱅크들(RBi,i=0~15) 내의 메모리 셀 데이터들이 데이터 충돌없이 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 전송된다. First, the row decoder 14 selects two or more banks among the plurality of banks RBi, i = 0-15 and selects one word line WLi, i = 0-511 in one bank RB1 selected. Enable). Next, the bank select signal generation circuit 30 generates bank select signals CBSEL0_1 and CBSEL1_2 associated with one bank RB1 to be selected so that the bit lines BLi, / BLi, i = of the bank RB1 are generated. 0 to 511 are connected to the first data lines FDL. Thereafter, the bank selection signal generation circuits DIO0_1 and DIO1_2 may correspond to the column line selection signals CSLk, k = 0 to 63 and correspond to the first data lines corresponding to the column line selection signals CSLk, k = 0 to 63. Connect (FDL) to the data input / output lines (IOi, / IOi, i = 0-7). Accordingly, the bit lines BLi // corresponding to the word lines WLi, i = 0 to 511 and the column line selection signals CSLk and k = 0 to 63 in the bank RB1 selected by the row decoder 14 are selected. Data of memory cells matching BLi, i = 0 to 511 are read into the data input / output lines IOi, / IOi, i = 0-7. Therefore, the memory cell data in the plurality of banks RBi, i = 0-15 that share the data input / output lines IOi, / IOi, i = 0-7 may be stored in the data input / output lines IOi, / IOi, i = 0 ~ 7).

따라서, 본 발명의 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치는 RCR 모드일 때 기입 동작시, 다수개의 뱅크들 중 적어도 하나 이상의 뱅크들 을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 동시에 기입한다. 그러므로, 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄일 수 있으므로 테스트 시간을 최소화할 수 있다. Accordingly, the semiconductor memory device including the bank selection signal generation circuit of the present invention selects at least one or more banks from among a plurality of banks and selects word lines and column lines in the selected banks during a write operation in the RCR mode. Data is simultaneously written to memory cells matching the bit line corresponding to the signal. Therefore, the number of data write cycles can be reduced during the memory test, thereby minimizing the test time.

도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 여기에 제시된 정보와 예들로부터, 뱅크 선택 신호 발생 회로는 다른 형태로 구성될 수 있다는 것은 당업자에게 자명하다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. From the information and examples presented herein, it will be apparent to those skilled in the art that the bank select signal generation circuit can be configured in other forms. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.

상술한 본 발명의 반도체 메모리 장치는 RCR 모드일 때 기입 동작시 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 동시에 기입하므로 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화할 수 있다.In the above-described semiconductor memory device of the present invention, a memory that selects two or more banks among a plurality of banks during a write operation in an RCR mode and matches a bit line corresponding to word lines and column line selection signals in the selected banks. Writing data simultaneously into the cells minimizes the test time by reducing the number of data write cycles during the memory test.

Claims

삭제delete

데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 상기 메모리 블락 내 메모리 셀들의 데이터들을 상기 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서,In a semiconductor memory device having a memory block arranged in a plurality of banks sharing a data input and output line and inputs and outputs data of the memory cells in the memory block through the data input and output lines

상기 반도체 메모리 장치는 상기 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되고 상기 뱅크의 비트라인들을 상기 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며,The semiconductor memory device includes a bank select signal generation circuit disposed between the banks and shared by adjacent banks and connecting bit lines of the bank to the data input / output line,

상기 뱅크 선택 신호 발생 회로는The bank selection signal generation circuit

상기 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 상기 뱅크들 중 2개 이상의 상기 뱅크들을 선택하고, 상기 메모리 셀의 데이터를 독출하는 동작에서 상기 뱅크 선택 신호에 의하여 상기 뱅크들 중 어느 하나의 뱅크를 선택하여 상기 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부; 및In the operation of writing data to the memory cell, the bank selection signal for selecting a predetermined bank selects two or more of the banks and reads the data of the memory cell. A bank connection unit configured to select one of the banks and to connect bit lines of the selected banks to first data lines; And

상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 상기 제1 데이터 라인들 중 상기 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 상기 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a column selector configured to connect a first data line corresponding to the column line select signal among the first data lines to the data input / output line in response to each column line select signal indicating the address of the bit lines. A semiconductor memory device.

제2 항에 있어서, 상기 반도체 메모리 장치는The semiconductor memory device of claim 2, wherein the semiconductor memory device comprises:

상기 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 상기 뱅크들 중 소정의 뱅크들을 동시에 선택하는 RCR 모드 신호에 응답하여, 상기 메모리 셀로 데이터를 기입하는 동작에서 상기 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.In response to a write signal indicating an operation of writing data into the memory cell and an RCR mode signal for simultaneously selecting predetermined banks among the banks, at least one or more of the bank selection signals in the operation of writing data into the memory cell. And the bank selection signal is activated.

제2 항에 있어서, 상기 뱅크 선택 신호 발생 회로는The circuit of claim 2, wherein the bank selection signal generation circuit comprises:

상기 뱅크들 내의 비트라인들이 짝수번 및 홀수번의 비트라인들로 나뉘어져 상기 인접하는 뱅크들의 짝수번의 비트라인들 및 홀수번의 비트라인들에 각각 공유되는 것을 특징으로 하는 반도체 메모리 장치.And the bit lines in the banks are divided into even and odd bit lines, and are shared between the even and odd bit lines of the adjacent banks, respectively.

데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 상기 메모리 블락 내 메모리 셀들의 데이터들을 상기 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치의 테스트 방법에 있어서,A test method of a semiconductor memory device having a memory block arranged in a plurality of banks sharing a data input / output line and inputting / outputting data of memory cells in the memory block through the data input / output line.

상기 메모리 셀들로 데이터를 기입하기 위하여 상기 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하는 단계;Selecting two or more banks of the plurality of banks to write data into the memory cells;

상기 선택되는 뱅크들 내 적어도 하나 이상의 상기 메모리 셀들의 워드라인 들을 인에이블하는 단계; Enabling word lines of at least one or more said memory cells in said selected banks;

상기 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 상기 뱅크들 중 적어도 하나 이상의 뱅크들을 선택함을 나타내는 RCR 모드 신호에 응답하여 소정의 뱅크를 선택하는 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호를 활성화시키는 단계;At least one bank selection signal among a bank selection signal for selecting a predetermined bank in response to a write signal indicating an operation of writing data into the memory cell and an RCR mode signal indicating selection of at least one or more banks among the banks Activating;

상기 뱅크 선택 신호들 및 상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 상기 칼럼 라인 선택 신호에 해당하는 비트라인을 상기 데이터 입출력 라인으로 연결하는 단계; 및Coupling a bit line corresponding to the column line selection signal to the data input / output line in response to each column line selection signal indicating the bank selection signals and the address of the bit lines; And

상기 데이터 입출력 라인으로 인가되는 테스트용 데이터 패턴을 상기 비트라인을 통하여 상기 선택된 2개 이상의 뱅크들 내 메모리 셀들로 기입하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.And writing a test data pattern applied to the data input / output line into memory cells in the selected two or more banks through the bit line.