KR100574367B1 - Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same - Google Patents

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KR100574367B1 KR1020030093014A KR20030093014A KR100574367B1 KR 100574367 B1 KR100574367 B1 KR 100574367B1 KR 1020030093014 A KR1020030093014 A KR 1020030093014A KR 20030093014 A KR20030093014 A KR 20030093014A KR 100574367 B1 KR100574367 B1 KR 100574367B1
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Abstract

본 발명은 패드부의 더미 홀에 잔류하는 투명 도전막에 의해 패드들 간의 쇼트 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate for display elements and a method of manufacturing the same, which can prevent a short defect between pads by a transparent conductive film remaining in a dummy hole in a pad portion.

본 발명은 게이트 패드들 사이 및 데이터 패드들 사이에 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고, 더미 홀내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 더미 홀이 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 한다.The present invention includes dummy holes formed through the first and second insulating films between the gate pads and between the data pads, and an edge portion in which the conductive film remains in the dummy hole is outside the region facing the gate pad and the data pad. The dummy hole is formed to be longer than the gate pad and the data pad so as to be located at the side.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same} Thin film transistor substrate for display device and method for manufacturing same {Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}             

도 1은 종래의 박막 트랜지스터 기판을 부분적으로 도시한 평면도.1 is a plan view partially showing a conventional thin film transistor substrate.

도 2은 도 2에 도시된 데이터 패드부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.FIG. 2 is a cross-sectional view of the data pad part shown in FIG. 2 taken along line II ′. FIG.

도 3은 도 1에 도시된 데이터 패드부를 확대 도시한 평면도.3 is an enlarged plan view of the data pad unit illustrated in FIG. 1;

도 4는 본 발명의 실시 예에 다른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.4 is a plan view partially showing another thin film transistor substrate according to the embodiment of the present invention;

도 5는 도 4에 도시된 데이터 패드부를 확대 도시한 평면도.FIG. 5 is an enlarged plan view of the data pad unit shown in FIG. 4; FIG.

도 6은 도 5에 도시된 데이터 패드부를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.FIG. 6 is a cross-sectional view of the data pad shown in FIG. 5 taken along the line II-II ';

< 도면의 주요 부분에 대한 부호의 설명 > <Description of Symbols for Main Parts of Drawings>

2, 102 : 게이트 라인 4, 104 : 데이터 라인2, 102: gate line 4, 104: data line

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극6, 106 thin film transistor 8, 108 gate electrode

10, 110 : 소스 전극 12, 112 : 드레인 전극10, 110: source electrode 12, 112: drain electrode

24, 32, 44, 124, 132, 144 : 컨택홀24, 32, 44, 124, 132, 144: contact hole

18, 118 : 화소 전극 20, 120: 스토리지 캐패시터18, 118: pixel electrodes 20, 120: storage capacitor

22, 122 : 스토리지 상부 전극 26, 126 : 게이트 링크22, 122: storage upper electrode 26, 126: gate link

28, 128 : 게이트 패드 30, 130 : 게이트 패드 하부 전극 28, 128: gate pad 30, 130: gate pad lower electrode

34, 134 : 게이트 패드 상부 전극 36, 136 : 홀34, 134: gate pad upper electrode 36, 136: hole

38, 138 : 데이터 링크 40, 140 : 데이터 패드 38, 138: data link 40, 140: data pad

42, 142 : 데이터 패드 하부 전극 46, 146 : 데이터 패드 상부 전극42, 142: data pad lower electrode 46, 146: data pad upper electrode

50, 150 : 기판 52, 152 : 게이트 절연막50, 150: substrate 52, 152: gate insulating film

54, 154 : 보호막 56, 156 : 투명 도전층 잔사막54, 154: Protective film 56, 156: Transparent conductive layer residue film

62, 162 : TCP 출력 패드 64, 164 : 도전볼62, 162: TCP output pad 64, 164: challenge ball

160 : TCP160: TCP

본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 탭 공정시 패드들간의 쇼트 불량을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate applied to a display element and a method of manufacturing the same, and more particularly, to a thin film transistor substrate capable of preventing short defects between pads during a tap process and a method of manufacturing the same.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로 를 구비한다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel (hereinafter, referred to as a liquid crystal panel) in which liquid crystal cells are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.The liquid crystal panel includes a thin film transistor substrate and a color filter substrate facing each other, a liquid crystal injected between the two substrates, and a spacer for maintaining a cell gap between the two substrates.

박막 트랜지스터 기판은 게이트 라인과 데이터 라인의 교차로 정의된 액정셀 영역마다 형성된 화소 전극, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터, 다수의 절연막, 그들 위에 도포된 배향막으로 구성된다.The thin film transistor substrate is composed of a pixel electrode formed for each liquid crystal cell region defined by the intersection of a gate line and a data line, a thin film transistor connected between the gate line and the data line and the pixel electrode, a plurality of insulating films, and an alignment film applied thereon.

칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스, 액정에 공통적으로 기준 전압을 공급하는 공통 전극, 그들 위에 도포되는 배향막으로 구성된다.The color filter substrate includes a color filter formed in units of liquid crystal cells, a black matrix for distinguishing between color filters and reflecting external light, a common electrode for supplying a reference voltage to the liquid crystal in common, and an alignment layer applied thereon.

이러한 박막 트랜지스터 기판과 칼라 필터 기판을 합착하여 액정을 주입 및 봉입하여 액정 패널을 완성하거나, 두 기판 중 어느 하나에 액정을 형성한 다음 합착하여 액정 패널을 완성하게 된다.The thin film transistor substrate and the color filter substrate are bonded to each other to inject and encapsulate a liquid crystal to complete a liquid crystal panel, or to form a liquid crystal on any one of the two substrates and then attach the liquid crystal panel.

도 1은 종래의 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 2는 도 1에 도시된 데이터 패드부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.1 is a plan view illustrating a portion of a conventional thin film transistor substrate, and FIG. 2 is a cross-sectional view of the data pad illustrated in FIG. 1 taken along the line II ′.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 교차 구조의 게이트 라인(2) 및 데이터 라인(4), 그 교차 구조로 정의된 액정셀 영역에 형성된 화소 전극(18), 게이트 라인(2) 및 데이터 라인(4)과 화소 전극(18) 사이에 접속된 박막 트랜지스터(6)를 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(18)과, 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20), 게이트 라인(2)과 접속된 게이트 패드(28), 데이터 라인(4)과 접속된 데이터 패드(40)를 더 구비한다.The thin film transistor substrate illustrated in FIGS. 1 and 2 includes a gate line 2 and a data line 4 having an intersecting structure, a pixel electrode 18, a gate line 2, and a pixel electrode formed in a liquid crystal cell region defined by the intersecting structure. The thin film transistor 6 connected between the data line 4 and the pixel electrode 18 is provided. The thin film transistor substrate may include a storage capacitor 20, a gate pad 28 connected to the gate line 2, and a data line 4 formed at an overlapping portion of the pixel electrode 18 and the front gate line 2. A data pad 40 is further provided.

게이트 라인(2)과 데이터 라인(4)은 기판(50) 위에서 게이트 절연막(52)을 사이에 두고 교차하는 구조로 형성된다.The gate line 2 and the data line 4 are formed on the substrate 50 to intersect with the gate insulating layer 52 interposed therebetween.

박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되어 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(미도시)을 구비한다.The thin film transistor 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, a drain electrode 12 connected to the pixel electrode 18, and And an active layer (not shown) overlapping with the gate electrode 8 to form a channel between the source electrode 10 and the drain electrode 12.

상기 게이트 라인(2) 및 데이터 라인(4)과 박막 트랜지스터(6)를 덮도록 형성된 보호막(54)이 형성되고, 그 위에 화소 전극(18)이 액정셀 영역별로 형성된다. 화소 전극(18)은 보호막(54)을 관통하는 제1 컨택홀(16)을 경유하여 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다.A passivation layer 54 formed to cover the gate line 2, the data line 4, and the thin film transistor 6 is formed, and a pixel electrode 18 is formed thereon for each liquid crystal cell region. The pixel electrode 18 is connected to the drain electrode 12 of the thin film transistor 6 via the first contact hole 16 penetrating the protective film 54.

스토리지 캐패시터(20)는 스토리지 하부 전극을 포함하는 전단 게이트 라인(2)과, 스토리지 하부 전극과 게이트 절연막(52)을 사이에 두고 중첩되며 보호막(54)을 관통하는 제2 컨택홀(24)을 통해 화소 전극(18)과 접속된 스토리지 상부 전극(22)으로 구성된다.The storage capacitor 20 overlaps the front gate line 2 including the storage lower electrode and the second contact hole 24 overlapping the storage lower electrode and the gate insulating layer 52 and passing through the passivation layer 54. It consists of a storage upper electrode 22 connected to the pixel electrode 18 through.

게이트 패드(28)는 게이트 링크(26)을 경유하여 게이트 라인(2)과 접속된다. 이러한 게이트 패드(28)은 게이트 링크(26)로부터 연장된 게이트 패드 하부 전극(30)과, 보호막(54) 및 게이트 절연막(52)을 관통하는 제3 컨택홀(32)을 통해 게이트 패드 하부 전극(30)과 접속된 게이트 패드 상부 전극(34)을 구비한다.Gate pad 28 is connected to gate line 2 via gate link 26. The gate pad 28 has a gate pad lower electrode 30 extending from the gate link 26 and a third contact hole 32 penetrating through the passivation layer 54 and the gate insulating layer 52. The gate pad upper electrode 34 connected to the 30 is provided.

데이터 패드(40)는 데이터 링크(38)을 경유하여 데이터 라인(4)과 접속된다. 이러한 데이터 패드(40)은 데이터 링크(38)로부터 연장된 데이터 패드 하부 전극(42)과, 보호막(54)을 관통하는 제3 컨택홀(44)을 통해 데이터 패드 하부 전극(42)과 접속된 데이터 패드 상부 전극(46)을 구비한다.The data pad 40 is connected to the data line 4 via the data link 38. The data pad 40 is connected to the data pad lower electrode 42 through a data pad lower electrode 42 extending from the data link 38 and a third contact hole 44 penetrating through the passivation layer 54. The data pad upper electrode 46 is provided.

여기서, 게이트 패드(28) 및 데이터 패드(40)는 구동 회로(미도시)로부터 해당 구동 신호를 공급받는다. 이를 위하여, 게이트 패드(28) 및 데이터 패드(40)는 구동 IC가 실장된 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP)와 ACF(Anisotrophic Conductive Film)를 통해 부착된다. 이때, 구동 IC가 실장된 TCP와 박막 트랜지스터 기판과의 접착력 강화를 위하여 게이트 패드들(28) 사이 및 데이터 패드들(40) 사이마다 더미 홀(36)을 형성하게 된다. 이는 더미 홀(36)이 보호막(54) 및 게이트 절연막(52)을 관통하여 형성됨으로써 TCP와 박막 트랜지스터 기판과의 접착 면적을 증대시키기 때문이다. 이러한 더미 홀(36)은 보호막(54)을 패터닝하는 공정에서 상기 다수의 컨택홀들(16, 24, 32, 44)과 함께 형성되고, 인접한 패드 상부 전극(34, 46)과 유사한 세로 길이를 갖게 된다. 그런데, 더미 홀(36) 내에는 후속 공정으로 화소 전극(18), 게이트 및 데이터 패드 상부 전극(34, 46)을 형성하는 투명 도전막의 패터닝 공정에서 도 2와 같이 에지부분에 투명 도전막(56)이 잔류하게 되는 경우가 발생한다. 이는 투명 도전막의 패터닝 공정 중 포토레지스트 패턴을 형성하는 포토리소그래피 공정에서 노광량이 부족하여 더미 홀(36) 내에 포토레지스트 패턴이 잔존하는 경우 발생된다. 이 결과, 더미 홀(36) 내에 투명 도전막(56)이 잔류하게 되면 TCP를 박막 트랜지스터 기판에 부착하는 탭(TAB; Tape Automaic Bonding) 공정시 ACF에 포함되는 도전볼들에 의해 패드들 간에 쇼트 불량이 발생되는 경우가 있다.Here, the gate pad 28 and the data pad 40 receive a corresponding driving signal from a driving circuit (not shown). To this end, the gate pad 28 and the data pad 40 are attached via a Tape Carrier Package (hereinafter referred to as TCP) and Anisotrophic Conductive Film (ACF) in which a driving IC is mounted. At this time, the dummy hole 36 is formed between the gate pads 28 and the data pads 40 to enhance adhesion between the TCP in which the driving IC is mounted and the thin film transistor substrate. This is because the dummy hole 36 is formed through the protective film 54 and the gate insulating film 52 to increase the adhesion area between the TCP and the thin film transistor substrate. The dummy hole 36 is formed together with the plurality of contact holes 16, 24, 32, and 44 in the process of patterning the passivation layer 54, and has a vertical length similar to that of the adjacent pad upper electrodes 34 and 46. Will have However, in the dummy hole 36, the transparent conductive film 56 is formed at the edge portion of the transparent conductive film patterning process of forming the pixel electrode 18, the gate and the data pad upper electrodes 34 and 46 in a subsequent process as shown in FIG. 2. ) May occur. This occurs when the photoresist pattern remains in the dummy hole 36 due to insufficient exposure in the photolithography process for forming the photoresist pattern during the patterning process of the transparent conductive film. As a result, when the transparent conductive film 56 remains in the dummy hole 36, the pads are shorted between the pads by conductive balls included in the ACF during a tape automaic bonding (TAB) process of attaching TCP to the thin film transistor substrate. Defects may occur.

예를 들면, 데이터 패드 영역에 형성된 데이터 패드들(40)은 도 3과 같이 출력 패드(62)가 형성된 TCP(60)와 ACF를 통해 부착된다. 이에 따라, 데이터 패드(40)는 ACF에 포함된 도전볼(64)을 통해 TCP(60)에 형성된 출력 패드(64)와 전기적으로 접속된다. 여기서, 더미 홀(36)의 에지부에 잔류하는 투명 도전막(56)은 TCP(60)의 출력 패드(62)와 ACF의 도전볼(64)을 통해 전기적으로 접속된다. 또한, 그 더미 홀(36) 내의 잔류 투명 도전막(56)은 ACF의 다른 도전볼(64)을 통해 인접한 데이터 패드 상부 전극(46)과 접속된다. 이에 따라, TCP(60)의 출력 패드(62)가 더미 홀(36) 내에 잔류하는 투명 도전막(56)과, ACF의 도전볼(64)을 통해 인접한 데이터 패드(40) 즉, 데이터 패드 상부 전극(46)와 쇼트되는 불량이 발생하게 된다. For example, the data pads 40 formed in the data pad area are attached through the ACF and the TCP 60 having the output pad 62 formed thereon as shown in FIG. 3. Accordingly, the data pad 40 is electrically connected to the output pad 64 formed in the TCP 60 through the conductive ball 64 included in the ACF. Here, the transparent conductive film 56 remaining at the edge portion of the dummy hole 36 is electrically connected to the output pad 62 of the TCP 60 and the conductive ball 64 of the ACF. In addition, the remaining transparent conductive film 56 in the dummy hole 36 is connected to the adjacent data pad upper electrode 46 through the other conductive ball 64 of the ACF. Accordingly, the output pad 62 of the TCP 60 remains in the dummy hole 36 with the transparent conductive film 56 and the data pad 40 adjacent to each other via the conductive ball 64 of the ACF. The short circuited with the electrode 46 will occur.

따라서, 본 발명의 목적은 패드부의 더미 홀에 잔류하는 투명 도전막에 의해 패드들 간의 쇼트 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a thin film transistor substrate for a display element and a method of manufacturing the same, which can prevent a short defect between pads by a transparent conductive film remaining in the dummy hole in the pad portion.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 표시 소자용 박막 트랜지스터 기판은제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결 정하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과; 상기 화소 영역에 형성되며, 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 게이트 라인과 접속된 게이트 패드와; 상기 데이터 라인과 접속된 데이터 패드와; 상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된다. In order to achieve the above object, a thin film transistor substrate for a display device according to an exemplary embodiment of the present invention includes a gate line and a data line formed in a cross structure with a first insulating film interposed therebetween to determine a pixel region; A thin film transistor connected to the gate line and the data line; A second insulating film covering the gate line, the data line, and the thin film transistor; A pixel electrode formed in the pixel region and connected to the thin film transistor through a contact hole passing through the second insulating layer; A gate pad connected to the gate line; A data pad connected with the data line; A dummy hole formed through the first and second insulating layers between the gate pads and the data pads; The dummy hole is formed longer than the gate pad and the data pad so that an edge portion of the dummy hole in which the conductive film remains in the dummy hole is located outside the region facing the gate pad and the data pad.

본 발명의 실시 예에 따른 표시 소자용 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인을 형성하는 단계와; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과; 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 화소 영역에 형성하는 단계와; 상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계와; 상기 데이터 라인과 접속된 데이터 패드를 형성하는 단계와; 상기 게이트 패드들 사이 및 상기 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 형성하는 단계를 포함하고; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된다.A method of manufacturing a thin film transistor substrate for a display device according to an exemplary embodiment of the present invention includes forming a gate line and a data line on the substrate, each having a first insulating layer therebetween, having a cross structure to determine a pixel region; A thin film transistor connected to the gate line and the data line; A second insulating film covering the gate line, the data line, and the thin film transistor; Forming a pixel electrode connected to the thin film transistor in the pixel region through a contact hole penetrating through the second insulating film; Forming a gate pad connected with the gate line; Forming a data pad connected with the data line; Forming dummy holes formed between the gate pads and between the data pads through the first and second insulating films; The dummy hole is formed longer than the gate pad and the data pad so that an edge portion of the dummy hole in which the conductive film remains in the dummy hole is located outside the region facing the gate pad and the data pad.

상기 게이트 패드를 형성하는 단계는 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와; 상기 제1 및 제2 절연막을 관통하는 컨택홀을 형성하는 단계와; 상기 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하고; 상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길도록 형성된다.The forming of the gate pad may include forming a gate pad lower electrode extending from the gate line; Forming contact holes penetrating the first and second insulating films; Forming a gate pad upper electrode connected to the gate pad lower electrode through the contact hole; The dummy hole is formed to be longer than the gate pad upper electrode.

상기 데이터 패드를 형성하는 단계는 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와; 상기 제2 절연막을 관통하는 컨택홀을 형성하는 단계와; 성가 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고; 상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된다.The forming of the data pad may include forming a data pad lower electrode extending from the data line; Forming a contact hole penetrating the second insulating film; Forming a data pad upper electrode connected to the data pad lower electrode through an angular contact hole; The dummy hole is formed longer than the data pad upper electrode.

그리고, 본 발명은 상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 테이프 캐리어 패키지를 부착하는 단계를 추가로 포함하고; 상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되어질 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된다.And further comprising attaching a tape carrier package through each of the gate pad and the data pad and a conductive adhesive; The dummy hole is formed sufficiently long so that the edge portion where the conductive film remains is located outside the region to overlap with the tape carrier carrier.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 6을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 6.

도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 5는 도 4에 도시된 데이터 패드부를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.4 is a plan view illustrating a portion of a thin film transistor substrate according to an exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view of the data pad illustrated in FIG. 4 taken along a line II-II '.

도 4 및 도 5에 도시된 박막 트랜지스터 기판은 교차 구조의 게이트 라인(102) 및 데이터 라인(104), 그 교차 구조로 정의된 액정셀 영역에 형성된 화소 전극(118), 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118) 사이에 접속된 박막 트랜지스터(106)를 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과, 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120), 게이트 라인(102)과 접속된 게이트 패드(128), 데이터 라인(104)과 접속된 데이터 패드(140)를 더 구비한다.The thin film transistor substrate shown in FIGS. 4 and 5 includes a gate line 102 and a data line 104 having a cross structure, a pixel electrode 118, a gate line 102 formed in a liquid crystal cell region defined by the cross structure, and A thin film transistor 106 connected between the data line 104 and the pixel electrode 118. The thin film transistor substrate may include a pixel electrode 118, a storage capacitor 120 formed at an overlapping portion of the front gate line 102, a gate pad 128 connected to the gate line 102, and a data line 104. A data pad 140 is further provided.

게이트 라인(102)과 데이터 라인(104)은 기판(150) 위에서 게이트 절연막(152)을 사이에 두고 교차하는 구조로 형성된다.The gate line 102 and the data line 104 are formed on the substrate 150 to intersect with the gate insulating layer 152 therebetween.

박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(미도시)을 구비한다.The thin film transistor 106 keeps the pixel signal supplied to the data line 104 charged to the pixel electrode 118 in response to the scan signal supplied to the gate line 102. To this end, the thin film transistor 106 may include a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, and a drain electrode connected to the pixel electrode 118. 112 and an active layer (not shown) overlapping with the gate electrode 108 to form a channel between the source electrode 110 and the drain electrode 112.

상기 게이트 라인(102) 및 데이터 라인(104)과 박막 트랜지스터(106)를 덮도록 형성된 보호막(154)이 형성되고, 그 위에 화소 전극(118)이 액정셀 영역별로 형성된다. 화소 전극(118)은 보호막(154)을 관통하는 제1 컨택홀(116)을 경유하여 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 이러한 화소 전극(118)은 충전된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이의 액정이 유전 이방성에 의해 회전하여 광원(미도시)으로부터 화소 전극(118)을 경유하여 입사되는 광을 칼라 필터 기판 쪽으로 투과시키게 된다.A passivation layer 154 formed to cover the gate line 102, the data line 104, and the thin film transistor 106 is formed, and a pixel electrode 118 is formed thereon for each liquid crystal cell region. The pixel electrode 118 is connected to the drain electrode 112 of the thin film transistor 106 via the first contact hole 116 passing through the passivation layer 154. The pixel electrode 118 generates a potential difference with a common electrode of a color filter substrate (not shown) by the charged pixel signal. Due to this potential difference, the liquid crystal between the thin film transistor substrate and the color filter substrate is rotated by dielectric anisotropy to transmit light incident from the light source (not shown) via the pixel electrode 118 toward the color filter substrate.

스토리지 캐패시터(120)는 스토리지 하부 전극을 포함하는 전단 게이트 라인(102)과, 스토리지 하부 전극과 게이트 절연막(152)을 사이에 두고 중첩되며 보호막(154)을 관통하는 제2 컨택홀(124)을 통해 화소 전극(118)과 접속된 스토리지 상부 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 120 overlaps the front gate line 102 including the storage lower electrode and the second contact hole 124 overlapping the storage lower electrode and the gate insulating layer 152 and penetrating the protective layer 154. The upper storage electrode 122 is connected to the pixel electrode 118 through the storage upper electrode 122. The storage capacitor 120 allows the pixel signal charged in the pixel electrode 118 to remain stable until the next pixel signal is charged.

게이트 패드(128)는 게이트 링크(126)을 경유하여 게이트 라인(102)과 접속된다. 이러한 게이트 패드(128)은 게이트 링크(126)로부터 연장된 게이트 패드 하부 전극(130)과, 보호막(154) 및 게이트 절연막(152)을 관통하는 제3 컨택홀(132)을 통해 게이트 패드 하부 전극(130)과 접속된 게이트 패드 상부 전극(134)을 구비한다.Gate pad 128 is connected to gate line 102 via gate link 126. The gate pad 128 has a gate pad lower electrode 130 extending from the gate link 126 and a third contact hole 132 penetrating through the passivation layer 154 and the gate insulating layer 152. A gate pad upper electrode 134 connected to 130 is provided.

데이터 패드(140)는 데이터 링크(138)을 경유하여 데이터 라인(104)과 접속된다. 이러한 데이터 패드(140)은 데이터 링크(138)로부터 연장된 데이터 패드 하부 전극(142)과, 보호막(154)을 관통하는 제3 컨택홀(144)을 통해 데이터 패드 하부 전극(142)과 접속된 데이터 패드 상부 전극(146)을 구비한다.The data pad 140 is connected to the data line 104 via the data link 138. The data pad 140 is connected to the data pad lower electrode 142 through a data pad lower electrode 142 extending from the data link 138 and a third contact hole 144 penetrating through the passivation layer 154. The data pad upper electrode 146 is provided.

여기서, 게이트 패드(128) 및 데이터 패드(140)는 구동 회로(미도시)로부터 해당 구동 신호를 공급받기 위하여, 구동 IC가 실장된 TCP와 ACF를 통해 부착된다. 이때, 구동 IC가 실장된 TCP와 박막 트랜지스터 기판과의 접착력 강화를 위하여 게이트 패드들(128) 사이 및 데이터 패드들(140) 사이마다 더미 홀(136)을 형성하게 된다. 이는 더미 홀(136)이 보호막(154) 및 게이트 절연막(152)을 관통하여 형성됨으로써 TCP와 박막 트랜지스터 기판과의 접착 면적을 증대시키기 때문이다. 이러한 더미 홀(136)은 보호막(154)을 패터닝하는 공정에서 상기 다수의 컨택홀들(116, 124, 132, 144)과 함께 형성된다. Here, the gate pad 128 and the data pad 140 are attached through a TCP and an ACF in which a driving IC is mounted in order to receive a corresponding driving signal from a driving circuit (not shown). In this case, a dummy hole 136 is formed between the gate pads 128 and the data pads 140 to enhance adhesion between the TCP in which the driving IC is mounted and the thin film transistor substrate. This is because the dummy hole 136 is formed through the protective film 154 and the gate insulating film 152 to increase the adhesion area between the TCP and the thin film transistor substrate. The dummy hole 136 is formed together with the plurality of contact holes 116, 124, 132, and 144 in the process of patterning the passivation layer 154.

이 경우, 더미 홀(136)이 인접한 인접한 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분히 긴 세로 길이를 갖게 한다. 이에 따라, 후속 공정으로 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 형성하는 투명 도전막의 패터닝 공정에서 더미 홀(136) 내의 에지부에 잔류하게 되는 투명 도전막은 게이트 및 데이터 패드 상부 전극(134, 146)과 쇼트 불량을 일으키지 않을 정도로 충분이 멀어질 수 있게 된다. 다시 말하여, 더미 홀(136)에서 투명 도전막이 잔류하는 에지부가 게이트 및 데이터 패드 상부 전극(134, 146)과 마주하지 않도록, 더미 홀(136)은 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분이 길게 형성된다. In this case, the dummy hole 136 has a longitudinal length that is sufficiently longer than the adjacent adjacent gate and data pad upper electrodes 134, 146. Accordingly, the transparent conductive film remaining in the edge portion of the dummy hole 136 in the patterning process of the transparent conductive film forming the pixel electrode 118, the gate and the data pad upper electrodes 134 and 146 in a subsequent process is performed by the gate and data. The pad upper electrodes 134 and 146 may be far enough apart not to cause a short failure. In other words, the dummy hole 136 may include the gate and data pad upper electrodes 134 and 146 so that the edge portion where the transparent conductive film remains in the dummy hole 136 does not face the gate and data pad upper electrodes 134 and 146. It is formed longer enough.

예를 들면, 데이터 패드 영역에 형성된 데이터 패드들(140)은 도 6과 같이 출력 패드(162)가 형성된 TCP(160)와 ACF를 통해 부착된다. 이에 따라, 데이터 패드(140)는 ACF에 포함된 도전볼(164)을 통해 TCP(160)에 형성된 출력 패드(164)와 전기적으로 접속된다. 여기서, 데이터 패드 상부 전극(146) 보다 충분이 긴 세로 길이를 갖음에 따라 더미 홀(136)의 하부 에지부에 투명 도전막(156)이 잔류하더라도 ACF의 도전볼(164)을 통해 TCP(160)의 출력 패드(162)와 접속되는 것을 방지할 수 있게 된다. 또한, 그 더미 홀(136) 내의 잔류 투명 도전막(156)이 ACF의 다른 도전볼(164)을 통해 인접한 데이터 패드 상부 전극(146)과 접속되는 것을 방지할 수 있게 된다. 이를 위하여, 더미 홀(136)은 적어도 잔류 투명 도전막(156)이 존재하는 에지부가 TCP(160)와 중첩되지 않을 정도로 충분이 길게 형성된다. 이 결과, TCP(160)의 출력 패드(162)가 더미 홀(136) 내에 잔류하는 투명 도전막(156)과, ACF의 도전볼(164)을 통해 인접한 데이터 패드(140) 즉, 데이터 패드 상부 전극(146)와 쇼트될 수 있는 불량을 방지할 수 있게 된다. For example, the data pads 140 formed in the data pad area are attached through the ACF and the TCP 160 having the output pad 162 formed thereon as shown in FIG. 6. Accordingly, the data pad 140 is electrically connected to the output pad 164 formed in the TCP 160 through the conductive ball 164 included in the ACF. In this case, since the transparent conductive film 156 remains in the lower edge portion of the dummy hole 136 as the longitudinal length is longer than that of the upper data pad upper electrode 146, the TCP 160 may be formed through the conductive ball 164 of the ACF. Can be prevented from being connected to the output pad 162. In addition, the remaining transparent conductive film 156 in the dummy hole 136 can be prevented from being connected to the adjacent data pad upper electrode 146 through the other conductive ball 164 of the ACF. To this end, the dummy hole 136 is formed long enough so that at least the edge portion where the residual transparent conductive film 156 is present does not overlap with the TCP 160. As a result, the output pad 162 of the TCP 160 remains in the dummy hole 136 and the adjacent data pad 140, that is, the upper portion of the data pad, through the conductive ball 164 of the ACF. It is possible to prevent a defect that may be shorted with the electrode 146.

이러한 특징을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하면 다음과 같다.Referring to the manufacturing method of the thin film transistor substrate according to an embodiment of the present invention having such characteristics as follows.

제1 마스크 공정으로 게이트 라인(102), 게이트 전극(110), 게이트 링크(126), 게이트 패드 하부 전극(130)을 포함하는 게이트 금속 패턴이 형성된다. 구체적으로, 하부 기판(150) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd)이 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 그 게이트 라인(102)으로부터 돌출된 형태의 게이트 전극(108), 게이트 라인(102)으로부터 신장된 게이트 링크(126) 및 게이트 패드 하부 전극(130)을 포함하는 게이트 금속 패턴이 형성된다.In the first mask process, a gate metal pattern including the gate line 102, the gate electrode 110, the gate link 126, and the gate pad lower electrode 130 is formed. Specifically, the gate metal layer is formed on the lower substrate 150 through a deposition method such as a sputtering method. Cr, MoW, Cr / Al, Cu, Al (Nd), Mo / Al, Mo / Al (Nd), Cr / Al (Nd) are used as the gate metal layer. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to extend from the gate line 102, the gate electrode 108 protruding from the gate line 102, and the gate line 102. A gate metal pattern including the gate link 126 and the gate pad lower electrode 130 is formed.

상기 게이트 금속 패턴이 형성된 하부 기판(150) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(152)이 형성된다. 게이트 절연막(152)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. The gate insulating layer 152 is formed on the lower substrate 150 on which the gate metal pattern is formed through a deposition method such as PECVD or sputtering. As the material of the gate insulating film 152, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.

제2 마스크 공정으로 게이트 절연막(152) 위에 활성층(미도시) 및 오믹 컨택층(미도시)을 포함하는 반도체 패턴이 형성된다. 구체적으로, 게이트 절연막(152) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 반도체층, 즉 비정질 실리콘층 및 n+ 비정질 실리콘층이 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 반도체층이 식각됨으로써 활성층 및 오믹 컨택층을 포함하는 반도체 패턴이 형성된다. In the second mask process, a semiconductor pattern including an active layer (not shown) and an ohmic contact layer (not shown) is formed on the gate insulating layer 152. In detail, a semiconductor layer, that is, an amorphous silicon layer and an n + amorphous silicon layer, is deposited on the gate insulating layer 152 through a deposition method such as PECVD or sputtering. Subsequently, the semiconductor layer is etched by a photolithography process and an etching process using a second mask to form a semiconductor pattern including an active layer and an ohmic contact layer.

상기 반도체 패턴이 형성된 게이트 절연막(152) 위에 데이터 라인(102), 소스 전극 및 드레인 전극(110, 112), 데이터 링크(138), 데이터 패드 하부 전극(142), 스토리지 상부 전극(122)을 포함하는 소스/드레인 금속 패턴이 형성된다. 구체적으로, 반도체 패턴이 형성된 게이트 절연막(152) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층이 적층된다. 소스/드레인 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 소스/드레인 금속층이 식각됨으로써 데이터 라인(102), 데이터 라인(102)로부터 돌출된 형태의 소스 전극(110), 소스 전극(112)과 마주하는 드레인 전극(114), 전단 게이트 라인(102)의 일부분과 중첩되는 스토리지 상부 전극(122), 데이터 라인(102)로부터 신장된 데이터 링크(138) 및 데이터 패드 하부 전극(142)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그 다음, 소스 전극(112) 및 드레인 전극(114)을 마스크로 하여 그 사이로 노출된 오믹 컨택층을 제거하여 활성층을 노출시킨다.A data line 102, a source electrode and a drain electrode 110 and 112, a data link 138, a data pad lower electrode 142, and a storage upper electrode 122 are formed on the gate insulating layer 152 on which the semiconductor pattern is formed. A source / drain metal pattern is formed. In detail, the source / drain metal layer is deposited on the gate insulating layer 152 on which the semiconductor pattern is formed through a deposition method such as PECVD or sputtering. As the source / drain metal layer, Cr, MoW, Cr / Al, Cu, Al (Nd), Mo / Al, Mo / Al (Nd), Cr / Al (Nd) and the like are used. Subsequently, the source / drain metal layer is etched by the photolithography process and the etching process using the third mask to face the source electrode 110 and the source electrode 112 protruding from the data line 102 and the data line 102. A source comprising a drain electrode 114, a storage upper electrode 122 overlapping a portion of the front gate line 102, a data link 138 extending from the data line 102, and a data pad lower electrode 142. Drain metal pattern is formed. Next, the active layer is exposed by removing the ohmic contact layer exposed between the source electrode 112 and the drain electrode 114 as a mask.

한편, 전술한 반도체 패턴 및 소스/드레인 금속 패턴은 부분 투과(회절 노광 또는 반투과) 마스크를 이용하는 경우 하나의 마스크를 이용하여 형성할 수 있다.Meanwhile, the above-described semiconductor pattern and the source / drain metal pattern may be formed using one mask when using a partially transmissive (diffractive exposure or semitransmissive) mask.

제4 마스크 공정으로 소스/드레인 금속 패턴이 형성된 게이트 절연막(152) 상에 다수의 컨택홀들(116, 124, 132, 144)과, 더미 홀(136)을 포함하는 보호막(154)이 형성된다. 구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(152) 상에 보호막(154)이 전면 형성된다. 보호막(154)의 재료로는 게이트 절연막(152)과 같은 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(154) 및 게이트 절연막(152)을 관통하는 다수의 컨택홀들(116, 124, 132, 144)과 더미 홀(136)이 형성된다. 이때, 게이트 패드들(128) 사이 및 데이터 패드들(140) 사이에 위치하는 더미 홀(136)은 인접한 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분이 긴 세로 길이를 갖도록 형성된다.A passivation layer 154 including a plurality of contact holes 116, 124, 132, and 144 and a dummy hole 136 is formed on the gate insulating layer 152 on which the source / drain metal pattern is formed by the fourth mask process. . In detail, the passivation layer 154 is entirely formed on the gate insulating layer 152 on which the source / drain metal pattern is formed. As the material of the protective film 154, an inorganic insulating material such as the gate insulating film 152, or an organic insulating material is used. In addition, a plurality of contact holes 116, 124, 132, and 144 and dummy holes 136 are formed through the passivation layer 154 and the gate insulating layer 152 by a photolithography process and an etching process using a fourth mask. . In this case, the dummy hole 136 positioned between the gate pads 128 and the data pads 140 is formed to have a length longer than that of the adjacent gate and data pad upper electrodes 134 and 146.

제5 마스크 공정으로 보호막(154) 위에 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 포함하는 투명 도전 패턴이 형성된다. 구체적으로, 보호막(154) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막이 형성된다. 투명 도전막으로는 ITO, TO, IZO 등이 이용된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 포함하는 투명 도전 패턴이 형성된다. 이때, 포토리쏘그래피 공정에서 노광량이 부족한 경우 포토레지스트 패턴이 잔존으로 도 6과 같이 더미 홀(136)의 에지부 내에 투명 도전막(156)이 잔류하게 된다. 그러나, 더미 홀(136)이 충분이 길게 형성됨에 따라 그 내에 잔존하는 투명 도전막(156)은 게이트 및 데이터 패드(128, 140)과 인접하지 않게 된다. In the fifth mask process, a transparent conductive pattern including the pixel electrode 118, the gate, and the data pad upper electrodes 134 and 146 is formed on the passivation layer 154. Specifically, the transparent conductive film is formed on the protective film 154 through a deposition method such as sputtering. ITO, TO, IZO, etc. are used as a transparent conductive film. Subsequently, the transparent conductive layer is patterned through a photolithography process and an etching process using a fifth mask to form a transparent conductive pattern including the pixel electrode 118, the gate, and the data pad upper electrodes 134 and 146. In this case, when the exposure amount is insufficient in the photolithography process, the photoresist pattern remains so that the transparent conductive film 156 remains in the edge portion of the dummy hole 136 as shown in FIG. 6. However, as the dummy hole 136 is formed long enough, the transparent conductive film 156 remaining therein does not become adjacent to the gate and the data pads 128 and 140.

이 결과, 후속의 TCP를 박막 트랜지스터 기판의 패드부에 부착하는 탭 공정에서 더미 홀(136)의 에지부에 잔류하는 투명 도전막(156)으로 인한 패드들간의 쇼트 불량을 방지할 수 있게 된다.As a result, it is possible to prevent a short failure between pads due to the transparent conductive film 156 remaining in the edge portion of the dummy hole 136 in the tap process of attaching subsequent TCPs to the pad portion of the thin film transistor substrate.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 접착력 강화를 위해 패드들 사이에 위치하는 더미 홀을 그의 에지부에 잔류하는 투명 도전막이 인접한 패드들과 마주하지 않게끔 그 패드들 보다 충분이 길게 형성하게 된다. 이에 따라, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 더미 홀에 잔류하는 투명 도전막으로 인한 패드들 간의 쇼트 불량을 방지할 수 있게 된다.As described above, the thin film transistor substrate according to the present invention and the method of manufacturing the pads are disposed so that the transparent conductive film remaining in the edge portion of the dummy hole positioned between the pads for enhancing the adhesion does not face adjacent pads. It becomes long enough to form. Accordingly, the thin film transistor substrate and the method of manufacturing the same according to the present invention can prevent a short defect between pads due to the transparent conductive film remaining in the dummy hole.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (8)

제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인과;A gate line and a data line formed in an intersecting structure with the first insulating film interposed therebetween to determine the pixel region; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;A thin film transistor connected to the gate line and the data line; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과;A second insulating film covering the gate line, the data line, and the thin film transistor; 상기 화소 영역에 형성되며, 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과;A pixel electrode formed in the pixel region and connected to the thin film transistor through a contact hole passing through the second insulating layer; 상기 게이트 라인과 접속된 게이트 패드와;A gate pad connected to the gate line; 상기 데이터 라인과 접속된 데이터 패드와;A data pad connected with the data line; 상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고;A dummy hole formed through the first and second insulating layers between the gate pads and the data pads; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.The dummy hole may have a length longer than that of the gate pad and the data pad such that an edge portion of the dummy hole in which the conductive film remains in the dummy hole is located outside the region facing the gate pad and the data pad. Transistor substrate. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패드는The gate pad is 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과;A gate pad lower electrode extending from the gate line; 상기 제1 및 제2 절연막을 관통하는 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 구비하고;A gate pad upper electrode connected to the gate pad lower electrode through a contact hole penetrating through the first and second insulating layers; 상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.The dummy hole is formed to be longer than the gate pad upper electrode, the thin film transistor substrate for a display element. 제 1 항에 있어서,The method of claim 1, 상기 데이터 패드는The data pad is 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과;A data pad lower electrode extending from the data line; 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하고;A data pad upper electrode connected to the data pad lower electrode through a contact hole penetrating through the second insulating layer; 상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.The dummy hole is formed to be longer than the upper data pad electrode, the thin film transistor substrate for a display element. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 접속된 테이프 캐리어 패키지를 추가로 구비하고;Further comprising a tape carrier package connected with each of said gate pad and data pad via a conductive adhesive; 상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되는 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된 것을 특징을 하는 표시 소자용 박막 트래지스터 기판.And the dummy hole is long enough so that the edge portion of the conductive film remaining outside the region overlapping the tape carrier carrier is formed long enough. 기판 상에 제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인을 형성하는 단계와;Forming a gate line and a data line on the substrate having a first insulating film interposed therebetween to determine a pixel area; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;A thin film transistor connected to the gate line and the data line; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과;A second insulating film covering the gate line, the data line, and the thin film transistor; 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 화소 영역에 형성하는 단계와;Forming a pixel electrode connected to the thin film transistor in the pixel region through a contact hole penetrating through the second insulating film; 상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계와;Forming a gate pad connected with the gate line; 상기 데이터 라인과 접속된 데이터 패드를 형성하는 단계와;Forming a data pad connected with the data line; 상기 게이트 패드들 사이 및 상기 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 형성하는 단계를 포함하고; Forming dummy holes formed between the gate pads and between the data pads through the first and second insulating films; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.The dummy hole may have a length longer than that of the gate pad and the data pad such that an edge portion of the dummy hole in which the conductive film remains in the dummy hole is located outside the region facing the gate pad and the data pad. Method for manufacturing a transistor substrate. 제 5 항에 있어서,The method of claim 5, wherein 상기 게이트 패드를 형성하는 단계는Forming the gate pad 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;Forming a gate pad lower electrode extending from the gate line; 상기 제1 및 제2 절연막을 관통하는 컨택홀을 형성하는 단계와;, Forming contact holes penetrating the first and second insulating films; 상기 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하고;Forming a gate pad upper electrode connected to the gate pad lower electrode through the contact hole; 상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.And the dummy hole is formed to be longer than the upper electrode of the gate pad. 제 5 항에 있어서,The method of claim 5, wherein 상기 데이터 패드를 형성하는 단계는Forming the data pad 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와;Forming a data pad lower electrode extending from the data line; 상기 제2 절연막을 관통하는 컨택홀을 형성하는 단계와;Forming a contact hole penetrating the second insulating film; 성가 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고;Forming a data pad upper electrode connected to the data pad lower electrode through an angular contact hole; 상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.The dummy hole is formed longer than the upper data pad electrode, the manufacturing method of the thin film transistor substrate for a display element. 제 5 항에 있어서,The method of claim 5, wherein 상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 테이프 캐리어 패키지를 부착하는 단계를 추가로 포함하고;Attaching a tape carrier package through a conductive adhesive with each of the gate pad and the data pad; 상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되어질 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된 것을 특징을 하 는 표시 소자용 박막 트래지스터 기판의 제조 방법.And the dummy hole is sufficiently long so that the edge portion of the conductive film remaining outside the region where the conductive film is to be overlapped with the tape carrier carrier is formed long enough.
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