KR100573169B1 - Plasma display panel driving method for taking turns with odd and even numbers to apply addressing signals - Google Patents

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Abstract

본 발명은 홀짝 교대로 어드레싱을 수행하는 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 어드레스 전극라인들에 인가되는 어드레스 신호들을 제1 내지 제4 그룹들로 나누고, 상기 제1 그룹은 상기 어드레스 신호들 중 첫 번째부터 중간 신호들 중에서 홀수 신호들을 포함하며, 상기 제2 그룹은 이 중에서 짝수 신호들을 포함하며, 제3 그룹은 중간 바로 뒤부터 마지막 신호들 중에서 홀수 신호들을 포함하며, 제4 그룹은 이 중에서 짝수 신호들을 포함하며, 어드레싱 단계 동안, 상기 제2 그룹과 제3 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제2 그룹의 신호들은 역순으로 인가하고 상기 제3 그룹의 신호들은 순차적으로 인가하며, 이것이 끝나면 상기 제1 그룹과 제4 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제1 그룹의 신호들은 역순으로 인가하고 상기 제4 그룹의 신호들은 순차적으로 인가한다. 따라서, 플라즈마 디스플레이 패널의 휘도가 향상된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel that performs alternating addressing, and divides address signals applied to address electrode lines into first to fourth groups, the first group being one of the address signals. The first group contains odd signals among the intermediate signals, the second group contains even signals among them, the third group contains odd signals among the last signals immediately after the middle, and the fourth group contains And an even number of signals, and during the addressing step, the second group and the third group of signals are alternately applied to the address electrode lines, but the signals of the second group are applied in reverse order and the signals of the third group are Sequentially applied, and when this is done, the signals of the first group and the fourth group are applied to the address electrode lines. Alternately, the signals of the first group are applied in reverse order and the signals of the fourth group are sequentially applied. Thus, the luminance of the plasma display panel is improved.

Description

홀짝 교대로 어드레싱을 수행하는 플라즈마 디스플레이 패널의 구동 방법{Plasma display panel driving method for taking turns with odd and even numbers to apply addressing signals}Plasma display panel driving method for taking turns with odd and even numbers to apply addressing signals}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다.1 is a waveform diagram of signals applied to electrode lines of a conventional plasma display panel.

도 2는 본 발명을 실현하기 위한 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이다.2 is an internal perspective view of a three-electrode surface discharge plasma display panel for implementing the present invention.

도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다.3 is a cross-sectional view illustrating one of a plurality of display cells included in the plasma display panel illustrated in FIG. 2.

도 4는 도 2에 도시된 플라즈마 디스플레이 패널을 구동하는 구동 장치들의 블록도이다.4 is a block diagram of driving devices for driving the plasma display panel shown in FIG. 2.

도 5는 도 2에 도시된 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 구동 방법을 보여주는 타이밍도이다.FIG. 5 is a timing diagram illustrating a driving method for Y electrode lines of the plasma display panel illustrated in FIG. 2.

도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법을 설명하기 위한 구동 신호들의 파형도이다.6 is a waveform diagram of driving signals for explaining a method of driving a plasma display panel according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201; 플라즈마 디스플레이 패널, 210; 앞쪽 글라스 기판201; A plasma display panel 210; Front glass substrate

211/215; 유전체층, 212; 보호층211/215; Dielectric layer, 212; Protective layer

213; 뒤쪽 글라스 기판, 214; 방전 공간213; Rear glass substrate, 214; Discharge space

216; 형광층, 217; 격벽216; Fluorescent layer, 217; septum

X1∼Xn; X 전극라인들, Y1∼Yn; Y 전극라인들X1 to Xn; X electrode lines, Y1 to Yn; Y electrode lines

AR1∼ARm; 어드레스 전극라인들, Xna/Yna; 투명 전극 라인들AR1-ARm; Address electrode lines, X na / Y na ; Transparent electrode lines

Xnb/Ynb; 금속 전극 라인들, 411; 어드레스 구동부X nb / Y nb ; Metal electrode lines, 411; Address driver

421; X 구동부, 431; Y 구동부421; X driver 431; Y drive

441; 논리 제어부, 451; 영상 처리부441; Logic controller 451; Image processor

SF1∼SF8; 서브필드들, Sy1∼Syn; Y 구동신호들SF 1 to SF 8 ; Subfields, Sy1-Syn; Y drive signals

Sa1∼Sa480; 어드레스 신호들, Sx1∼Sxn; X 구동신호들 Sa1-Sa480; Address signals Sx1 to Sxn; X drive signals

본 발명은 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 특히, 플라이밍 전하가 인접셀 간에 영향을 주는 것을 방지하기 위하여 어드레스 신호를 인가할 때 홀수 신호와 짝수 신호를 교대로 인가하는 플라즈마 디스플레이 패널에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel. More particularly, the present invention relates to a plasma display panel in which odd and even signals are alternately applied when an address signal is applied to prevent a flying charge from affecting adjacent cells. will be.

도 1은 종래의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다. 플라즈마 디스플레이 패널에 적용되는 단위 프레임은 시분할 계조 디스플레이를 위한 복수의 서브필드(sub-field)들로 구분된다.1 is a waveform diagram of signals applied to electrode lines of a conventional plasma display panel. The unit frame applied to the plasma display panel is divided into a plurality of sub-fields for time division gray scale display.

도 1을 참조하면, 단위 서브필드(SFa)는 리셋(reset) 단계(Ra), 어드레싱(addressing) 단계(Aa), 및 디스플레이-유지(display-sustain) 단계(Sa)로 구분된다. 도 1에서 참조부호 Sa1∼San은 어드레스 전극라인들에 인가되는 어드레스 구동 신호들을, 참조부호 Sx1∼Sxn은 X 전극라인들에 인가되는 X 구동신호들을, 참조부호 Sy1∼Syn은 Y 전극라인들에 인가되는 Y 구동 신호들을 가리킨다. Referring to FIG. 1, the unit subfield SFa is divided into a reset step Ra, an addressing step Aa, and a display-sustain step Sa. In FIG. 1, reference numerals Sa1 to San denote address driving signals applied to the address electrode lines, reference numerals Sx1 to Sxn denote X driving signals applied to the X electrode lines, and reference numerals Sy1 to Syn denote Y electrode lines. Indicates Y drive signals applied.

구동신호들(Sx1∼Sxn, Sy1∼Syn, Sa1∼Sam)의 동작을 설명하면 다음과 같다. The operation of the driving signals Sx1 to Sxn, Sy1 to Syn, Sa1 to Sam is described as follows.

리셋 단계(Ra)에서, 초기시간(t0∼t1) 동안, Y 구동신호들(Sy1∼Syn)과 어드레스 신호들(Sa1∼Sam)은 모두 접지 전위(Vg)로써 인가되며, X 구동신호들(Sxa∼Sxn)은 전위(Ve)로써 인가된다. 이에 따라, 이전의 디스플레이-유지 단계동안 X 전극라인들에 축적된 플러스 벽전하들이 감소된다. 벽전하 축적시간(t1∼t2) 동안, Y 구동신호들(Sy1∼Syn)은 높은 전압(Vset)으로 상승하고, X 구동신호들(Sx1∼Sxn)과 어드레스 신호들(Sa1∼Sam)은 접지 전위(Vg)로써 인가된다. 이에 따라, Y 전극라인들에는 마이너스 벽전하들이 축적되고, X 전극라인들과 어드레스 전극라인들에는 플러스 벽전하들이 축적된다. 벽전하 배분시간(T2∼t3) 동안, Y 구동신호들(Sy1∼Syn)은 접지 전위(Vg)로 서서히 감소되고, X 구동신호들(Sx1∼Sxn)은 플러스 전압(Ve)으로써 인가되며, 어드레스 신호들(Sa1∼Sam)은 접지 전위(Vg)로써 계속 유지된다. 이에 따라, Y 전극라인들에 축적된 마이너스 벽전하들과, X 전극라 인들과 어드레스 전극라인들에 축적된 플러스 벽전하들이 감소된다. In the reset step Ra, during the initial time t0 to t1, the Y driving signals Sy1 to Syn and the address signals Sa1 to Sam are both applied as the ground potential Vg, and the X driving signals ( Sxa to Sxn are applied as the potential Ve. Accordingly, the positive wall charges accumulated in the X electrode lines during the previous display-maintenance step are reduced. During the wall charge accumulation time t1 to t2, the Y driving signals Sy1 to Syn rise to a high voltage Vset, and the X driving signals Sx1 to Sxn and the address signals Sa1 to Sam are grounded. It is applied as a potential Vg. Accordingly, negative wall charges are accumulated in the Y electrode lines, and positive wall charges are accumulated in the X electrode lines and the address electrode lines. During the wall charge distribution time T2 to t3, the Y drive signals Sy1 to Syn are gradually reduced to the ground potential Vg, and the X drive signals Sx1 to Sxn are applied as the positive voltage Ve. The address signals Sa1 to Sam are kept at ground potential Vg. Accordingly, the negative wall charges accumulated in the Y electrode lines and the positive wall charges accumulated in the X electrode lines and the address electrode lines are reduced.

어드레싱 단계(Aa) 동안, 어드레스 신호들(Sa1∼Sam)은 어드레스 전극라인들에 플러스 전위(Va)를 갖는 펄스 신호들로써 인가되고, Y 구동신호들(Sy1∼Syn)은 Y 전극라인들에 접지 전압(Vg)을 갖는 스캔 신호들로써 순차적으로 인가됨으로써 원활한 어드레싱이 수행된다. 어드레스 신호들(Sa1∼Sam)은 디스플레이 셀을 선택할 경우에 해당되는 어드레스 전극라인들에 플러스 전위(Va)로써 인가되고, 해당되지 않는 어드레스 전극라인들에는 접지 전위(Vg)로써 인가된다.During the addressing step Aa, the address signals Sa1 to Sam are applied as pulse signals having a positive potential Va to the address electrode lines, and the Y drive signals Sy1 to Syn are grounded to the Y electrode lines. Smooth addressing is performed by sequentially applying the scan signals having the voltage Vg. The address signals Sa1 to Sam are applied as the positive potential Va to the address electrode lines corresponding to the display cell selection, and the ground potential Vg to the address electrode lines not applicable.

디스플레이-유지 단계(Sa) 동안, Y 구동신호들(Sy1∼Syn)과 X 구동신호들(Sx1∼Sxn)은 전위(Vs)를 갖는 펄스 신호들로써 교번적으로 인가되며, 이에 따라 어드레싱 단계(Aa) 동안 벽전하들이 축적된 디스플레이 셀들에서 디스플레이-유지를 위한 방전이 발생하여 유지된다. During the display-holding step Sa, the Y drive signals Sy1 to Syn and the X drive signals Sx1 to Sxn are alternately applied as pulse signals having a potential Vs, thus addressing step Aa. Discharge is generated and maintained in the display cells in which the wall charges have accumulated.

도 1에 도시된 바와 같이, 어드레싱 단계(Aa) 동안에 어드레스 전극라인들에 어드레스 신호들을 순차적으로 인가함으로써 디스플레이 셀들에 발생하는 프라이밍 전하가 많아진다. 따라서, Y 전극라인별로 순차 주사를 진행함에 따라 어드레스 전극라인들의 방전 시기가 빨라지고 어드레스 방전 후의 벽전하 상태가 균일하게 되지 않는 문제점이 발생한다. As shown in FIG. 1, the priming charges generated in the display cells are increased by sequentially applying the address signals to the address electrode lines during the addressing step Aa. Therefore, as the sequential scanning is performed for each of the Y electrode lines, a problem arises in that the discharge timing of the address electrode lines is accelerated and the wall charge state after the address discharge is not uniform.

본 발명이 이루고자하는 기술적 과제는 어드레스 방전 후의 벽전하 상태를 균일하게 하기 위한 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of driving a plasma display panel for making a wall charge state after address discharge uniform.

상기 기술적 과제를 이루기 위하여 본 발명은The present invention to achieve the above technical problem

대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 X 전극라인들과 Y 전극라인들이 교호하게 배열되어 XY 전극라인쌍들을 이루며, 상기 XY 전극라인쌍들과 어드레스 전극라인들이 교차하는 영역들에서 디스플레이셀들이 형성된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 복수개의 서브필드들로 나누어지고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계들을 수행하며, 상기 어드레스 전극라인들에 인가되는 어드레스 신호들을 제1 내지 제4 그룹들로 나누고, 상기 제1 그룹은 상기 어드레스 신호들 중 첫 번째부터 중간 신호들 중에서 홀수 신호들을 포함하며, 상기 제2 그룹은 이 중에서 짝수 신호들을 포함하며, 제3 그룹은 중간 바로 뒤부터 마지막 신호들 중에서 홀수 신호들을 포함하며, 제4 그룹은 이 중에서 짝수 신호들을 포함하며, 상기 어드레싱 단계 동안, 상기 제2 그룹과 제3 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제2 그룹의 신호들은 역순으로 인가하고 상기 제3 그룹의 신호들은 순차적으로 인가하며, 이것이 끝나면 상기 제1 그룹과 제4 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제1 그룹의 신호들은 역순으로 인가하고 상기 제4 그룹의 신호들은 순차적으로 인가하는 플라즈마 디스플레이 패널의 구동 방법을 제공한다.X electrode lines and Y electrode lines are alternately arranged between the front substrate and the rear substrate, which are spaced apart from each other, to form XY electrode line pairs, and in areas where the XY electrode line pairs and the address electrode lines cross each other. A method of driving a plasma display panel having display cells, the unit frame applied to the plasma display panel is divided into a plurality of subfields, each of which performs a reset step, an addressing step and a display-holding step. And dividing address signals applied to the address electrode lines into first to fourth groups, wherein the first group includes odd signals among first to middle signals among the address signals, and the second group. Contains even signals among them, and the third group ends immediately after the middle. The fourth group includes odd signals among the film signals, and the fourth group includes even signals among them. During the addressing, the second group and the third group of signals are alternately applied to the address electrode lines. The signals of the second group are applied in reverse order and the signals of the third group are sequentially applied. When this is done, the signals of the first group and the fourth group are alternately applied to the address electrode lines, but the first group is alternately applied. Is applied in reverse order and the fourth group of signals is sequentially applied.

바람직하기는, 상기 중간 신호와 마지막 신호는 짝수로 구성하며, 상기 중간 신호가 인가되는 어드레스 전극라인과 상기 중간 바로 뒤의 신호가 인가되는 어드레스 전극라인은 인접한다. Preferably, the intermediate signal and the last signal have an even number, and the address electrode line to which the intermediate signal is applied and the address electrode line to which the signal immediately after the middle are applied are adjacent to each other.

바람직하기는 또한, 상기 Y 전극라인들에 신호들이 인가될 때마다 상기 제1 내지 제4 그룹의 신호들을 한번씩 인가한다. Preferably, whenever the signals are applied to the Y electrode lines, the signals of the first to fourth groups are applied once.

본 발명에 의하여 플라즈마 디스플레이 패널의 휘도가 향상된다.According to the present invention, the luminance of the plasma display panel is improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명을 적용하기 위한 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이고, 도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다. 도 2 및 3을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(201)의 앞쪽 및 뒤쪽 글라스 기판들(210,213) 사이에는, 어드레스 전극 라인들(AR1∼ARm), 유전체층들(211, 215), Y 전극 라인들(Y1∼Yn), X 전극 라인들(X1∼Xn), 형광체(216), 격벽(217) 및 보호층으로서의 일산화마그네슘(MgO)층(212)이 마련되어 있다. 2 is a perspective view illustrating a three-electrode surface discharge plasma display panel according to the present invention, and FIG. 3 is a cross-sectional view illustrating one of a plurality of display cells included in the plasma display panel shown in FIG. 2. 2 and 3, address electrode lines AR1 to ARm, dielectric layers 211 and 215, and Y are formed between the front and rear glass substrates 210 and 213 of the conventional surface discharge plasma display panel 201. Electrode lines Y1 to Yn, X electrode lines X1 to Xn, phosphor 216, partition 217, and magnesium monoxide (MgO) layer 212 as a protective layer are provided.

어드레스 전극 라인들(AR1∼ARm)은 뒤쪽 글라스 기판(213)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(215)은 어드레스 전극 라인들(AR1∼ARm)의 앞쪽에 전면 도포된다. 하부 유전체층(215)의 앞쪽에는 격벽(217)들이 어드레스 전극 라인들(AR1∼ARm)과 평행한 방향으로 형성된다. 이 격벽(217)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. The address electrode lines AR1 to ARm are formed in a predetermined pattern on the front side of the rear glass substrate 213. The lower dielectric layer 215 is entirely coated on the front side of the address electrode lines AR1 to ARm. The barrier ribs 217 are formed in a direction parallel to the address electrode lines AR1 to ARm in front of the lower dielectric layer 215. These partitions 217 define a discharge area of each display cell and prevent optical cross talk between each display cell.

형광층(216)들은 격벽(217)들 사이에 도포된다. 형광층(216)들은 R 형광층 들, G 형광층들 및 B 형광층들로 구성된다. G 형광층들은 음(마이너스)의 특성을 가지고 있어서 R 형광층들 및 B 형광층들에 비해 높은 전압을 인가해야 방전이 된다. 따라서, G 형광층들에 양전하 특성을 가진 물질(YBO3 :Tb3+)을 혼합하여 2종 혼합 물질(ZnSiO4 : Mn2+ + YBO3 :Tb3+)을 사용함으로써 R 형광층들과 G 형광층들 및 B 형광층들에 인가되는 전압은 아래 표 1과 같이 일정하게 된다. The fluorescent layers 216 are applied between the partitions 217. The fluorescent layers 216 are composed of R fluorescent layers, G fluorescent layers, and B fluorescent layers. Since the G fluorescent layers have negative characteristics, they are discharged only when a high voltage is applied to the R fluorescent layers and the B fluorescent layers. Accordingly, the R fluorescent layers and the R fluorescent layers are mixed by using two kinds of mixed materials (ZnSiO 4 : Mn 2+ + YBO 3 : Tb 3+ ) by mixing a positively charged material (YBO 3 : Tb 3+ ) with the G fluorescent layers. Voltages applied to the G fluorescent layers and the B fluorescent layers are constant as shown in Table 1 below.

(Va-y 방전전압)(Va-y discharge voltage) R 형광층R fluorescent layer G 형광층G fluorescent layer B 형광층B fluorescent layer 1종Type 1 170[V]170 [V] 180[V]180 [V] 170[V]170 [V] 2종 혼합2 kinds of mixture 170[V]170 [V] 172[V]172 [V] 170[V]170 [V]

표 1에 나타난 바와 같이, G 형광층들에 1종 형광 물질을 사용할 경우에는 G 형광층에는 R 형광층과 B 형광층에 비해 상당히 높은 전압을 인가해야 하지만, 2종 혼합 형광 물질을 사용함으로써 G 형광층에 인가되는 전압은 R 형광층 및 B 형광층에 사용되는 전압과 거의 유사한 전압을 인가하더라도 방전이 된다. As shown in Table 1, when one type of fluorescent material is used for the G fluorescent layers, a considerably higher voltage must be applied to the G fluorescent layer compared to the R fluorescent layer and the B fluorescent layer. The voltage applied to the fluorescent layer is discharged even if a voltage almost similar to that used for the R fluorescent layer and the B fluorescent layer is applied.

X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 어드레스 전극 라인들(AR1∼ARm)과 교차되도록 앞쪽 글라스 기판(210)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인들(Xna,Yna)과 전도도를 높이기 위한 금속 전극 라인들(Xnb,Ynb)이 결합되어 형성된다. 앞쪽 유전체층(211)은 X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)의 뒤쪽에 전면 도포되어 형성된다. 강한 전계로부터 패널(201)을 보호하 기 위한 보호층(212) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(211)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(214)에는 플라즈마 형성용 가스가 밀봉된다. The X electrode lines X1 to Xn and the Y electrode lines Y1 to Yn are formed in a predetermined pattern on the back of the front glass substrate 210 so as to intersect the address electrode lines AR1 to ARm. Each intersection sets a corresponding display cell. The X electrode lines X1 to Xn and the Y electrode lines Y1 to Yn are transparent electrode lines Xna and Yna made of a transparent conductive material such as indium tin oxide (ITO), and metal electrode lines for increasing conductivity. (Xnb, Ynb) is formed by combining. The front dielectric layer 211 is formed by coating the entire surface on the back of the X electrode lines X1 to Xn and the Y electrode lines Y1 to Yn. A protective layer 212 for protecting the panel 201 from a strong electric field, for example, a magnesium monoxide (MgO) layer is formed by applying a front surface to the back of the front dielectric layer 211. The plasma forming gas is sealed in the discharge space 214.

이와 같은 방전 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋(reset) 단계, 어드레싱(addressing) 단계 및 디스플레이-유지(display-sustain) 단계가 단위 서브필드에서 순차적으로 수행된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 인가된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 이 디스플레이-유지 단계에 있어서, 디스플레이-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(214) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(216)이 여기되어 빛이 발생된다. In the driving method basically applied to such a discharge display panel, a reset step, an addressing step, and a display-sustain step are sequentially performed in the unit subfield. In the reset phase, the charge states of all display cells are uniform. In the addressing step, a predetermined wall voltage is generated in the selected display cells. In the display-holding step, a predetermined alternating voltage is applied to all XY electrode line pairs so that the display cells to which the wall voltage is applied in the addressing step cause display-holding discharges. In this display-holding step, plasma is formed in the discharge space 214 of the selected display cells causing the display-holding discharge, that is, the gas layer, and the fluorescent layer 216 is excited by the ultraviolet radiation to generate light.

도 4는 도 2에 도시된 플라즈마 디스플레이 패널을 구동하는 구동 장치의 블록도이다. 도 4를 참조하면, 플라즈마 디스플레이 패널(201)의 통상적인 구동 장치는 영상 처리부(451), 논리 제어부(441), 어드레스 구동부(411), X 구동부(421) 및 Y 구동부(431)를 포함한다. 4 is a block diagram of a driving device for driving the plasma display panel shown in FIG. 2. Referring to FIG. 4, a typical driving apparatus of the plasma display panel 201 includes an image processor 451, a logic controller 441, an address driver 411, an X driver 421, and a Y driver 431. .

영상 처리부(451)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(441)는 영상 처리부(451)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시킨다. 어드레스 구동부(411)는, 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(421)는 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(431)는 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.The image processing unit 451 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8 bits of red (R), green (G), and blue (B) image data, a clock signal, vertical and horizontal, respectively. Generate sync signals. The logic controller 441 generates driving control signals S A , S Y , and S X according to an internal image signal from the image processor 451. The address driver 411 generates the display data signal by processing the address signal S A among the driving control signals S A , S Y , and S X from the logic controller 441, and generates the display data signal. Is applied to the address electrode lines. The X driver 421 processes the X driving control signal S X from the driving control signals S A , S Y , and S X from the logic controller 441, and applies the X driving control signal S X to the X electrode lines. The Y driver 431 processes the Y driving control signal S Y from the driving control signals S A , S Y , and S X from the logic controller 441, and applies the Y driving control signal S Y to the Y electrode lines.

도 5는 도 2에 도시된 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 구동 방법을 보여주는 타이밍도이다. 도 5를 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1∼SF8)로 분할된다. 또한, 서브필드들(SF1∼SF8)은 리셋 시간(R1∼R8), 어드레싱 시간(A 1∼A8), 및 디스플레이-유지 시간(S1∼S8)으로 분할된다. FIG. 5 is a timing diagram illustrating a driving method for Y electrode lines of the plasma display panel illustrated in FIG. 2. Referring to FIG. 5, each of all unit frames is divided into eight subfields SF 1 to SF 8 to realize time division gray scale display. In addition, the subfields SF 1 to SF 8 are divided into a reset time R 1 to R 8 , an addressing time A 1 to A 8 , and a display-holding time S 1 to S 8 .

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 디스플레이-유지 시간(S1∼Sn)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이-유지 시간(S1∼Sn)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.The luminance of the plasma display panel is proportional to the length of the display-hold time S1 to Sn occupied in the unit frame. The length of the display-hold time (S1 to Sn) in the unit frame is 255T (T is the unit time). Therefore, it can be displayed in 256 gray scales, even if it is not displayed once in a unit frame.

8 개의 서브필드들(SF1∼SF8) 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다. If a subfield to be displayed is appropriately selected from the eight subfields SF 1 to SF 8 , display of 256 gray levels can be performed including all zero (zero) gray levels that are not displayed in any of the subfields.

도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법을 설명하기 위한 신호들의 파형도이다. 도 6에서 신호들(Sy1∼Syn)은 Y 전극라인들(도 2의 Y1∼Yn)에 인가되는 Y 구동신호들이고, 신호들(Sx1∼Sxn)은 X 전극라인들(도 2의 X1∼Xn)에 인가되는 X 구동신호들이며, 신호들(Sa1∼Sa480)은 어드레스 전극라인들(도 2의 AR1∼ARm)에 인가되는 어드레스 신호들이다. 도 6에서는 어드레스 신호들(Sa1∼Sa480)의 수를 480개로 한정하였으나 이는 설계자에 따라 얼마든지 변경될 수가 있다. 6 is a waveform diagram of signals for explaining a method of driving a plasma display panel according to the present invention. In FIG. 6, the signals Sy1 to Syn are Y driving signals applied to the Y electrode lines (Y1 to Yn in FIG. 2), and the signals Sx1 to Sxn are X electrode lines (X1 to Xn in FIG. 2). Are X driving signals applied to the signal lines, and the signals Sa1 to Sa480 are address signals applied to the address electrode lines AR1 to ARm of FIG. 2. In FIG. 6, the number of address signals Sa1 to Sa480 is limited to 480, but this can be changed as many as the designer wants.

도 2 내지 도 5를 참조하여 도 6에 도시된 본 발명에 따른 플라즈마 디스플레이 패널(도 2의 201)의 구동 방법을 설명하기로 한다. A driving method of the plasma display panel 201 of FIG. 2 according to the present invention shown in FIG. 6 will be described with reference to FIGS. 2 to 5.

리셋 단계(Ra)의 초기 시간(t0~t1) 동안, Y 구동신호들(Sy1∼Syn)과 어드레스 신호들(Sa1∼Sa480)은 모두 접지 전위(Vg)로써 인가되며, X 구동신호들(Sxa∼Sxn)은 전위(Ve)로써 인가된다. 이에 따라, 이전의 디스플레이-유지 단계동안 X 전극라인들(도 2의 X1∼Xn)에 축적된 플러스 벽전하들이 감소된다.During the initial time t0 to t1 of the reset step Ra, both the Y driving signals Sy1 to Syn and the address signals Sa1 to Sa480 are applied as the ground potential Vg, and the X driving signals Sxa Sxn) is applied as the potential Ve. Accordingly, the positive wall charges accumulated in the X electrode lines (X1 to Xn in FIG. 2) during the previous display-maintenance step are reduced.

리셋 단계(Ra)의 벽전하 축적 시간(t1~t2) 동안, Y 구동신호들(Sy1∼Syn)은 플러스 전위(Vs)로 급격히 상승한 후에 고 전압(Vset)으로 지속적으로 상승하며, X 구동신호들(Sx1∼Sxn)과 어드레스 신호들(Sa1∼San)은 접지 전위(Vg)로써 계속 유 지된다. 이에 따라, Y 전극라인들(도 2의 Y1∼Yn)과 X 전극라인들(도 2의 X1∼Xn) 사이, 및 Y 전극라인들(도 2의 Y1∼Yn)과 어드레스 전극라인들(도 2의 AR1∼ARm) 사이에 강한 방전이 발생하여, Y 전극라인들(도 2의 Y1∼Yn)에는 많은 마이너스 벽전하들이 축적되고, X 전극라인들(도 2의 X1∼Xn)과 어드레스 전극라인들(도 2의 AR1∼ARm)에는 플러스 벽전하들이 축적된다.During the wall charge accumulation time t1 to t2 of the reset step Ra, the Y drive signals Sy1 to Syn are rapidly increased to the positive potential Vs and then continuously rise to the high voltage Vset, and the X drive signal (Sx1 to Sxn) and address signals Sa1 to San are kept at ground potential Vg. Accordingly, between the Y electrode lines (Y1 to Yn in FIG. 2) and the X electrode lines (X1 to Xn in FIG. 2), and the Y electrode lines (Y1 to Yn in FIG. 2) and the address electrode lines (FIG. Strong discharge occurs between AR1 to ARm of 2, so that a lot of negative wall charges are accumulated in the Y electrode lines (Y1 to Yn in FIG. 2), and the X electrode lines (X1 to Xn in FIG. 2) and the address electrode Positive wall charges are accumulated in the lines AR1 to ARm in FIG. 2.

리셋 단계(Ra)의 벽전하 배분 시간(t2~t3) 동안, Y 구동신호들(Sy1∼Syn)은 전위(Vs)로 급격히 감소한 후에 접지 전위(Vg)로 지속적으로 감소하며, X 구동신호들(Sx1∼Sxn)은 플러스 전위(Ve)로써 인가되며, 어드레스 신호들(Sa1∼Sa480)은 접지 전위(Vs)로써 계속 인가된다. 그러면, X 전극라인들(도 2의 X1∼Xn)과 Y 전극라인들(도 2의 Y1∼Yn) 사이에 약한 방전이 발생하여 Y 전극라인들(도 2의 Y1∼Yn)에 축적된 마이너스 벽전하들이 많이 감소되고, X 전극라인들(도 2의 X1∼Xn)에는 미약한 마이너스 벽전하들이 축적된다. 또한, 어드레스 전극라인들(도 2의 AR1∼ARm)과 Y 전극라인들(도 2의 Y1∼Yn) 사이 및 어드레스 전극라인들(도 2의 AR1∼ARm)과 X 전극라인들(도 2의 X1∼Xn) 사이의 방전으로 말미암아 어드레스 전극라인들(도 2의 AR1∼ARm)에 축적된 플러스 벽전하들은 소멸된다. 따라서, X 전극라인들(도 2의 X1∼Xn)의 벽전위가 어드레스 전극라인들(도 2의 AR1∼ARm)의 벽전위보다 낮고, Y 전극라인들(도 2의 Y1∼Yn)의 벽전위보다는 높아지게 된다. 그에 따라 이어지는 어드레싱 단계(Aa)에서 선택된 어드레스 전극라인들과 Y 전극라인들 사이의 대향 방전에 요구되는 어드레싱 전압(Va-Vg)이 낮아지게 된다. During the wall charge distribution time t2 to t3 of the reset step Ra, the Y drive signals Sy1 to Syn are rapidly reduced to the potential Vs and then continuously reduced to the ground potential Vg, and the X drive signals (Sx1 to Sxn) are applied as the positive potential Ve, and the address signals Sa1 to Sa480 are continuously applied as the ground potential Vs. Then, a weak discharge is generated between the X electrode lines (X1 to Xn in FIG. 2) and the Y electrode lines (Y1 to Yn in FIG. 2), and the negative charge accumulated in the Y electrode lines (Y1 to Yn in FIG. 2). Wall charges are greatly reduced, and weak negative wall charges are accumulated in the X electrode lines (X1 to Xn in FIG. 2). Also, between the address electrode lines AR1 to ARm in FIG. 2 and the Y electrode lines Y1 to Yn in FIG. 2 and the address electrode lines AR1 to ARm in FIG. 2 and the X electrode lines in FIG. The positive wall charges accumulated in the address electrode lines (AR1 to ARm in Fig. 2) disappear due to the discharge between X1 to Xn. Therefore, the wall potential of the X electrode lines (X1 to Xn in FIG. 2) is lower than the wall potential of the address electrode lines (AR1 to ARm in FIG. 2), and the wall of the Y electrode lines (Y1 to Yn in FIG. 2). It will be higher than the potential. As a result, the addressing voltage Va-Vg required for the counter discharge between the selected address electrode lines and the Y electrode lines in the subsequent addressing step Aa is lowered.

어드레싱 단계(Aa) 동안, Y 전극라인들(도 2의 Y1∼Yn)에 Y 구동신호들(Sy1 ∼Syn)을 순차적으로 인가하며, Y 구동신호들(Sy1∼Syn) 각각에 대해 어드레스 신호들(Sa1∼Sa480)을 인가한다. During the addressing step Aa, the Y driving signals Sy1 to Syn are sequentially applied to the Y electrode lines Y1 to Yn in FIG. 2, and the address signals are respectively applied to the Y driving signals Sy1 to Syn. (Sa1 to Sa480) are applied.

어드레스 신호들(Sa1∼Sa480)은 제1 내지 제4 그룹들로 나누어진다. 제1 그룹은 첫 번째 어드레스 신호부터 중간 어드레스 신호들(Sa1∼Sa240) 중에서 홀수 신호들(Sa1∼Sa239)을 포함하며, 제2 그룹은 첫 번째 어드레스 신호부터 중간 어드레스 신호들(Sa1∼Sa240) 중에서 짝수 신호들(Sa2∼Sa240)을 포함한다. 제3 그룹은 중간 바로 뒤의 어드레스 신호부터 마지막 어드레스 신호들(Sa241∼Sa480) 중에서 홀수 신호들(Sa241∼Sa479)을 포함하며, 제4 그룹은 중간 바로 뒤의 어드레스 신호부터 마지막 어드레스 신호들(Sa241∼Sa480) 중에서 짝수 신호들(Sa242∼Sa480)을 포함한다.The address signals Sa1 to Sa480 are divided into first to fourth groups. The first group includes odd signals Sa1 to Sa239 among the middle address signals Sa1 to Sa240 from the first address signal, and the second group includes among the intermediate address signals Sa1 to Sa240 from the first address signal. Even signals Sa2 to Sa240 are included. The third group includes odd signals Sa241 to Sa479 among the last address signals Sa241 to Sa480 from the address signal immediately after the middle, and the fourth group includes the last address signals Sa241 to the address signal immediately after the middle. And even signals Sa 242 to Sa 480 among the ˜Sa 480.

어드레싱 단계(Aa) 동안, Y 구동신호(Sy1)가 인가되면, 상기 제2 그룹의 어드레스 신호들(Sa2∼Sa240)과 제3 그룹의 어드레스 신호들(Sa241∼Sa479)을 어드레스 전극라인들(도 2의 AR1∼ARm)에 교번적으로 인가하되 상기 제1 그룹의 어드레스 신호들(Sa2∼Sa240)은 역순으로 인가하고 상기 제3 그룹의 신호들(Sa241∼Sa479)은 순차적으로 인가한다. 즉, 제2 그룹의 신호(Sa249)를 제일 먼저 인가하고, 다음에 제3 그룹의 신호(Sa241)를 인가하고, 다음에 제2 그룹의 신호(Sa238)를 인가하고, 다음에 제3 그룹의 신호(Sa243)를 인가하는 방법으로 제2 그룹과 제3 그룹의 모든 어드레스 신호들을 인가한다. During the addressing step Aa, when the Y driving signal Sy1 is applied, the second group of address signals Sa2 to Sa240 and the third group of address signals Sa241 to Sa479 are applied to the address electrode lines (Fig. Alternately applied to AR1 to ARm of 2, the address signals Sa2 to Sa240 of the first group are applied in reverse order, and the signals Sa241 to Sa479 of the third group are sequentially applied. That is, the signal Sa249 of the second group is first applied, the signal Sa241 of the third group is applied next, the signal Sa238 of the second group is applied next, and then the signal of the third group is next. In the method of applying the signal Sa243, all address signals of the second group and the third group are applied.

이것이 끝나면, 상기 제1 그룹의 어드레스 신호들(Sa1∼Sa239)과 제4 그룹의 어드레스 신호들(Sa242∼Sa480)을 어드레스 전극라인들(도 2의 AR1∼ARm)에 교번적 으로 인가하되 상기 제1 그룹의 어드레스 신호들(Sa1∼Sa239)은 역순으로 인가하고 상기 제4 그룹의 어드레스 신호들(Sa242∼Sa480)은 순차적으로 인가한다. 즉, 제1 그룹의 어드레스 신호(Sa239)를 먼저 인가하고, 다음에 제4 그룹의 어드레스 신호(Sa242)를 인가하고, 다음에 제1 그룹의 어드레스 신호(Sa237)를 인가하고, 다음에 제4 그룹의 어드레스 신호(Sa244)를 인가하는 방법으로 제1 그룹과 제4 그룹의 모든 어드레스 신호들을 인가한다. After this, the first group of address signals Sa1 to Sa239 and the fourth group of address signals Sa242 to Sa480 are alternately applied to the address electrode lines AR1 to ARm in FIG. The address signals Sa1 to Sa239 of one group are applied in the reverse order, and the address signals Sa242 to Sa480 of the fourth group are sequentially applied. That is, the address signal Sa239 of the first group is first applied, the address signal Sa242 of the fourth group is applied next, the address signal Sa237 of the first group is applied next, and then the fourth group is applied. In the method of applying the address signal Sa244 of the group, all the address signals of the first group and the fourth group are applied.

이 때, 상기 중간 어드레스 신호(Sa240)와 마지막 어드레스 신호(Sa480)는 짝수로 구성하고, 상기 중간 어드레스 신호(Sa240)가 인가되는 어드레스 전극라인과 상기 중간 바로 뒤의 어드레스 신호(Sa241)가 인가되는 어드레스 전극라인은 인접하도록 구성하는 것이 바람직하다. In this case, the intermediate address signal Sa240 and the last address signal Sa480 are configured in an even number, and the address electrode line to which the intermediate address signal Sa240 is applied and the address signal Sa241 immediately after the middle are applied. The address electrode lines are preferably configured to be adjacent to each other.

여기서, 어드레스 신호들(Sa1∼Sa480)은 선택된 디스플레이셀들에는 전압(Va)으로써 인가되고, 선택되지 않은 디스플레이 셀들에는 접지 전위(Vg)로써 인가된다. Here, the address signals Sa1 to Sa480 are applied to the selected display cells as the voltage Va and to the unselected display cells as the ground potential Vg.

Y 구동신호들(Sy2∼Syn)이 인가될 때에도 어드레스 신호들(Sa1∼Sa480)이 동일하게 인가된다. The address signals Sa1 to Sa480 are equally applied even when the Y driving signals Sy2 to Syn are applied.

이와 같이, 홀짝 스캔을 중심에서 외부 방향으로 실행함으로써 프라이밍 전하가 인접 셀에 영향을 미치지 않게되어 플라즈마 디스플레이 패널(도 2의 201)의 휘도가 향상된다. 또한, 스캔의 처음 신호들(Sa240,Sa241)이 인접하여 어드레싱됨으로써 처음의 방전이 안정화될 뿐만 아니라, 블록 경계에서 벽전하 차이가 없어지게 되어 휘도차가 생기는 것이 방지된다. In this manner, by performing the even scan from the center to the outside direction, the priming charges do not affect the adjacent cells, thereby improving the luminance of the plasma display panel 201 of FIG. 2. In addition, since the first signals Sa240 and Sa241 of the scan are addressed adjacently, not only the initial discharge is stabilized, but also the wall charge difference is eliminated at the block boundary, thereby preventing the luminance difference from occurring.

이어지는 디스플레이-유지 단계(Sa) 동안, Y 구동신호들(Sy1∼Syn)과 X 구동신호들(Sx1∼Sxn)을 전압들(Vs,Ve)을 갖는 정극성 펄스들로써 교번적으로 인가하며, 그에 따라 상응하는 어드레싱 단계에서 벽전하들이 축적된 디스플레이 셀들에서 디스플레이-유지를 위한 방전이 발생한다. During the subsequent display-holding step Sa, the Y drive signals Sy1 to Syn and the X drive signals Sx1 to Sxn are alternately applied as positive pulses having voltages Vs and Ve. Accordingly, a discharge for display-holding occurs in display cells in which wall charges have accumulated in a corresponding addressing step.

도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이며, 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification, and the terminology used herein is for the purpose of describing the invention only and is not intended to be limiting of the scope of the invention as defined in the appended claims or claims. Therefore, those skilled in the art will be capable of various modifications and other equivalent embodiments from this, and therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따라 어드레싱 단계(Aa)동안 Y 구동신호들(Sya∼Syn) 각각에 대해 제1 내지 제4 그룹들로 분류되는 어드레스 신호들(Sa1∼Sa480)을 어드레스 전극라인들(도 2의 Y1∼Yn)에 인가하며, 이 때 중심에서 외부 방향으로 스캔함으로써 프라이밍 전하가 인접 셀에 영향을 미치지 않게되어 플라즈마 디스플레이 패널(도 2의 201)의 휘도가 향상되며, 스캔의 처음 신호들(A240,A241)이 인접하여 어드레싱됨으로써 처음 방전이 안정화될 뿐만 아니라, 블록 경계에서 벽전하 차이가 없어지게 되어 휘도차가 생기는 것이 방지된다. As described above, according to the present invention, the address signals Sa1 to Sa480 which are classified into the first to fourth groups for each of the Y driving signals Sya to Syn during the addressing step Aa are addressed. It applies to Y1 to Yn of FIG. 2, and the scanning from the center to the outside direction prevents the priming charges from affecting the adjacent cells, thereby improving the luminance of the plasma display panel (201 of FIG. 2), and the first signal of the scan. As the fields A240 and A241 are addressed adjacently, not only the initial discharge is stabilized, but also the wall charge difference is eliminated at the block boundary, thereby preventing the luminance difference from occurring.

Claims (4)

대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 X 전극라인들과 Y 전극라인들이 교호하게 배열되어 XY 전극라인쌍들을 이루며, 상기 XY 전극라인쌍들과 어드레스 전극라인들이 교차하는 영역들에서 디스플레이셀들이 형성된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,X electrode lines and Y electrode lines are alternately arranged between the front substrate and the rear substrate, which are spaced apart from each other, to form XY electrode line pairs, and in areas where the XY electrode line pairs and the address electrode lines cross each other. In the method for driving a plasma display panel formed display cells, 상기 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 복수개의 서브필드들로 나누어지고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계들을 수행하며, The unit frame applied to the plasma display panel is divided into a plurality of subfields, and each of the subfields performs a reset step, an addressing step, and a display-holding step. 상기 어드레스 전극라인들에 인가되는 어드레스 신호들을 제1 내지 제4 그룹들로 나누고, 상기 제1 그룹은 상기 어드레스 신호들 중 첫 번째부터 중간 신호들 중에서 홀수 신호들을 포함하며, 상기 제2 그룹은 이 중에서 짝수 신호들을 포함하며, 제3 그룹은 중간 바로 뒤부터 마지막 신호들 중에서 홀수 신호들을 포함하며, 제4 그룹은 이 중에서 짝수 신호들을 포함하며,The address signals applied to the address electrode lines are divided into first to fourth groups, and the first group includes odd signals among first to middle signals of the address signals, and the second group includes Wherein the third group includes odd signals among the last signals immediately after the middle, the fourth group includes even signals therefrom, 상기 어드레싱 단계 동안, 상기 제2 그룹과 제3 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제2 그룹의 신호들은 역순으로 인가하고 상기 제3 그룹의 신호들은 순차적으로 인가하며, 이것이 끝나면 상기 제1 그룹과 제4 그룹의 신호들을 상기 어드레스 전극라인들에 교번적으로 인가하되 상기 제1 그룹의 신호들은 역순으로 인가하고 상기 제4 그룹의 신호들은 순차적으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.During the addressing step, the signals of the second group and the third group are alternately applied to the address electrode lines, but the signals of the second group are applied in reverse order and the signals of the third group are sequentially applied. After this, the signals of the first group and the fourth group are alternately applied to the address electrode lines, but the signals of the first group are sequentially applied and the signals of the fourth group are sequentially applied. Driving method of plasma display panel. 제1항에 있어서, 상기 중간 신호와 마지막 신호는 짝수로 구성하는 것을 특 징으로 하는 플라즈마 디스플레이 패널의 구동 방법.The method of claim 1, wherein the intermediate signal and the last signal are configured in even numbers. 제1항에 있어서, 상기 중간 신호가 인가되는 어드레스 전극라인과 상기 중간 바로 뒤의 신호가 인가되는 어드레스 전극라인은 인접하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.The method of claim 1, wherein the address electrode line to which the intermediate signal is applied and the address electrode line to which the signal immediately after the middle is applied are adjacent to each other. 제1항에 있어서, 상기 Y 전극라인들에 신호들이 인가될 때마다 상기 제1 내지 제4 그룹들의 신호들을 한번씩 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.The method of claim 1, wherein the signals of the first to fourth groups are applied once every time signals are applied to the Y electrode lines.
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