KR100572151B1 - Ｓｎ-Ｉｎ계 솔더를 이용한 반도체 칩의 본딩 방법 - Google Patents

Ｓｎ-Ｉｎ계 솔더를 이용한 반도체 칩의 본딩 방법 Download PDF

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문종태
이종현
엄용성
김성일
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Abstract

본 발명은 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것으로, 보다 상세하게는 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계와,제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계와, 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계와, 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하며, 실 예로는 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있어 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 효과가 있다.
Sn-In계 솔더 , 멀티칩, 적층칩, 스택 본딩, 무플럭스 솔더 본딩, 플립칩 본딩

Description

Ｓｎ-Ｉｎ계 솔더를 이용한 반도체 칩의 본딩 방법{Bonding method of a semiconductor chip using Sn-In solder system}
도 1은 본 발명의 제1 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도.
도 2는 본 발명의 제2 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도.
도 3은 통상의 H.S. Liu 등이 발표한 Au-In-Sn의 3원계 상태도 중 인듐(In)과 주석(Sn)의 양이 In0.2Sn0.8로 고정된 상태에서 금(Au)의 양에 따른 상태도의 변화를 나타낸 도면.
도 4는 본 발명의 구체적인 실험예에 따라 수행한 실험의 결과에 의해 솔더링 후 접합부의 미세구조를 주사전자현미경으로 나타낸 도면.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 반도체 칩, 110,210 : 제1,2 접합층,
120,220 : 제1,2 솔더 반응층, 130,230 : 제1,2 금(Au)층,
200 : 기판, 240 : Sn-In계 솔더층,
250 : 제3 금(Au)층, 300 : 실리콘 기판,
310 : Ni층과 Ni 포함 금속간 화합물층,
320 : Au-Sn-In 3원 조성 솔더, 330 : 실리콘 칩
본 발명은 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것으로, 보다 상세하게는 무플럭스 및 저온 솔더링이 가능하면서도 구성 성분의 분율 변화에 따른 고상선의 변화가 급격함과 아울러 금(Au)의 함유에 따른 고상선의 급격한 증가를 관찰할 수 있는 17-28(wt.%)인듐(In), 나머지 주석(Sn) 조성의 솔더 합금을 사용함으로써, 리플로우 솔더링 동안 솔더 주변 금(Au) 산화방지층이 금속학적 반응 특성에 의하여 용융 솔더 내부로 용해되면서 솔더의 고상선 상승을 유도하여 동일한 솔더링 온도 하에서도 기 본딩된 접합부 솔더의 재용융 없이 멀팁칩 솔더링 또는 다층 적층칩 솔더링 공정을 효과적으로 수행할 수 있는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것이다.
C. C. Lee 등은 주석(Sn), 인듐(In) 및 금(Au)를 각각 증착한 후 수소 분위기에서 리플로우하여 무플럭스 솔더링한 결과를 보여주었다(Ricky W. Chuang, Chin C. Lee, "High-temperature non-eutectic indium-tin joints fabricated by a fluxless process, Thin Solid Films, 414, p.175, 2002).
즉, 실리콘(Si) 기판 상에 접합층으로 크롬(Cr)을 0.03미크론(㎛) 증착한 후, 주석(Sn)층을 5미크론, 인듐(In)층을 1.11미크론, 금(Au)층을 0.05미크론 두께로 각각 증착한다. 이때, 최외각부 금(Au) 내산화층은 무플럭스 솔더링을 원활하게 수행하기 위한 목적으로 증착된다. 접합시킬려는 반대편 소자에는 실리콘(Si) 웨이퍼에 0.03미크론 두께의 크롬(Cr) 접합층과 0.03미크론 두께의 금(Au)층을 각각 증착한다.
이후, 두 실리콘(Si) 기판은 수소 퍼징(purging) 분위기에서 약 150℃의 온도로 가열되면서 약 6분간 리플로우 솔더링 된다. 온도를 상승시킴에 따라 제일 먼저 상기 인듐(In)층이 용해되고, 동시에 상기 인듐(In)층 양쪽의 주석(Sn)층과 상기 금(Au)층이 용융 인듐(In)에 용해, 고용되면서 전체적으로 상기 금속층들은 Au-In-Sn의 3원계 솔더 접합부로 변이된다.
상기 리플로우 솔더링 중 두 실리콘(Si) 기판에는 약 85psi의 정적 압력이 계속적으로 가해졌다. 상기 정적 압력이 가해질 경우 솔더의 용융 시부터 솔더의 부피 팽창에 의하여 서서히 깨어지는 솔더 표면의 화합물들이 가해주는 압착력에 의하여 계면에서부터 보다 활발하게 기계적으로 깨어지게 되고, 아울러 증착 솔더 내부의 용융 솔더가 보다 효과적으로 솔더 표면 외부로 흘러나가게 되므로 이웃한 접합 소자 패드부의 금(Au)층과 접촉할 경우 급속한 금속학적 반응이 이루어지게 된다. 즉, 상기의 금속학적 반응은 곧 접합부의 형성을 의미한다.
한편, 종래 기술의 반도체 또는 광전 소자의 솔더링 공정에서 사용되는 대표적인 무플럭스 솔더 접합 재료로는 Au-20(wt.%)Sn과 In계 조성이 있는데, 순수 인듐(In) 솔더 조성의 경우 약 157℃의 융점을 가지므로 저온의 무플럭스 솔더 본딩이 가능하다는 장점을 가지지만, 비교적 고가이고 내크리프 특성과 같은 기계적 특 성이 일반적 솔더에 비해 떨어지는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 무플럭스 및 저온 솔더링이 가능하면서도 구성 성분의 분율 변화에 따른 고상선의 변화가 급격함과 아울러 Au의 함유에 따른 고상선의 급격한 증가를 관찰할 수 있는 17-28(wt.%)인듐(In), 나머지 주석(Sn) 조성의 솔더 합금을 사용함으로써, 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히, 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있어 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계; (b) 제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계; (c) 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계; 및 (d) 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하여 이루어진 Sn-In계 솔더를 이용 한 반도체 칩의 본딩 방법을 제공하는 것이다.
여기서, 상기 제1 및 제2 기판은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.
바람직하게는, 상기 제1 또는 제2 기판 상에 적층칩 또는 멀티칩을 형성하도록 복수개의 제1 또는 제2 반도체 칩을 플립칩 본딩한다.
바람직하게는, 상기 제1 및 제2 금속층은 금(Au)/니켈(Ni) 또는 백금(Pt)/티탄(Ti) 또는 크롬(Cr)으로 이루어진 UBM 금속층이다.
바람직하게는, 상기 단계(b)에서, 상기 Sn-In계 솔더층의 상부에 금(Au)층을 증착하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
본 발명은 저온의 융점을 가지면서 우수한 내산화성을 가지는 합금의 특성에 의하여 약 150℃ 내지 200℃의 비교적 저온에서 무플럭스 솔더 본딩이 가능한 17-28(wt.%)의 인듐(In), 나머지는 주석(Sn)인 조성의 솔더 합금을 사용한다.
상기 솔더를 리플로우 솔더링할 경우 이웃한 금(Au) 산화방지층의 솔더내 용해를 유도함으로써, 솔더링 후 접합 소자 솔더 접합부의 고상선 온도를 크게 증가 시키고자 한다. 이를 통하여 궁극적으로 일정한 리플로우 온도와 동일 조성의 솔더를 사용하면서도 기 본딩된 소자의 솔더 접합부가 재용융되지 않으므로 멀티칩 본딩 또는 스택 본딩을 구현할 수 있는 방법을 제안한다.
한편, 상기에서 무플럭스 본딩이란 리플로우 솔더링시 일반적으로 사용되는 플럭스(flux)의 적용이 전혀 없는 상태에서 순수한 금속들만의 반응에 의한 본딩을 의미한다.
즉, 상기 플럭스는 리플로우 솔더링시 솔더 표면에 형성된 산화막을 제거하는 동시에 리플로우 중에서는 산화막의 생성을 억제시켜 순수한 금속끼리의 접촉을 유도하기 위해 사용되는 물질이다.
현재까지 가장 일반적인 무플럭스 솔더링 방법은 내산화성 솔더 조성을 사용한 본딩법이다. 즉, 금속학적으로 산화막을 형성하지 않는 대표적인 금속으로는 금(Au), 백금(Pt)과 같은 귀금속이, 산화막 형성이 비교적 억제되는 금속으로는 인듐(In), 은(Ag) 등이 있는데, 상기 원소들의 합금들은 대표적인 무플럭스 솔더 조성으로 고려된다.
상기 원소의 합금 조성으로 이루어진 솔더는 대기 중에서 비교적 산화가 억제되므로 비산화성 분위기에서 상기 솔더 합금을 융점 이상으로 가열하면서 기계적으로 눌러주게 되면 솔더와 솔더 또는 솔더와 금(Au) 내산화층간의 반응이 원활하게 이루어질 수 있는 가능성을 제공하게 된다.
즉, 솔더 표면에 기형성된 두꺼운 산화막이나 산화성 분위기에서 솔더링 온도로 가열시 급속히 형성되는 산화막의 경우는 솔더링 온도에서 여전히 고상으로 존재하여 용융 솔더의 접촉을 막게 되므로 결과적으로 솔더 본딩을 방해하는 결정적인 요인으로 작용하게 된다.
상기와 같은 이유로 무플럭스 솔더 본딩은 질소 분위기와 같은 불활성 분위기나 수소 분위기와 같은 환원성 분위기 또는 상기 두 가스를 섞는 포밍(forming) 가스 분위기가 제공될 때에 솔더의 산화가 억제되므로 보다 우수한 접합 강도와 높은 본딩 수율을 나타내며 안정화된다.
다시 말해 리플로우 솔더 본딩 과정에서의 이러한 분위기의 사용은 가열동안 솔더의 산화를 최소화하여 무플럭스 솔더 본딩이 일어날 수 있는 가능성을 솔더의 가열전과 같은 수준으로 계속적으로 유지되도록 하는 역할을 수행하게 된다.
또한, 상기의 내산화성 솔더 조성을 사용한 본딩 공정에서는 본딩이 일어나게끔 정적 압력(static pressure)을 가해주어야 한다. 상기 정적 압력은 솔더 표면에 생성된 금속간 화합물층이나 산화막을 깨뜨려 리플로우 솔더링 동안 산화되지 않은 내부의 용융 솔더가 패드 표면의 금(Au) 내산화층과에 노출되면서 금속학적 반응에 참여할 수 있는 기회를 제공하게 된다.
상기와 같은 원리로 정적 압력과 동시에 수 미크론 정도를 왕복하면서 비비주는 스크러빙(scrubbing) 공정이 추가될 경우 보다 견고하고 안정된 접합 강도를 얻을 수 있다. 상기의 내산화성 솔더 조성을 사용한 본딩 공정은 가장 간단하게 무플럭스 솔더 본딩을 이룰 수 있는 장점을 가지기에 가장 많이 이용되고 있으며, 대표적인 솔더 조성으로 Au-20(wt.%)Sn가 사용되고 있다.
상기와 같은 이론을 바탕으로 예비 실험으로써 본 발명과 관련된 솔더 조성 인 Sn-17~28In에 포함되는 Sn-27In 조성의 합금 솔더를 증착하여 무플럭스 본딩을 실시한 결과 상기 솔더가 마주하며 닿은 Au 산화방지막 표면을 가지는 패드에 젖으면서 솔더링되는 결과를 얻을 수 있었다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도이다.
도 1을 참조하면, 반도체 칩(semiconductor chip)(100) 상에 제1 접합층(110)/제1 솔더 반응층(120)/제1 금(Au)층(130)으로 이루어진 UBM(Under bump Metallurgy) 금속층이 형성되어 있다.
또한, 상기 반도체 칩(100)과 서로 대향되도록 기판(200)이 배치되는 바, 상기 기판(200) 상에는 제2 접합층(210)/제2 솔더 반응층(220)/제2 금(Au)층(230)으로 이루어진 UBM(Under bump Metallurgy) 금속층과 Sn-In계 솔더층(240)이 순차적으로 형성되어 있다.
여기서, 상기 반도체 칩(100)은 웨이퍼, 반도체 기판 또는 PCB 등으로 구현될 수도 있으며, 상기 기판(200)은 웨이퍼, 반도체 칩 또는 PCB 등으로 구현될 수도 있다. 한편, 상기 기판(200)은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.
상기 UBM 금속층은 약 1미크론(㎛) 이내의 두께 범위로 형성됨이 바람직하며, 상기 Sn-In계 솔더층(240)은 약 수~수십 미크론의 두께 범위로 형성됨이 바람 직하다.
또한, 상기 제1 및 제2 솔더 반응층(120 및 220)은 니켈(Ni) 또는 백금(Pt)으로 이루어질 수 있으며, 상기 제1 및 제2 접합층(110 및 210)은 티탄(Ti) 또는 크롬(Cr)으로 이루어질 수 있다.
상기 Sn-In계 솔더층(240)은 17∼28(wt.％)In과 나머지는 Sn 조성을 가지도록 형성됨이 바람직하다.
한편, 상기 Sn-In계 솔더층(240)에서 Sn-In 합금의 증착 공정은 예컨대, 진공 열증착법, 전자빔 증착법 및 전해 도금법 등이 사용될 수 있다. 이후에, 상기 Sn-In계 솔더층(240)을 솔더의 고상선 온도 이상으로 가열하게 되면, 솔더 아래의 금(Au)이 솔더 내로 급격히 용융되면서 솔더 내의 조성은 Sn-In-Au의 3원계 조성으로 변화하게 된다.
그리고, 상기 UBM 금속층 상의 금(Au)이 완전히 용해되는 충분한 시간 및 온도가 주어지면, 상기 Sn-In계 솔더층(240) 및 상기 UBM 금속층의 계면에는 제2 금(Au)층(230)이 사라지면서 결과적으로 Sn-In/Ni의 반응에 의한 금속간 화합물이 형성된다.
아울러, 상기 Sn-In계 솔더층(240)이 제1 금(Au)층(130)을 가지는 제1 반도체 칩과 맞닿은 상태에서 가열되는 경우도 상기와 마찬가지로 솔더링이 일어나면서 용융 솔더 내로 금(Au)이 용해되어 솔더 내의 금(Au) 양이 보다 증가된다.
상기와 같이 구성된 본 발명에 적용된 기판(200) 상에 복수개의 반도체 칩(100)을 예컨대, 무플럭스 솔더링 방법에 의해 플립칩 본딩하여 멀티칩 또는 적층 칩을 형성할 수 있으며, 서로 다른 기판을 본딩할 수도 있다.
한편, 본 발명에서는 상기 Sn-In계 솔더층(240)을 상기 기판(200) 상에 형성하였지만, 이에 국한하지 않으며, 상기 반도체 칩(100) 상에 형성할 수도 있다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도로서, 전술한 본 발명의 제1 실시예와 동일한 구성 요소들은 동일 부호와 동일 명칭을 사용하기로 한다.
도 2를 참조하면, 반도체 칩(100) 상에 제1 접합층(110)/제1 솔더 반응층(120)/제1 금(Au)층(130)으로 이루어진 UBM 금속층이 형성되어 있다.
또한, 상기 반도체 칩(100)과 서로 대향되도록 기판(200)이 배치되는 바, 상기 기판(200) 상에는 제2 접합층(210)/제2 솔더 반응층(220)/제2 금(Au)층(230)으로 이루어진 UBM(Under bump Metallurgy) 금속층과 Sn-In계 솔더층(240)이 순차적으로 형성되어 있으며, 특히 상기 Sn-In계 솔더층(240)의 상에는 제3 금(Au)층(250)이 추가로 더 형성되어 있다.
여기서, 상기 반도체 칩(100)은 웨이퍼 또는 반도체 기판으로 구현될 수도 있으며, 상기 기판(200)은 웨이퍼 또는 반도체 칩으로 구현될 수도 있다. 한편, 상기 기판(200)은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.
상기 UBM 금속층은 약 1미크론(㎛) 이내의 두께 범위로 형성됨이 바람직하며, 상기 Sn-In계 솔더층(240)은 약 수~수십 미크론의 두께 범위로 형성됨이 바람직하다.
또한, 상기 제1 및 제2 솔더 반응층(120 및 220)은 니켈(Ni) 또는 백금(Pt)으로 이루어질 수 있으며, 상기 제1 및 제2 접합층(110 및 210)은 티탄(Ti) 또는 크롬(Cr)으로 이루어질 수 있다.
상기 Sn-In계 솔더층(240)은 17∼28(wt.％)In과 나머지는 Sn 조성을 가지도록 형성됨이 바람직하다.
전술한 본 발명의 제1 실시예와 같은 원리로 솔더링 후 솔더 내에 보다 많은 양의 금(Au)을 고용시킬 수 있다. 아울러, 이 경우에는 솔더 표면의 금(Au) 내산화층이 솔더의 대기중 산화를 억제시킴으로써, 통상의 무플럭스 솔더링의 수율을 보다 향상시킬 수 있는 효과가 있다.
상기와 같이 리플로우 솔더링 과정을 통하여 17∼28(wt.％)In 조성의 솔더에 금(Au)이 용해된 경우 용해된 금(Au)의 양에 따라서 솔더 접합부의 재용해 온도는 급격히 증가할 수 있다.
(실험예)
도 3은 통상의 H.S. Liu 등이 발표한 Au-In-Sn의 3원계 상태도 중 인듐(In)과 주석(Sn)의 양이 In0.2Sn0.8로 고정된 상태에서 금(Au)의 양에 따른 상태도의 변화 를 나타낸 도면이고, 도 4는 본 발명의 구체적인 실험예에 따라 수행한 실험의 결과에 의해 솔더링 후 접합부의 미세구조를 주사전자현미경으로 나타낸 도면이다.
본 발명에서 제시된 솔더 조성에 포함되는 Sn-27In 조성의 솔더 합금을 증착하여 실제 솔더링 실험을 실시한 예를 설명하면 다음과 같다.
예컨대, 실리콘 기판(300) 상에 금(Au)/니켈(Ni)/티탄(Ti)으로 이루어진 UBM 금속층을 예컨대, 스퍼터링으로 증착하여 패드를 제조한 후, 그 상부에 약 5 미크론(㎛) 두께의 Sn-27In 조성의 솔더층(240, 도 2참조)을 진공 열증착 하였다.
이때, 상기 UBM 금속층 중에서 티탄(Ti)은 제2 접합층(210, 도 2참조), 니켈(Ni)은 제2 솔더 반응층(220, 도 2참조)의 역할을 수행한다. 이후 진공을 유지시킨 계속 상태에서 다시 솔더 위로 금(Au)을 진공 증착하여 솔더 증착부 제조를 완료하였다.
상기 금(Au)/니켈(Ni)/티탄(Ti)으로 이루어진 UBM 금속층의 증착 두께는 각각 약 0.3, 0.15 및 0.05 미크론(㎛)이었다. 또한, 상기 Sn-In계 솔더층(240) 상에 증착된 제3 금(Au)층(250, 도 2참조)의 두께는 약 0.05 미크론(㎛)이었다.
이후에, 상기 솔더 패턴과 대칭 형태의 패드를 가지는 실리콘 칩(330)이 제작되었는데, 상기 실리콘 칩(330) 상의 패드 역시 금(Au)/니켈(Ni)/티탄(Ti)의 UBM 금속층으로 구성되었고, 그 각각의 두께 역시 상기와 같았다.
상기 실리콘 기판(300)과 서로 대향된 다른 실리콘 칩(330)의 패드 패턴을 플립칩 본더 장비를 사용하여 서로 정렬시킨 후 수십 gf의 압력으로 누르면서 약 190℃ 온도로 가열하여 약 60초간 유지시킨 다음 냉각하였다.
상기 실험을 통해 형성된 솔더 접합부의 미세구조는 도 4에서 보여진다. 충분한 온도와 유지 시간이 적용된 관계로 Au-Sn-In 3원 조성 솔더(320) 즉, 솔더 내부의 조성은 금(Au)이 다량 함유된 Au-Sn-In의 3원계로 변이되어 있었으며, 대부분의 조직이 Au-In-Sn의 3원계 금속간 화합물로 이루어져 있었다.
즉, 솔더링 조건의 변화에 따른 결과를 간략히 정리하면 다음과 같다. 상기 솔더링시 주석(Sn)과 인듐(In)의 산화를 억제하기 위하여 질소, 수소 또는 상기 가스의 혼합 가스와 같은 불활성 또는 환원성 가스 분위기나 진공 분위기를 사용할 경우 작업 수율 및 접합 강도의 향상을 이룰 수 있었다.
또한, 솔더링시 스크러빙 모드를 첨가할 경우에도 작업 수율 및 접합 강도의 향상을 이룰 수 있었다. 특히, 상기 Sn-In계 솔더층(240) 상에 금(Au) 내산화층 코팅을 하지 않은 경우는 스크러빙 모드를 사용할 경우에만 우수한 작업 수율 및 접합 강도의 향상을 이룰 수 있었다.
한편, 미설명 부호 310은 니켈(Ni)층과 니켈(Ni) 포함 금속간 화합물층을 나타내고 있다.
도 3은 최근 H.S. Liu 등이 발표(H.S. Liu, C.L. Liu, K. Ishida, and Z.P. Jin, "Thermodynamic Modeling of the Au-In-Sn System", J. of Electronic Materials, Vol.32, No.11, p.1290, 2004)한 Au-In-Sn의 3원계 상태도 중 In0.2Sn0.8의 기준 조성에서 금(Au)의 몰분율에 따른 상태도의 변화를 보여준다.
이 경우에 금(Au)의 양이 약 0.08 몰분율 정도가 될 경우 약 200℃ 정도의 고상선 온도가, 0.23 몰분율 정도가 될 경우 230℃ 정도의 고상선 온도가 얻어짐을 알 수 있다.
따라서, 멀티칩 본딩 또는 스택 본딩과 같이 동일한 솔더 조성을 사용하여 이어진 솔더링 공정을 수행할 경우 처음의 솔더링 온도를 적용하더라도 앞서 본딩된 솔더 접합부의 조성은 Au-Sn-In의 3원계로 변화된 상태이며, 그 고상선 온도 역시 약 230℃ 정도로 증가되었기 때문에 재용융되지 않고 고상 상태로 유지된다.
그 결과로 멀티칩 본딩 및 스택 본딩 공정에서 기 본딩된 소자의 움직임을 염려하지 않아도 되는 장점을 가지므로 생산 가격의 절감 및 생산성의 향상을 얻을 수 있다.
전술한 바와 같이 본 발명의 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 따르면, 약 150∼200℃의 낮은 온도에서 무플럭스 솔더링이 가능한 Sn-In계 조성의 증착 솔더층이 사용된 플립칩 본딩 공정에서의 증착 솔더 아래 UBM 금속층 상의 산화방지층 금(Au) 또는 증착 솔더를 덮고 있는 금(Au)층이 리플로우 동안 상기 솔더 조성에 용해되는 경우 솔더 조성의 액상선 및 고상선은 증가하게 된다.
이와 같은 방법으로 특정한 양 이상으로 금(Au)이 용해될 경우 접합부를 구성하는 솔더 조성의 고상선도 특정 온도 이상으로 증가하게 되는데, 이에 의하여 멀티칩의 플립 본딩시 기본딩된 칩의 접합부 솔더가 이웃한 칩의 플립 본딩 동안에도 재용융되지 않으므로 동일한 본딩 온도 조건에서도 연속적인 플립칩 본딩 공정이 가능해진다.
또한, 동일한 원리로 스택 패키지와 같이 적층칩을 연속해서 플립 본딩할 경우에 있어 본딩 온도를 동일하게 유지하면서도 상기의 솔더 본딩부를 재용융시키지 않고 스택 본딩을 수행할 수 있어 연속적인 스택 본딩 공정을 이룰 수 있는 효과가 있다.
전술한 본 발명에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 따르면, 무플럭스 본딩이 가능한 Sn-In계 솔더의 리플로우 솔더링동안 솔더 주변 Au 산화방지층의 솔더내 용해 현상을 이용함으로써, 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히, 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있는 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 이점이 있다.

Claims (10)

  1. (a) 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계;
    (b) 제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계;
    (c) 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계; 및
    (d) 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하여 이루어진 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2 기판은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어진 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  3. 제 1 항에 있어서, 상기 제1 또는 제2 기판 상에 적층칩 또는 멀티칩을 형성하도록 복수개의 제1 또는 제2 반도체 칩을 플립칩 본딩하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  4. 제 1 항에 있어서, 상기 제1 및 제2 금속층은 금(Au)/니켈(Ni) 또는 백금(Pt)/티탄(Ti) 또는 크롬(Cr)으로 이루어진 UBM 금속층인 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  5. 제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층의 상부에 금(Au)층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  6. 제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층은 17∼28(wt.％)In과 나머지는 Sn 조성을 가지는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  7. 제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층은 진공 열증착법, 전자빔 증착법 또는 전해 도금법 중 어느 하나의 방법에 의해 증착되는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  8. 제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 불활성 가스 분위기, 환원성 가스 분위기 또는 이들을 혼합한 포밍 가스 분위기 중 어느 하나의 가스 분위기에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  9. 제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 150℃ 내지 200℃의 온도 범위에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
  10. 제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 소정의 정적 압력 하에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법.
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