KR100569602B1 - charge pumping circuit for high voltage generation - Google Patents
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Abstract
전원전압 이상의 고전압을 발생시키기 위한 고전압용 전하펌프회로가 개시된다. 본 발명의 펌프회로 각단의 구성은 첫단이 하나의 래치와 전달트랜지스터가 한 조를 이루고, 래치의 두개의 래치노드 가운데 하나는 전달트랜지스터의 입력과 연결되고, 래치의 다른 하나의 래치노드는 전달 트랜지스터의 출력과 연결되고, 상기 한 조의 회로는 동일한 회로구성을 가지는 또 다른 한 조의 회로들과 전달 트랜지스터의 입력들과 전달 트랜지스터의 게이트들이 서로 "X"자로 결선되어 대칭구조를 이루도록 구성된다. 첫단의 출력과 둘째 단의 입력은 서로 직접 연결되어 있고 양단의 래치들도 서로 직접 연결(short)되어 있어 래치 노드들을 일정부분 공유한다. 둘째단 출력과 둘째 단의 입력은 서로 직접 연결되어 있으나 양단의 래치들은 서로 직접연결(short)되어 있지 않도록 구성된다. 본 발명에 의하면 전하펌프 내부에서 고전압의 발생을 위한 전하펌핑 동작이 이루어지고 고전압을 필요로 하는 노드에 전하를 전달할 때 전달 트랜지스터들의 게이트 전압이 충분한 고전압으로 되어 전하펌핑 효율이 증대하고 전달 트랜지스터들이 문턱전압 손실이 최소화되록 하는 회로를 제공할수 있게 된다.A high voltage charge pump circuit for generating a high voltage above a power supply voltage is disclosed. In the configuration of each stage of the pump circuit of the present invention, one latch and a transfer transistor constitute a pair, one of the two latch nodes of the latch is connected to the input of the transfer transistor, and the other latch node of the latch is a transfer transistor. And a pair of circuits are configured such that another pair of circuits having the same circuit configuration, the inputs of the transfer transistors and the gates of the transfer transistors are connected to each other by an "X" to form a symmetrical structure. The output of the first stage and the input of the second stage are directly connected to each other, and the latches of both ends are directly connected to each other (short) so that the latch nodes are partially shared. The output of the second stage and the input of the second stage are directly connected to each other, but the latches at both ends are configured not to be directly connected to each other. According to the present invention, a charge pumping operation for generating a high voltage is performed inside the charge pump, and when the charge is transferred to a node requiring a high voltage, the gate voltage of the transfer transistors becomes a sufficient high voltage, thereby increasing charge pumping efficiency and thresholding the transfer transistors. It is possible to provide a circuit which minimizes the voltage loss.
전하펌프, 고전압, 클럭, 래치, 부트스트래핑, VPPCharge Pumps, High Voltage, Clock, Latch, Bootstrapping, VPP
Description
도 1은 개선된 모양을 갖는 종래의 딕슨 타입의 전하펌프회로이다.1 is a conventional Dickson type charge pump circuit having an improved shape.
도 2는 통상적인 고전압 발생을 위한 회로의 블럭도이다.2 is a block diagram of a circuit for a typical high voltage generation.
도 3은 본 발명의 일실시예를 나타내는 전하펌프 회로도이다.3 is a charge pump circuit diagram showing an embodiment of the present invention.
도 4는 도 3회로의 동작 타이밍도이다.4 is an operation timing diagram of the circuit of FIG. 3.
도 5는 본 발명의 다른 실시예를 나타내는 전하펌프 회로도이다.5 is a charge pump circuit diagram showing another embodiment of the present invention.
도 6은 본 발명의 또 다른 실시예를 나타내는 전하펌프 회로도이다.6 is a charge pump circuit diagram showing still another embodiment of the present invention.
도 7은 본 발명의 일 실시예와 종래 회로에 대한 VDD 동작특성을 비교한 그림이다.7 is a diagram comparing VDD operation characteristics of an embodiment of the present invention and a conventional circuit.
도 8은 본 발명의 일 실시예와 종래의 회로에 대한 단(stage)수에 따른 동작특성을 비교한 그림이다.FIG. 8 is a diagram comparing operation characteristics according to stage numbers for an embodiment of the present invention and a conventional circuit.
본 발명은 전원전압이상의 전압을 발생시킬 수 있는 전하펌프회로에 관한 것으로서, 좀 더 상세하게는 프리차징(Precharging) 동작에 의해 회로 내부의 특정 노드의 전압을 프리차지 한 후, 주기적인 여러 개의 클럭신호로 하여금 복수개의 래치회로와 복수개의 커패시터를 동작시켜 전하펌프회로의 출력전압을 전원전압 이상으로 펌핑하는 회로에 관한 것이다. BACKGROUND OF THE
반도체 제조 기술이 발달함에 따라 소자들의 크기는 점점 줄어들게 되어 하나의 칩에 보다 많은 수의 소자가 집적되고 있다. 소자의 크기가 줄어들수록 소자가 전압에 견디는 특성, 즉 내압특성도 점차 낮아지게 되었다. 한편, 소자의 수가 많아질수록 소비하는 전력은 점점 늘어나게 되었다.As semiconductor manufacturing technology advances, the size of devices decreases, so that more devices are integrated on a single chip. As the size of the device is reduced, the device's ability to withstand voltage, i.e., breakdown voltage, has gradually decreased. On the other hand, as the number of devices increases, the power consumed gradually increases.
이같은 추세에 따라 반도체 소자에 사용하는 전원 전압을 낮추어야만 미세한 소자가 전압에 의해 파괴되는 현상이 줄어들고, 전력의 소비 또한 줄어들게 된다. 이에 따라 지난 10여년간 반도체 소자를 구동하는 전원전압은 5볼트, 3.3볼트, 2.5볼트 등으로 점차 낮아졌으나 이같은 저전압화는 아직도 계속되고 있다. 최근의 DRAM 기술에서는 1.8볼트의 전원전압을 쓰는 것이 점차 보편화되고 있는 추세이나 곧 1.5볼트 정도의 저전압도 상용화되어 사용되리라 예상된다. According to this trend, the power supply voltage used in the semiconductor device must be lowered to reduce the destruction of the minute device by the voltage and the power consumption. As a result, the power supply voltage for driving semiconductor devices has gradually decreased to 5 volts, 3.3 volts, and 2.5 volts over the past 10 years. In recent DRAM technology, the use of 1.8V supply voltage is becoming more and more common, but a low voltage of 1.5V is expected to be used commercially.
그러나, 칩 내에 공급되는 전원전압의 크기가 점차 줄어드는 반면 트래지스터들의 문턱전압은 이에 비례해서 줄어들지 않는다. 만일 문턱전압이 전원전압이 줄어드는 비율만큼 줄어든다면 트랜지스터의 서브-쓰레스홀드(sub-threshold) 누설전류가 급격히 증가하게 되므로 저전력화 추세에 맞지 않게 되고, 급기야 배터리 등으로 구동하는 저전력 시스템에 적용을 할 수 없게 된다. However, while the magnitude of the supply voltage supplied into the chip is gradually reduced, the threshold voltage of the transistors does not decrease proportionally. If the threshold voltage decreases by the rate at which the power supply voltage decreases, the sub-threshold leakage current of the transistor increases rapidly, so that the low voltage system does not meet the low power trend and is applied to a low power system driven by a battery. You will not be able to.
한편, 반도체 칩에 연결되는 전압은 대개 전원전압과 접지전압이다. 그러나 반도체 칩 내에서 전원전압보다 크거나 작은 전압이 필요할 경우 대개는 칩내의 회 로에서 자체 생성시켜 사용한다. 특히 DRAM과 같은 고집적 반도체 칩에서 한 노드의 전압이 다른 노드로 전달될 경우 문턱전압의 감소라는 현상이 생기기도 한다. 특히, 1.8볼트 이하의 저전압을 사용하는 반도체 칩에서는 이러한 문턱전압의 감소현상을 제거하면서도, 서브-쓰레스홀드(sub-threshold) 누설전류량을 더 이상 증가시키지 않기위해 고전압(VPP)을 발생시켜 사용하기도 하는데 이 경우 고전압 레벨은 전원전압의 두 배인 2VDD 정도이다. 반면에 1.8볼트 이하의 전원전압을 사용하는 고집적 DRAM에서는 고전압 발생의 효율이 떨어져, 원하는 만큼의 고전압(VPP)을 발생시킬 수 없음으로 인해 이진정보를 저장하는 메모리 셀의 리프레쉬 특성이 나빠지게 되는 경우가 있다. 플래쉬 메모리 제품에서는 저장정보의 프로그래밍이나 소거를 위해 고전압을 필요로 하는 경우도 발생한다. On the other hand, the voltage connected to the semiconductor chip is usually a power supply voltage and a ground voltage. However, when a voltage greater or less than the supply voltage is required in a semiconductor chip, it is usually generated by a circuit in the chip itself. In particular, in a highly integrated semiconductor chip such as DRAM, when the voltage of one node is transferred to another node, the threshold voltage may decrease. Particularly, in semiconductor chips using low voltages of 1.8 volts or less, the high voltage (VPP) is generated to eliminate the reduction of the threshold voltage and to increase the sub-threshold leakage current. In this case, the high voltage level is about 2VDD, which is twice the power supply voltage. On the other hand, in high-density DRAMs that use a power supply voltage of 1.8 volts or less, the efficiency of high voltage generation is low, and as a result, the refresh characteristics of the memory cell that stores binary information deteriorate because the high voltage (VPP) cannot be generated. There is. Flash memory products often require high voltages for programming or erasing stored information.
고전압 발생을 위한 종래의 회로로는 다이오드와 펌핑 커패시터로 구성된 잘 알려진 딕슨형(Dickson type) 전하펌프회로가 IEEE의 J.Solid-State Circuits, vol.11,pp374-378, June 1976호에 "On-chip high-voltage generation in NMOS integrated circuits using an improved voltage multiplier technique"이라는 제목으로 공개되어 있다. 이 회로는 반도체 회로 기술자들에게 너무나 잘 알려진 것이어서 상세한 동작 설명은 생략한다. 그러나 딕슨형 전하펌프회로는 공급되는 전원전압이 감소할수록 펌핑의 효율이 떨어지는 특성이 있으므로 현재는 변형되거나 개선된 형태의 딕슨형 전하펌프회로가 많이 사용되고 있다. Conventional circuits for high voltage generation include a well-known Dickson type charge pump circuit consisting of a diode and a pumping capacitor, as described in IEEE J. Solid-State Circuits, vol. 11, pp 374-378, June 1976. -chip high-voltage generation in NMOS integrated circuits using an improved voltage multiplier technique. This circuit is so well known to semiconductor circuit engineers that a detailed description of its operation is omitted. However, since the Dickson type charge pump circuit has a characteristic in that pumping efficiency decreases as the power supply voltage decreases, the Dixon type charge pump circuit of the modified or improved type is used a lot.
이하, 개선된 형태의 종래의 딕슨형 전하펌프회로의 한 예를 도 1에 도시된 도면을 참조하여 설명한다. Hereinafter, an example of an improved type of conventional Dickson type charge pump circuit will be described with reference to the drawing shown in FIG.
도 1에 도시된 회로는 설명의 편의상 2단으로만 구성된 회로이다. 필요한 고전압의 정도에 따라 단(stage)수를 증가시킬수 있음은 물론이다. 도 1에 나타낸 종래의 개선된 딕슨형 전하펌프 회로의 동작상 특징은 "문턱전압의 감소"라는 현상을 배제하기 위하여 전달 트랜지스터의 게이트를 구동하는 전압이 전원전압 이상이 되도록 하는 방법을 사용한다. 이를 가능하게 하는 것은 클럭신호 CLK1이 커패시터 C1이 펌핑할 때 트랜지스터 MN1과 MP1에 의해 MS1의 게이트 전압이 전원전압 이상으로 부트스트랩(bootstrap)되기 때문이다. 그러나 이와 같이 개선된 형태의 딕슨형 전하펌프회로에서도 다음과 같은 문제점이 발생하게 된다. 즉, 단 수가 지나갈수록 펌핑되어 전달되는 전압이 높아지므로 전달 트랜지스터의 소오스(source)노드와 기판 사이의 전압차이가 커지게 되어 이른바 몸체효과(body-effect), 혹은 백-바이어스(back-bias)효과가 나타나게 된다. 백-바이어스 효과가 증가할수록 문턱전압이 증가한다는 것은 잘 알려진 사실이다. 따라서 개선된 형태의 딕슨펌프를 사용하여도 궁극에 가서는 전하펌프의 마지막 단에 속해있는 전달 트랜지스터(도1의 경우에는 MS2)의 높아진 문턱전압으로 인해 전하펌핑 효율이 어느정도 저감되는 것은 피할수 없다. 또한, 전하펌프회로의 최종 출력에 직접 연결되어 있는 다이오드 형상의 트랜지스터(MDO, 도1)에서는 문턱전압의 감소가 필연적으로 발생하게 된다.The circuit shown in FIG. 1 is a circuit composed of only two stages for convenience of description. Of course, the number of stages can be increased according to the degree of high voltage required. The operational feature of the conventional improved Dixon type charge pump circuit shown in FIG. 1 uses a method such that the voltage driving the gate of the transfer transistor is greater than or equal to the power supply voltage in order to exclude the phenomenon of "reducing the threshold voltage." This is possible because the clock signal CLK1 bootstraps the gate voltage of the MS1 above the power supply voltage by the transistors MN1 and MP1 when the capacitor C1 is pumped. However, the following problem also occurs in such an improved type of Dickson charge pump circuit. That is, as the number passes, the voltage that is pumped and transferred increases, so that the voltage difference between the source node of the transfer transistor and the substrate increases, so-called body-effect or back-bias. The effect is shown. It is well known that the threshold voltage increases as the back-bias effect increases. Therefore, even with the improved type of Dixon pump, ultimately, due to the high threshold voltage of the transfer transistor (MS2 in FIG. 1) belonging to the last stage of the charge pump, it is inevitable that the charge pumping efficiency is somewhat reduced. . In addition, in the diode-shaped transistor MDO directly connected to the final output of the charge pump circuit, the threshold voltage decrease inevitably occurs.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위한 것으로 전하펌프회로의 출력측의 고전압에도 효율이 떨어지지 않는 효율적인 전하펌프회로를 제공하는데 있다. Accordingly, an object of the present invention is to solve the above-mentioned problems and to provide an efficient charge pump circuit in which the efficiency does not drop even at the high voltage of the output side of the charge pump circuit.
본 발명의 다른 목적은 고전압 환경하에서도 잘 동작하는 전하펌프회로를 제공하여 본 발명의 회로를 내장하게 될 여러 반도체 칩들의 고전압 동작신뢰성을 보장케 하는데 있다.Another object of the present invention is to provide a charge pump circuit that operates well under a high voltage environment to ensure high voltage operation reliability of various semiconductor chips that will incorporate the circuit of the present invention.
본 발명의 또 다른 목적은 고전압 출력시 전하펌프회로에서 발생할 수 있는 문턱전압의 감소현상을 최소화하여 저전압에서도 효율적인 전하펌프회로를 제공하는데 있다.Another object of the present invention is to provide an efficient charge pump circuit even at a low voltage by minimizing the reduction of the threshold voltage that may occur in the charge pump circuit at high voltage output.
상기 목적을 달성하기 위하여, 본 발명의 고전압 발생 전하펌핑회로는 입력 클럭신호들; 전하전달 트랜지스터들; 프리차지(precharge) 회로들 및 펌핑 커패시터들을 포함한다. In order to achieve the above object, the high voltage generation charge pumping circuit of the present invention comprises: input clock signals; Charge transfer transistors; Precharge circuits and pumping capacitors.
바람직하기로는, 프리차지 회로들은 입력되는 클럭신호에 따라 회로 내부의 특정노드를 프리차징(precharging)하는 기능을 포함한다. 입력 클럭신호는 복수개로 이루어지되 서로 중첩되지 않는 주기적인 신호이면 좋다. 전달 트랜지스터들은 고전압 펌핑 사이클에서 발생된 전하를 다음 단으로 이송하는 역할을 한다. 복수 개의 펌핑 커패시터는 입력클럭신호들과 각각 연결되어 펌핑사이클에서 전압을 펌핑하는 기능을 포함한다. Preferably, the precharge circuits include a function of precharging a specific node in the circuit according to the input clock signal. The input clock signal may be composed of a plurality of periodic signals which do not overlap each other. The transfer transistors serve to transfer the charge generated in the high voltage pumping cycle to the next stage. The plurality of pumping capacitors are connected to the input clock signals, respectively, and include a function of pumping a voltage in a pumping cycle.
따라서, 후술될 본 발명의 전하펌프회로에 의하면 전하펌프회로 내부에서 펌핑 동작에 의한 고전압의 발생이 이루어지고, 고전압을 필요로 하는 노드로의 전하 전달이 이루어 질때 스위칭하는 전달 트랜지스터들의 게이트 전압이 충분한 고전압이 되어 손실 전달이 생기지 않는다. 또한 한 클럭 사이클 내에서 전하펌핑 동작이 두 번 이루어 지도록 설계되어 있다. Therefore, according to the charge pump circuit of the present invention to be described later, a high voltage is generated by a pumping operation in the charge pump circuit, and when the transfer of charges to a node requiring a high voltage is performed, the gate voltage of the transfer transistors switching is sufficient. High voltage does not cause loss propagation. It is also designed to allow two charge pumping operations in one clock cycle.
본 발명에 포함된 기술적인 사상을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 내용 및 첨부도면의 회로와 그 타이밍도를 참조하여야 한다. In order to fully understand the technical idea included in the present invention, reference should be made to the description of the exemplary embodiments of the present invention and the circuits and timing diagrams of the accompanying drawings.
이하, 첨부한 도면을 참조로 하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 부호는 동일한 부재나 동일한 역할을 나타낸다. Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the present invention with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements or like roles.
도 2는 고전압 발생을 위한 발생기 회로 전체의 블럭도이다. 레벨 검출기(11)는 고전압 출력(VPP)가 원하는 전압만큼 펌핑되었을 때 이를 검출하여 전체회로의 동작을 멈추게 하고, 고전압 출력(VPP)가 원하는 전압보다 작을때는 전체회로의 계속적인 동작을 유지케 한다. 링 발진기(12)는 레벨 검출기(11)의 지시 동작에 따라 복수개의 클럭신호를 만들어 내어 전하펌프회로(10)에 입력시키거나 입력을 중단케 하는 동작특성을 가진 회로이다. 전하펌프회로(10)는 본 발명의 핵심이 되는 부분으로 링 발진기(12)로부터 입력되는 클럭신호에 따라 고전압(VPP)을 발생시켜 출력하는 회로이다. 2 is a block diagram of an entire generator circuit for high voltage generation. The
본 발명은 전하펌프회로에 치우쳐 있으므로 도 2에 나타난 블럭들 가운데 전하펌프회로(10)를 제외하고는 본 발명의 명세서에 따로이 설명하지는 않는다. Since the present invention is biased in the charge pump circuit, except for the
도 3은 본 발명의 전하펌프회로를 나타내는 하나의 실시예이다. Figure 3 is one embodiment showing the charge pump circuit of the present invention.
네개의 클럭신호(CLK0~CLK3)은 서로 중첩되지 않는 주기적인 클럭신호이다. 두 개의 클럭신호 CLK0와 CLK2는 진폭만 다를 뿐 기본적으로는 서로 같은 위상을 갖는 신호이다. The four clock signals CLK0 to CLK3 are periodic clock signals that do not overlap each other. The two clock signals CLK0 and CLK2 differ in amplitude but basically have the same phase.
이와 유사하게 두 개의 클럭신호 CLK1와 CLK3 역시 진폭만 서로 다를 뿐 기본적으로는 서로 같은 위상을 갖는 신호이다. Similarly, the two clock signals CLK1 and CLK3 are basically signals having the same phase only with different amplitudes.
네 개의 펌핑 커패시터(C1~C4)는 클럭신호들(CLK1, CLK2)들의 포지티브 천이(transition)나 네가티브 천이 가운데 적절한 것에 의해 주어진 노드들(N1, N2, N5, N6)을 펌핑한다. Four pumping capacitors C1 to C4 pump nodes N1, N2, N5, and N6 given by the appropriate one of the positive transition or the negative transition of the clock signals CLK1 and CLK2.
프리차지 회로들(MP1, MP2, MN5와 MP3, MP4, MN6)은 클럭신호 CLK0, CLK3에 의해 노드 N1과 N2를 프리차징(Precharging)한다. The precharge circuits MP1, MP2, MN5 and MP3, MP4, MN6 precharge the nodes N1 and N2 by the clock signals CLK0 and CLK3.
펌프회로 각 단의 구성을 첫 단의 예로 들어 설명하면, 하나의 래치(MP11,MP12)와 전달트랜지스터(MP5)가 한 조를 이루고, 래치내부(MP11,MP12)의 두 개의 래치노드 가운데 하나는 전달트랜지스터(MP5)의 입력(N1)과 연결되고, 래치내부의 다른 하나의 래치노드는 전달 트랜지스터의 출력(VD)과 연결되고, 상기 한 조의 회로는 동일한 회로구성을 가지는 또 다른 한 조의 회로(MP6, MP13,MP14)들과 전달 트랜지스터의 입력들과 전달 트랜지스터의 게이트들이 서로 "X"자로 결선되어 대칭구조를 이루어 한 단의 펌프회로가 구성된다.Referring to the configuration of each stage of the pump circuit as an example of the first stage, one latch (MP11, MP12) and the transfer transistor (MP5) is a pair, one of the two latch nodes of the latch (MP11, MP12) Another latch node inside the latch is connected to an output VD of the transfer transistor, and the pair of circuits is connected to another pair of circuits having the same circuit configuration. MP6, MP13, and MP14, the inputs of the transfer transistor and the gates of the transfer transistor are connected to each other by an “X” to form a symmetrical structure, thereby forming a single stage pump circuit.
첫 단의 출력과 둘째 단의 입력은 서로 직접 연결되어 있고 양단의 래치들도 서로 직접 연결(short)되어 있어 양 단은 래치 노드들은 서로 일정부분 공유한다. The output of the first stage and the input of the second stage are directly connected to each other, and the latches of both ends are directly connected to each other (short), so that both ends of the latch nodes are partially shared with each other.
둘째 단 출력과 세째 단의 입력은 서로 직접 연결되어 있으나 양단의 래치들은 서로 직접연결(short)되어 있지는 않다. The output of the second stage and the input of the third stage are directly connected to each other, but the latches of both ends are not directly connected to each other.
도 3에 도시한 회로의 각 노드별 전압이 정상상태(steady-state)에 다다랐을 때의 전압을 표 1에 나타내었다. 회로동작시 각 노드들의 전압은 이러한 정상상태의 값으로부터 출발하여 또 다른 정상상태로 스위칭한다.
Table 1 shows the voltages when the voltage of each node of the circuit shown in FIG. 3 reaches a steady-state. In circuit operation, the voltage of each node starts from this steady state value and switches to another steady state.
표 1Table 1
표 1에 나타낸 정상상태의 값들을 참고로 하면 본 발명의 회로동작을 이해하기 쉽다. Referring to the steady state values shown in Table 1, it is easy to understand the circuit operation of the present invention.
도 4는 도 3에 나타난 회로의 동작 타이밍도이다. 이들 도면을 참조로 하여 본 발명의 일실시예에 따른 회로의 동작을 상세히 설명한다. 4 is an operation timing diagram of the circuit shown in FIG. 3. With reference to these drawings will be described in detail the operation of the circuit according to an embodiment of the present invention.
t1 이전동안 CLK0와 CLK2는 전원전압 VDD, CLK1과 CLK3는 접지전압인 0을 유지하고 있고 프리차지 회로(MP1, MP2, MN5)에 의해 노드 N1은 전원전압 VDD로 프리차징되어 있다. 이 구간동안 노드 N2의 전압은 이전 사이클에서 펌핑되어 있던 값인 2VDD를 유지한다. 또한 이전 사이클에서 3VDD로 펌핑되어 있던 노드 N6의 전압도 이 전압값을 유지한다. Before t1, CLK0 and CLK2 maintain the supply voltage VDD, CLK1 and CLK3 maintain the ground voltage of 0, and the node N1 is precharged to the supply voltage VDD by the precharge circuits MP1, MP2 and MN5. During this period, the voltage at node N2 maintains 2VDD, the value that was pumped in the previous cycle. The voltage at node N6, which was pumped to 3VDD in the previous cycle, also maintains this voltage.
t1의 순간에 CLK0는 전원전압 VDD에서 접지전압 0으로 바뀌는 이른바 네가티 브 천이(transition) 동작을 하여 노드 N1에 대한 프리차지 동작을 멈추게 한다.At the time t1, CLK0 stops the precharge operation for node N1 by making a so-called negative transition operation that changes from the power supply voltage VDD to
t2의 순간, 노드 N1의 전압은 클럭신호 CLK1의 포지티브 에지(edge)에 동기되어 C1에 의해 2VDD로 펌핑된 후 이 전압을 유지한다. 노드 N1의 이 전압은 추후 CLK1의 네가티브 에지에 동기되어 VDD로 떨어진다. 클럭신호 CLK0과 CLK1은 서로 반대의 위상이나 서로 "high"인 상태가 겹치지 않도록 되어 있으므로 CLK0에 의한 노드 N1의 프리차징 구간과 CLK1에 의한 펌핑구간이 서로 겹치지 않는다. 또한 이구간동안 C4에 의해 노드 N6의 전압은 2VDD에서 3VDD로 펌핑된다. At the moment t2, the voltage at node N1 is maintained at this voltage after being pumped to 2VDD by C1 in synchronization with the positive edge of clock signal CLK1. This voltage at node N1 is later dropped to VDD in synchronization with the negative edge of CLK1. Since the clock signals CLK0 and CLK1 do not overlap each other in a phase opposite to each other or in a "high" state, the precharging section of the node N1 by CLK0 and the pumping section by CLK1 do not overlap each other. Also during this period, the voltage at node N6 is pumped from 2VDD to 3VDD by C4.
클럭신호 CLK2가 네가티브 천이를 하는 t3의 순간에 2VDD로 펌핑되어 있던 노드 N2의 전압은 C2에 의해 VDD로 바뀌게 되고, 이에 따라 전달트랜지스터 MP5가 턴온(turn-on)되어 노드 N1에 펌핑되어 있던 2VDD전압은 노드 VD로 전달되므로 노드 VD의 전압은 2VDD가 된다. 또한 노드 N5의 전압은 C3에 의해 3VDD에서 2VDD로 바뀌게 되어 p-채널 트랜지스터인 MP8을 턴온(turn-on)시키게 되므로 노드 N6의 3VDD 전압이 VPP단자로 전달된다. At the time t3 when the clock signal CLK2 is negative transitioned, the voltage of the node N2 pumped to 2VDD is changed to VDD by C2. As a result, the transfer transistor MP5 is turned on and pumped to the node N1. Since the voltage is transferred to the node VD, the voltage of the node VD becomes 2VDD. In addition, since the voltage of the node N5 is changed from 3VDD to 2VDD by C3 to turn on the p-channel transistor MP8, the 3VDD voltage of the node N6 is transferred to the VPP terminal.
CLK3가 포지티브 천이를 하는 t4 순간에는 노드 N2가 프리차지 회로()에 의해 VDD로 프리차징된다. 이상적으로는 노드 N2가 프리차징 되기 직전 VDD로 내려와 있어 프리차지로 인한 N2노드의 전압 변화가 없어야 하나, 실제에 있어서 프리차지 직전의 N2 노드 전압은 회로들의 이상적이지 않은 특성들 때문에 VDD에 미치지 못한다. 따라서 CLK3에 의해 프리차지 회로(MP3, MP4, MN6)가 N2를 프리차징하는 것은 이상적인 회로동작에 근접하고자 하는 상당한 의미가 있다. At the time t4 when CLK3 makes a positive transition, the node N2 is precharged to VDD by the precharge circuit. Ideally, there should be no voltage change on the N2 node due to precharging because node N2 comes down to VDD just before precharging, but in practice the N2 node voltage just before precharging does not reach VDD due to the non-ideal characteristics of the circuits. . Therefore, precharging the N2 by the precharge circuits MP3, MP4, and MN6 by CLK3 has a significant meaning of approaching the ideal circuit operation.
t5의 순간에, CLK3는 네거티브 천이를 하고 노드 N2로의 프리차징 동작은 끝 난다. At the moment t5, CLK3 makes a negative transition and the precharging operation to node N2 ends.
t6의 순간에는 CLK2의 포지티브 천이에 의해 펌핑 커패시터 C2, C3가 노드 N2, N5의 전압을 각각 2VDD, 3VDD로 펌핑한다. At the moment t6, the positive transition of CLK2 causes the pumping capacitors C2 and C3 to pump the voltages of the nodes N2 and N5 to 2VDD and 3VDD, respectively.
다음으로 t7의 순간에 CLK1에 의해 펌핑 커패시터 C1, C4가 노드 N1, N6의 전압을 VDD, 2VDD로 떨어뜨리게 되어 p-채널 전달 트랜지스터 MP6, MP7가 턴온된다. 이러한 회로 작용에 의해 N2 노드와 N5 노드에 펌핑되었던 2VDD, 3VDD전압을 각각 다음단으로 전달한다. 도 3에 나타난 회로는 N5 노드의 다음단이 고 전압 출력신호인 VPP 노드이다. Next, at the time t7, the pumping capacitors C1 and C4 drop the voltages of the nodes N1 and N6 to VDD and 2VDD by the CLK1, so that the p-channel transfer transistors MP6 and MP7 are turned on. By this circuit operation, the 2VDD and 3VDD voltages pumped to the N2 node and the N5 node are transferred to the next stage, respectively. The circuit shown in Fig. 3 is a VPP node, where the next stage of the N5 node is a high voltage output signal.
t8의 순간, CLK0신호의 포지티브 에지에 의해 프리차지 회로(MP1, MP2, MN5)가 동작, 노드 N1은 VDD로 프리차지 되어 하나의 클럭사이클을 기준으로 하는 회로동작이 마무리 된다. At the time t8, the positive edges of the CLK0 signal operate the precharge circuits MP1, MP2, MN5, and the node N1 is precharged to VDD to complete the circuit operation based on one clock cycle.
각각의 타이밍 순간마다 전술하여 설명한 바와 같이 본 발명의 회로는 한 사이클에 두 번의 전하펌핑동작이 일어나도록 설계되어 있다.As described above at each timing instant, the circuit of the present invention is designed such that two charge pumping operations occur in one cycle.
도 5는 본 발명의 사상을 구현한 두 번째의 실시 예에 해당하는 전하펌프회로이다. 이 회로는 도 3에 나타내어 공개된 회로와 프리차지 회로부분이 서로 다를 뿐 각 클럭신호에 따른 회로들의 동작이 동일하므로 상세한 동작 설명은 생략한다. 5 is a charge pump circuit according to a second embodiment implementing the spirit of the present invention. Since the circuit shown in FIG. 3 differs from the disclosed circuit and the precharge circuit part, the operation of the circuits according to the clock signals is the same, and thus detailed description of the operation is omitted.
본 발명의 여러 실시 예에서 보인 회로들은 전달 트랜지스터들(MP5~MP8, MN7,MN8)의 몸체(body)부분이 각 전달 트랜지스터들의 소오스 노드에 연결되어 있는 것이 아니라 각각의 래치회로의 공통 노드에 연결되어 있음을 유의하여야 한다. 래치회로 각각은 펌핑시 각각의 전달트랜지스터들(MP5~MP8, MN7,MN8)에 가해지는 전압의 정도를 항상 "래칭(latching)"하고 있는 특성을 가지므로, 이러한 연결에 의해 각각의 전달 트랜지스터들(MP5~MP8, MN7,MN8)의 몸체(body) 노드의 전압은 문턱전압의 감소라는 현상이 최소화되도록 설정되므로 이른 바 몸체효과(body effect) 발생이 최소화되어 전하펌핑의 효율이 증대되는 것이다. In the various embodiments of the present invention, the body parts of the transfer transistors MP5 to MP8, MN7, and MN8 are not connected to the source nodes of the respective transfer transistors, but are connected to a common node of each latch circuit. It should be noted that Each of the latch circuits has a characteristic of always "latching" the degree of voltage applied to each of the transfer transistors MP5 to MP8, MN7, and MN8 during pumping. Since the voltage of the body node of (MP5 ~ MP8, MN7, MN8) is set to minimize the phenomenon that the threshold voltage is reduced, so-called body effect is minimized and the efficiency of charge pumping is increased.
전술한 본 발명의 실시예들은 3VDD정도의 고전압을 발생시키는 경우를 예시한 것이나 본 발명의 회로는 용이한 확장성을 갖고 있다는 점을 유의하여야 한다. 예컨대 도 6은 도시된 회로는 전원전압의 네배가 되는 4VDD정도의 고전압을 발생시키는 회로이다. 도 6을 주의깊게 관찰하여 보면 MP11~MP14 및 MN11~MN14이 이루는 네 개의 래치회로 쌍이 또 하나(MP15~MP18 및 MN15~MN18) 반복되어 구성되어 있는 것을 알 수 있다. 본 발명의 회로구성은 이같이 회로단을 증가시킴에 의해 설계자가 필요한 고전압을 손쉽게 만들수 있는 장점이 있다.It should be noted that the above-described embodiments of the present invention illustrate a case where a high voltage of about 3 VDD is generated, but the circuit of the present invention has easy expandability. For example, Figure 6 is a circuit for generating a high voltage of about 4VDD, which is four times the power supply voltage. 6, the four latch circuit pairs MP11 to MP14 and MN11 to MN14 are repeated one another (MP15 to MP18 and MN15 to MN18). The circuit configuration of the present invention has the advantage that the designer can easily make the required high voltage by increasing the circuit stage.
설계된 회로의 성능을 검증해 보기 위하여, 0.18um triple-well CMOS 공정을 사용하여 본 발명의 회로를 제작한 다음, 이를 측정하였다. 칩 제작공정에 사용된 n-채널 트랜지스터의 문턱전압을 0.7볼트이고, p-채널 트랜지스터의 문턱전압은 -0.7볼트이다. 도 7은 도 3에 나타낸 회로에서 부하전류가 없고 클럭 주파수가 10MHz인 경우에 대해 전원전압 대 고전압VPP의 특성을, 실제 제작된 칩에서 측정한 값과 회로시뮬레이션 프로그램을 이용한 모의실험으로부터 추출된 값을 비교한 것이다. 이를 참조하면 모의 실험 결과에서 예측한 바대로 실제 회로가 잘 동작하는 것을 알 수 있다. In order to verify the performance of the designed circuit, the circuit of the present invention was fabricated using a 0.18um triple-well CMOS process and then measured. The threshold voltage of the n-channel transistor used in the chip fabrication process is 0.7 volts, and the threshold voltage of the p-channel transistor is -0.7 volts. FIG. 7 shows the characteristics of the power supply voltage vs. the high voltage VPP for the case of no load current and the clock frequency of 10 MHz in the circuit shown in FIG. Is a comparison. Referring to this, we can see that the actual circuit works well as predicted from the simulation results.
본 발명의 회로 성능을 알아보기 위해 본 발명의 회로와 종래의 딕슨형 펌프 회로를 회로시뮬레이션 프로그램을 이용, 비교하였다. 도 8에 도시된 모의실험은 수평축이 회로의 단(stage)수이고 수직축이 VPP전압이다. 양자의 비교 결과에 의하면 회로단 수가 증가할 수록 본 발명의 회로가 목표전압에 쉽게 다가감을 알 수 있다. In order to examine the circuit performance of the present invention, the circuit of the present invention is compared with a conventional Dickson pump circuit using a circuit simulation program. In the simulation shown in Fig. 8, the horizontal axis is the number of stages of the circuit and the vertical axis is the VPP voltage. According to the comparison results of both, it can be seen that as the number of circuit stages increases, the circuit of the present invention easily approaches the target voltage.
본 발명은 도면에 도시된 두 가지의 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to two embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. will be. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명의 전하펌프회로의 동작에 의하면, 고전압을 전달하는 전달 트랜지스터들의 몸체효과가 최소화되어 전달효율이 증대됨으로써, 원하는 고전압으로 신속히 다가가는 효과가 있다.According to the operation of the charge pump circuit of the present invention described above, the body effect of the transfer transistors for delivering a high voltage is minimized to increase the transfer efficiency, thereby quickly approaching the desired high voltage.
본 발명의 회로에 의하면, 전하펌핑동작이 쉽게 이루어짐으로써 본 발명의 회로를 내장하고 있을 여러 반도체 제품, 예컨대 1V 정도의 저전원전압을 사용할 차세대의 반도체 제품에도 적용할 수 있는 효과가 있다.According to the circuit of the present invention, since the charge pumping operation is easily performed, there is an effect that can be applied to various semiconductor products in which the circuit of the present invention is incorporated, such as next generation semiconductor products that will use a low power supply voltage of about 1V.
또한, 본 발명의 회로는 필요한 고전압의 정도에 따라 여러단으로 쉽게 확장가능하므로 설계자가 원하는 고전압을 용이하게 발생시킬 수 있는 효과가 있다. In addition, the circuit of the present invention is easily expandable in multiple stages according to the degree of the required high voltage, there is an effect that the designer can easily generate the desired high voltage.
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